JP2011146586A - 静電気保護素子及びその製造方法 - Google Patents

Abstract

【課題】リーク電流の少ない静電気保護素子を提供する。
【解決手段】半導体基板１００ｎと、半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェル１０１と、第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域１１０及びエミッタ領域１１２と、第１のウェル内に、前記エミッタ領域と分離する第１の分離領域１０２を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域１１４と、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域１０３ａとを備えた静電気保護素子。
【選択図】図１

Description

この発明は、静電気保護素子及びその製造方法に関し、特に、ＭＯＳトランジスタ用の静電気保護素子及びその製造方法に関する。

半導体装置で構成される回路には、一般に、過大電流から半導体素子を保護するために静電気保護素子が設けられている。この静電気保護素子には、静電気等のいわゆるサージから回路を保護する素子であるＥＳＤ（electro‐static discharge）素子などが知られている。例えば、Ｎ型ＭＯＳトランジスタに用いられる静電気保護素子として、素子分離領域で離てられた複数の拡散領域とＰＷＥＬＬとからなるＮＰＮバイポーラトランジスタとＮ型ＭＯＳトランジスタのドレインと拡散領域とをＰ／Ｎ接合として構成するツエナダイオードを形成技術が知られている（例えば、特許文献１参照）。

以下に、図２２を用いて、このＮ型ＭＯＳトランジスタに用いられる静電気保護素子について説明する。図２２は、Ｎ型ＭＯＳトランジスタに用いられる静電気保護素子を説明するための断面図である。この静電気保護素子は、素子分離領域１０２，２０１で隔てられた拡散領域１１０，１１２，１１４とＰＷＥＬＬからなるバイポーラトランジスタと、Ｎ型拡散領域１１５及びＰ型拡散領域１１６をＰ／Ｎ接合として構成するツエナダイオードで形成されている。また、ツエナダイオードのＮ型拡散領域１１５は、Ｎ型ＭＯＳトランジスタのドレインを構成し、Ｐ型拡散領域１１６は、このドレインの深い位置側に形成されている。そして、このツエナダイオードの降伏電圧（ブレイクダウン電圧）がＭＯＳトランジスタ（図示せず）の降伏電圧により低く設定され、ＭＯＳトランジスタが降伏破壊する前に、バイポーラトランジスタがオンすることにより放電経路を確保している。

特開２００１−３４５４２１号公報

しかしながら、この静電気保護素子は、ＭＯＳトランジスタのドレインを構成するＮ型拡散領域とドレインの深い位置側に形成されたＰ型拡散領域１１６とを備えるので、この静電気保護素子は、ＰＮ接合が浅くなりやすくリーク電流が増加しやすい傾向にある。このため、リーク電流がより小さい静電気保護素子が望まれている。
また、この静電気保護素子は、狭い領域にＰＮ接合を設けることになるので、複雑なイオン注入工程で製造する必要がある。このため、より簡易な工程で、静電気保護素子を製造することが望まれている。

この発明はこのような事情に鑑みてなされたものであり、リーク電流がより小さい静電気保護素子を確保するとともに、より簡易な工程で製造することが静電気保護素子を提供するものである。

この発明によれば、半導体基板と、半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェルと、第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域及びエミッタ領域と、第１のウェル内に、前記エミッタ領域と分離する第１の分離領域を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域と、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域とを備え、前記拡散領域は、少なくとも前記エミッタ領域の一部と接するとともに前記ベース拡散領域と接しないように配置され、前記エミッタ領域が前記ベース拡散領域と配線を介して電気的に接続された静電気保護素子が提供される。

この発明の静電気保護素子は、半導体基板と、半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェルと、第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域及びエミッタ領域と、第１のウェル内に、前記エミッタ領域と分離する第１の分離領域を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域と、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域とを備え、前記拡散領域は、少なくとも前記エミッタ領域の一部と接するとともに前記ベース拡散領域と接しないように配置され、前記エミッタ領域が前記ベース拡散領域と配線を介して電気的に接続されているので、第１のウェルとコレクタ領域とを広い領域に設けることができる。このため、複雑なイオン注入工程を経る必要がない。また、より深いＰＮ接合を設けることができ、リーク電流をより小さくすることができる。
また、前記拡散領域は、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェルの領域に形成され、少なくとも前記エミッタ領域の一部と接するとともに前記ベース拡散領域と接しないように配置されているので、製造する際に高度な位置合わせを必要としない。このため、この発明の静電気保護素子は、より簡易な工程で製造することができる。

この発明の第１の実施形態に係る静電気保護素子の概念的な断面図である。 この発明の第１の実施形態に係る静電気保護素子の製造工程図である。 この発明の第１の実施形態に係る静電気保護素子の製造工程図である。 この発明の第１の実施形態に係る静電気保護素子の製造工程図である。 この発明の第１の実施形態に係る静電気保護素子の製造工程図である。 この発明の第１の実施形態に係る静電気保護素子の製造工程図である。 この発明の第１の実施形態における変形例の概念的な断面図である。 この発明の第１の実施形態における変形例の製造工程図である。 この発明の第１の実施形態における変形例の製造工程図である。 この発明の第２の実施形態に係る静電気保護素子の概念的な断面図である。 この発明の第２の実施形態に係る静電気保護素子の製造工程図である。 この発明の第２の実施形態に係る静電気保護素子の製造工程図である。 この発明の第２の実施形態に係る静電気保護素子の製造工程図である。 この発明の第２の実施形態に係る静電気保護素子の製造工程図である。 この発明の第２の実施形態に係る静電気保護素子の製造工程図である。 この発明の第２の実施形態における変形例の概念的な断面図である。 この発明の第２の実施形態における変形例の概念的な断面図である。 この発明の第２の実施形態における変形例の製造工程図である。 この発明の第２の実施形態における変形例の製造工程図である。 この発明の第３の実施形態に係る静電気保護素子の概念的な断面図である。 この発明の第１〜第３の実施形態に係る静電気保護素子が用いられる回路の等 価回路図である。 従来のＮ型ＭＯＳトランジスタに用いられる静電気保護素子を説明するための 断面図である。

この発明の静電気保護素子は、半導体基板と、半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェルと、第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域及びエミッタ領域と、第１のウェル内に、前記エミッタ領域と分離する第１の分離領域を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域と、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域とを備え、前記拡散領域は、少なくとも前記エミッタ領域の一部と接するとともに前記ベース拡散領域と接しないように配置され、前記エミッタ領域が前記ベース拡散領域と配線を介して電気的に接続されることを特徴とする。

この発明の静電気保護素子は、第１の導電型の不純物が拡散された第１のウェルがベース領域として、第１のウェルに、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散された領域が、コレクタ領域及びエミッタ領域として、それぞれラテラルバイポーラトランジスタの一部を構成する。これらの領域が、ＭＯＳトランジスタの一部を構成するものであっても、ラテラルバイポーラトランジスタとして機能するものであれば、この発明の静電気保護素子に含まれる。例えば、寄生ラテラルバイポーラトランジスタであってもよい。
ここで、第１の導電型とは、Ｎ型又はＰ型の導電型をいい，第２の導電型とは、第１の導電型と異なる導電型をいう。例えば、第１の導電型がＮ型の導電型の場合、第２の導電型はＰ型の導電型となり、第１の導電型がＰ型の導電型の場合、第２の導電型はＮ型の導電型となる。
また、分離領域とは、半導体素子（静電気保護素子を含む）又はその一部が形成されていない領域をいい、素子間又は素子の一部を分離する機能を果たしている領域をいう。
また、前記エミッタ領域と前記ベース拡散領域とを電気的に接続する配線は、静電気等の比較的高い電圧を生じさせる電荷を放電させる放電経路である。このため、前記配線は、接地されることが好ましい。

また、前記拡散領域は、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェルの領域内に形成される。前記拡散領域は、第１のウェルの領域内、つまり、第１の導電型が拡散された領域内部に形成される。例えば、第１のウェルの領域と前記半導体基板との境界よりも第１のウェル側に形成されてもよいし、第１のウェルの領域と第２の導電型が拡散された領域との境界よりも第１のウェル側に形成されてもよい。
前記拡散領域は、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェルの領域内に形成され、少なくとも前記エミッタ領域の一部と接するとともに前記ベース拡散領域と接しないように配置されるので、前記一部の領域を含む第１のウェルとベース拡散領域との間の抵抗を大きくすることができる。このため、この発明の静電気保護素子は、第１のウェルとベース拡散領域との間の比較的小さい電流で動作することができる。

また、この発明の実施形態において、前記一部の領域上に絶縁膜を介して形成された導電膜をさらに備え、前記導電膜は、前記一部の領域と平面的に同じ大きさであってもよい。
この実施形態によれば、前記一部の領域上に絶縁膜を介して形成された導電膜をさらに備えるので、前記絶縁膜及び前記導電膜をマスクとして自己整合的に第２の導電型の不純物が拡散されたコレクタ領域及びエミッタ領域を形成することができる。このため、この実施形態に係る静電気保護素子は、複雑なイオン注入工程を経る必要がなく、より簡易な工程で製造することができる。

また、この発明の実施形態において、前記導電膜が前記エミッタ領域及び前記ベース拡散領域と配線を介して電気的に接続されてもよい。
この実施形態によれば、前記導電膜が前記エミッタ領域及び前記ベース拡散領域と配線を介して電気的に接続されているので、コレクタ領域及びエミッタ領域に挟まれる前記一部の領域上の前記導電膜の電位が一定の値に固定される。このため、この実施形態に係る静電気保護素子の動作を安定させることができる。前記配線は、接地することが好ましい。

また、この発明の実施形態において、前記半導体基板内に第１のウェルと分離する第２の分離領域を挟んで形成され第１の導電型の不純物が拡散された第２のウェルと、第２のウェル内に第２のウェルの他の部分の領域を挟んで形成され第２の導電型の不純物が拡散されたソース領域及びドレイン領域と、前記他の部分の領域上に絶縁膜を介して形成されたゲート電極と、により構成された半導体素子をさらに備え、第２のウェルは、第１の導電型の不純物が第１のウェルと同じ不純物濃度で拡散されたウェルであってもよい。
この実施形態によれば、この実施形態に係る静電気保護素子と第１の導電型の不純物が拡散された第２のウェルを有するＭＯＳトランジスタとを同じ基板に形成したとしても、第２のウェルが第１の導電型の不純物が第１のウェルと同じ不純物濃度で拡散されたウェルであるので、この実施形態に係る静電気保護素子は、複雑なイオン注入工程を経る必要がなく、より簡易な工程で製造することができる。

また、この発明の実施形態において、前記半導体基板上に第１のウェルと分離する第２の分離領域を挟んで形成され第２の導電型の不純物が拡散された第３のウェルと、第３のウェル内に第３のウェルの他の部分の領域を挟んで形成され第１の導電型の不純物が拡散されたソース領域及びドレイン領域と、前記他の部分の領域上に絶縁膜を介して形成されたゲート電極と、により構成された半導体素子をさらに備え、第３のウェルは、第２の導電型の不純物が前記拡散領域と同じ不純物濃度で拡散された領域であってもよい。
この実施形態によれば、この実施形態に係る静電気保護素子と第２の導電型の不純物が拡散された第３のウェルを有するＭＯＳトランジスタとを同じ基板に形成したとしても、第３のウェルは、第２の導電型の不純物が前記拡散領域と同じ不純物濃度で拡散された領域であるので、この実施形態に係る静電気保護素子は、複雑なイオン注入工程を経る必要がなく、より簡易な工程で製造することができる。

また、この発明の実施形態において、前記ソース領域及びドレイン領域は、前記コレクタ領域及びエミッタ領域と同じ不純物濃度で不純物が拡散された領域であってもよい。
この実施形態によれば、この実施形態に係る静電気保護素子とＭＯＳトランジスタとを同じ基板に形成したとしても、前記ソース領域及びドレイン領域は、前記コレクタ領域及びエミッタ領域と同じ不純物濃度で不純物が拡散された領域であるので、この実施形態に係る静電気保護素子は、複雑なイオン注入工程を経る必要がなく、より簡易な工程で製造することができる。例えば、前記ソース領域及びドレイン領域は、前記コレクタ領域及びエミッタ領域と同じ導電型の不純物が拡散されるので、この実施形態に係る静電気保護素子は、これらの領域が同じ不純物濃度であれば、より簡易な工程で製造することができる。

また、この発明の実施形態において、前記拡散領域の下方に、第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散された第４のウェルをさらに備える静電気保護素子であってもよい。
この実施形態によれば、前記拡散領域の下方に、第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散された第４のウェルをさらに備えるので、前記一部の領域を含む第１のウェルとベース拡散領域との間の抵抗をより大きくすることができる。このため、この発明の静電気保護素子は、第１のウェルとベース拡散領域との間の電流が小さい電流であっても動作することができる。

また、この発明の実施形態において、前記基板が第１の導電型の不純物を含む基板であってもよいし、また、前記基板が第２の導電型の不純物を含む基板であってもよい。

この発明の静電気保護素子の製造方法は、半導体基板内に第１の分離領域を形成する工程と、第１の分離領域を含むように第１の導電型の不純物を拡散して第１のウェルを形成する工程と、第１の分離領域の下方から第１の分離領域に隣接する領域までの第１のウェル内の領域に、第２の導電型の不純物を拡散して拡散領域を形成する工程と、前記拡散領域及び第１の分離領域以外の、第１のウェルにある一部の領域を挟むとともに前記拡散領域とその領域の一部が重なるように、第２の導電型の不純物を拡散してコレクタ領域及びエミッタ領域を形成する工程と、前記コレクタ領域及びエミッタ領域並びに前記拡散領域と第１の分離領域により分離された、第１のウェル内の領域に、第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物を拡散してベース拡散領域を形成する工程と、前記エミッタ領域及び前記ベース拡散領域を接続するように配線を形成する工程と、を備えることを特徴とする。
この発明によれば、前記静電気保護素子をより簡易な工程で製造できる。

また、この発明の静電気保護素子の製造方法は、半導体基板内に第１及び第２の分離領域を形成する工程と、第１の導電型の不純物を拡散して、第１の分離領域を含む第１のウェルと、第１のウェルと第２の分離領域により分離された第２のウェルと、を形成する工程と、第１の分離領域の下方から第１の分離領域に隣接する領域までの第１のウェル内の領域に、第２の導電型の不純物を拡散して拡散領域を形成する工程と、前記拡散領域及び第１の分離領域以外の、第１のウェル上の一部分及び第２のウェル上の他の部分に、それぞれ絶縁膜及び導電膜を形成する工程と、第２の導電型の不純物を拡散して、前記絶縁膜及び前記導電膜と自己整合的に、第１のウェル内にコレクタ領域及びエミッタ領域を形成するとともに、第２のウェル内にソース領域及びドレイン領域を形成する工程と、前記コレクタ領域及びエミッタ領域並びに前記拡散領域と第１の分離領域により分離された、第１のウェル内の領域に、第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物を拡散してベース拡散領域を形成する工程と、前記エミッタ領域及び前記ベース拡散領域を接続するように配線を形成する工程と、を備えることを特徴とする。
この発明によれば、前記静電気保護素子と第１の導電型の不純物が拡散された第２のウェルを有するＭＯＳトランジスタとを同じ基板に製造することができる。また、前記絶縁膜及び前記導電膜と自己整合的に、第１のウェル内のコレクタ領域及びエミッタ領域と第２のウェル内のソース領域及びドレイン領域とを形成するので、複雑なイオン注入工程を経ることなく、より簡易な工程で前記静電気保護素子を製造することができる。

また、この発明の実施形態において、静電気保護素子の製造方法は、第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物を拡散して前記拡散領域の下方に第４のウェルを形成する工程をさらに備えてもよい。
この実施形態によれば、第１のウェルとベース拡散領域との間の電流が小さい電流であっても動作することができる静電気保護素子の製造方法が提供できる。

この発明の静電気保護素子の製造方法は、半導体基板内に第１及び第２の分離領域を形成する工程と、第１の導電型の不純物を拡散して第１の分離領域を含む第１のウェルを形成する工程と、第２の導電型の不純物を拡散して、第１のウェルと第２の分離領域で分離された第３のウェルと、第１の分離領域の下方から第１の素子分離領域に隣接する領域までの第１のウェル内の領域の、拡散領域と、を形成する工程と、前記拡散領域以外の、第１のウェル上の一部分及び第３のウェル上の他の部分に、それぞれ絶縁膜及び導電膜を形成する工程と、第１のウェル内に、第２の導電型の不純物を拡散して、前記絶縁膜及び前記導電膜と自己整合的にコレクタ領域及びエミッタ領域を形成する工程と、第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物を拡散して、第３のウェル内に、前記絶縁膜及び前記導電膜と自己整合的にソース領域及びドレイン領域を形成するとともに、前記コレクタ領域及びエミッタ領域並びに前記拡散領域と第１の分離領域により分離された、第１のウェル内の領域に、ベース拡散領域を形成する工程と、前記エミッタ領域及び前記ベース拡散領域を接続するように配線を形成する工程と、を備えることを特徴とする。
この発明によれば、前記静電気保護素子と第２の導電型の不純物が拡散された第３のウェルを有するＭＯＳトランジスタとを同じ基板に製造することができる。
また、第１のウェルに、第２の導電型の不純物を拡散して、前記絶縁膜及び前記導電膜と自己整合的にコレクタ領域及びエミッタ領域を形成し、また、第３のウェルに、第１の導電型の不純物を拡散して、前記絶縁膜及び前記導電膜と自己整合的にソース領域及びドレイン領域を形成するので、複雑なイオン注入工程を経ることなく、より簡易な工程で前記静電気保護素子を製造することができる。

また、この発明の実施形態において、静電気保護素子の製造方法は、第３のウェルを形成する工程は、その工程で拡散される第２の導電型の不純物が前記拡散領域を形成する工程で拡散される第２の導電型の不純物における濃度と同じ濃度であってもよい。
この実施形態によれば、静電気保護素子の製造方法は、第３のウェルを形成する工程は、その工程で拡散される第２の導電型の不純物が前記拡散領域を形成する工程で拡散される第２の導電型の不純物における濃度と同じ濃度であるので、複雑なイオン注入工程を経ることなく、より簡易な工程で前記静電気保護素子を製造することができる。
なお、静電気保護素子は、過大電流から半導体素子（回路を含む）を保護する素子が含まれる。つまり、過大電流は、静電気に限られない。この静電気保護素子は、例えば、ＥＳＤ（electro‐static discharge）素子が含まれる。
以下、図面に示す実施形態を用いて、この発明を詳述する。

（第１の実施形態）
この発明の第１の実施形態に係る静電気保護素子について図１〜図６を参照して説明する。図１は、この実施形態に係る静電気保護素子を説明するための断面図である。図２〜図６は、この実施形態に係る静電気保護素子の製造方法を説明するための製造工程図である。なお、図１に、この実施形態に係る静電気保護素子の等価回路を断面図にかさねて表示する。
まず、図１を用いて第１の実施形態に係る静電気保護素子の構成を説明する。

図１に示すように、この実施形態に係る静電気保護素子は、Ｎ型シリコン基板１００ｎと、Ｎ型シリコン基板１００ｎ内に形成され、Ｐ型の不純物が拡散されたＰウェル１０１と、Ｐウェル１０１内に、Ｐウェル１０１の一部の領域１１１を挟んで形成され、Ｎ型の不純物が拡散されたコレクタ領域１１０及びエミッタ領域１１２と、Ｐウェル１０１内に、エミッタ領域１１２と分離する素子分離１０２（第１の分離領域）を挟んで形成され、Ｐウェル１０１内に拡散された不純物の濃度よりも高い濃度の、Ｐ型の不純物が拡散されたベース拡散領域１１４と、エミッタ領域１１２下方からエミッタ領域１１２とベース拡散領域１１４との間までのＰウェル１０１内の領域に形成され、Ｎ型の不純物が拡散された拡散領域１０３ａとを備えている。

この実施形態に係る静電気保護素子は、Ｐウェル１０１と、Ｐウェル１０１の一部の領域を挟んで形成され、Ｎ型の不純物が拡散されたコレクタ領域１１０及びエミッタ領域１１２と、がそれぞれ、ベース、コレクタ、エミッタとしてラテラルバイポーラトランジスタの一部を構成するように形成されている。このラテラルバイポーラトランジスタはいわゆる寄生トランジスタであり、この実施形態では、ＭＯＳトランジスタの構造を利用して製造されている。Ｎ型シリコン基板１００ｎには、他の領域にＭＯＳトランジスタが形成されており、このＭＯＳトランジスタの製造プロセスを利用して製造されている。

Ｐウェル１０１は、コレクタ領域１１０及びエミッタ領域１１２に挟まれた一部の領域１１１がベースとして機能する。この実施形態では、この一部の領域１１１は、絶縁膜を介して形成されたゲート電極１０５と対向しており、このゲート電極１０５は、一部の領域１１１と平面的に同じ大きさで形成されている。この実施形態では、Ｎ型シリコン基板１００ｎの他の領域にＭＯＳトランジスタが形成されており、ゲート電極１０５は、ＭＯＳトランジスタのゲート電極と同じ材料で形成された電極、つまり導電膜で形成されている。ゲート電極１０５は、静電気保護素子においてＭＯＳトランジスタのゲート電極として機能するものではなく、製造プロセスでＭＯＳトランジスタのゲート電極と同じ工程で製造され（このため、この明細書ではゲート電極１０５と呼んでいる）、この製造プロセスで一部の領域１１１が、このゲート電極１０５に対して自己整合的に形成される。このため、一部の領域１１１は、ゲート電極１０５と平面的に同じ大きさで形成され、コレクタ領域１１０及びエミッタ領域１１２は、ゲート電極１０５両側の下方に一部の領域１１１を挟むように形成されている。一部の領域１１１はゲート電極１０５と平面的に同じ大きさでなくともよいが、一部の領域１１１が、このゲート電極１０５に対して自己整合的に形成されると、製造プロセスが簡易となるので、一部の領域１１１はゲート電極１０５と平面的に同じ大きさであるとよい。

拡散領域１０３ａは、Ｎ型の不純物が拡散され、エミッタ領域１１２下方からエミッタ領域１１２とベース拡散領域１１４との間までの領域に形成されている。また、拡散領域１０３ａがエミッタ領域１１２の一部と接するように形成され、ベース拡散領域１１４と接しないように配置されている。この実施形態では、拡散領域１０３ａは、エミッタ領域１１２とその一部が平面的に重なるように形成され領域が接するように形成されているが、この拡散領域１０３ａは、エミッタ領域１１２と平面的に完全に重なる領域に形成されてもよい。イオン注入法等で製造する際にアライメント精度が要求されるので、拡散領域１０３ａがエミッタ領域１１２と平面的に完全に重なるよりは、その一部が平面的に重なるようにするほうがよい。
また、この実施形態では、拡散領域１０３ａは、素子分離１０２の下方に形成され、ベース拡散領域１１４と平面的に重ならないように形成されている。ベース拡散領域１１４と平面的に重なるように形成されると、ラテラルバイポーラトランジスタの機能が損なわれるため、拡散領域１０３ａはベース拡散領域１１４と接しないように配置されている。ラテラルバイポーラトランジスタが機能すればよいので、拡散領域１０３ａは、エミッタ領域１１２下方から素子分離１０２の下方全体に形成される必要はなく、エミッタ領域１１２下方から素子分離１０２の下方の一部に形成されてもよい。

また、拡散領域１０３ａは、Ｐウェル１０１の内部に形成されている。拡散領域１０３ａがＰウェル１０１とＮ型シリコン基板１００ｎとの境界まで形成されると、ラテラルバイポーラトランジスタの機能が損なわれるため、拡散領域１０３ａはＰウェル１０１の内部に形成されている。拡散領域１０３ａの深さ（基板方向の領域）は特に限定されないが、その深さは、Ｐウェル１０１とＮ型シリコン基板１００ｎとの境界より浅く形成されるとよい。つまり、Ｎ型の不純物が拡散された拡散領域１０３ａは、拡散領域１０３ａと接しないように形成されるとよい。

エミッタ領域１１２は、拡散領域１０３ａとその一部が接するとともに、ベース拡散領域１１４とメタル配線１０９を介して電気的に接続されている。また、この実施形態では、エミッタ領域１１２及びベース拡散領域１１４は、ゲート電極とメタル配線１０９を介して電気的に接続されている。エミッタ領域１１２とベース拡散領域１１４は、静電気保護素子として機能させるため、互いに接続されているが、ゲート電極との接続は任意である。ベースとして機能する一部の領域１１１上にゲート電極が存在し、このゲート電極が電気的にフロート状態であると、ラテラルバイポーラトランジスタの機能が安定しない場合があるため、このゲート電極は、エミッタ領域１１２及びベース拡散領域１１４と電気的に接続するとよい。この接続は、メタル配線を介して行ってもよいが、電気的な接続ができれば特にメタル配線に限定されず、例えばポリシリコンで接続してもよい。なお、この実施形態では、コレクタ領域１１０、エミッタ領域１１２、ベース拡散領域１１４、ゲート電極１０５は、それぞれコンタクト１０８を介してその上部にメタル配線１０９が形成され、コレクタ領域１１０は入力側（静電気が静電気保護素子に入力される経路）の配線１０９に接続され、エミッタ領域１１２及びベース拡散領域１１４並びにゲート電極１０５は、出力側（静電気保護素子から静電気が出力される経路）の配線１０９に接続されている。

次に、第１の実施形態に係る静電気保護素子の動作を説明する。まず、この静電気保護素子の構成要素の機能について説明する。
図１に示すように、この実施形態に係る静電気保護素子２００は、ＮＰＮラテラルバイポーラトランジスタ２０１と、ウェル抵抗２０２と、トリガーダイオード２０３として機能するように構成されている。また、これらの素子のうち、Ｐウェル１０１、コレクタ領域１１０、エミッタ領域１１２、がそれぞれ、ＮＰＮラテラルバイポーラトランジスタ２０１のベース、コレクタ、エミッタとして機能するように構成されている。また、コレクタ領域１１０とＰウェル１０１とは、トリガーダイオード２０３としても機能するように構成され（コレクタと兼用されている）、Ｐウェル１０１からベース拡散領域１１４までの領域（正確には、ベースとして機能する、エミッタ領域１１２とコレクタ領域１１０とに挟まれた領域１１１からベース拡散領域１１４までの領域）は、ウェル抵抗２０２として機能するように構成されている。

これらの構成要素は次のように動作する。まず、配線１０９から、静電気の正の電荷によるサージが入ると、配線１０９を介してコレクタ領域１１０の電位があがる。次いで、コレクタ領域１１０とＰウェル１０１とで構成されるトリガーダイオード２０３は、コレクタ領域１１０の電位がある一定値以上の電位に達すると、アバランシェ降伏を起こす。このとき、Ｐウェル１０１からベース拡散領域１１４を経てＧＮＤ配線であるエミッタ領域１１２及びベース拡散領域１１４側の配線１０９へ電流が流れる。この電流をＩ、抵抗２０２における抵抗値をＲとすると、抵抗値Ｒと電流Ｉの積に相当する電圧がＮＰＮバイポーラトランジスタ２０１のベースに加えられるようになる。次いで、この電流が一定値以上の電流となると、ベースの電圧が一定以上に達し、ＮＰＮバイポーラトランジスタ２０１が点灯する。このため、静電気の電荷は、ＮＰＮバイポーラトランジスタ２０１を経て、エミッタ領域１１２及びベース拡散領域１１４側の配線１０９に達するようになる。したがって、ＮＰＮバイポーラトランジスタ２０１が放電経路として機能することになる。この実施形態に係る静電気保護素子は、ベース電位（Ｖｂ）が約０．６Ｖ以上となったときに寄生ＮＰＮバイポーラトランジスタ２０１が点灯するように構成されている。この場合、抵抗値Ｒと電流Ｉの積が約０．６Ｖ以上となると、この実施形態に係る静電気保護素子は、放電経路として機能する。

次に、この静電気保護素子が用いられる回路の例を説明する。図２１に、この静電気保護素子が用いられる回路を示す。図２１は、この静電気保護素子が用いられる回路の等価回路図である。この等価回路は一般的な静電気保護素子が用いられる回路の一例でもあり、この実施形態に係る静電気保護素子にも適用できる回路である。
図２１に示すように、この回路の静電気保護素子２００は、ＮＰＮラテラルバイポーラトランジスタ２０１と、ウェル抵抗２０２と、トリガーダイオード２０３とにより構成されている。この静電気保護素子２００は、この回路において、入力側となるＶＤＤ配線と、出力側となるＧＮＤ配線の間に配置され、ＮＰＮラテラルバイポーラトランジスタ２０１のコレクタが入力側となるＶＤＤに接続され、ＮＰＮラテラルバイポーラトランジスタ２０１のエミッタが出力側となるＧＮＤに接続されている。また、ＶＤＤ配線とＧＮＤ配線の間には、ウェル抵抗２０２とトリガーダイオード２０３とが直列に接続され、ウェル抵抗２０２とトリガーダイオード２０３とが接続される個所でトリガーダイオード２０３のベースが接続されている。また、ＶＤＤ配線とＧＮＤ配線の間には、内部回路に接続されたＰＭＯＳトランジスタ２０４及びＮＭＯＳトランジスタ２０５と、パッド２０７に接続された保護ダイオード２０６とが接続されている。

この回路は、次のように動作する。まず、パッド２０７から静電気の正の電荷によるサージが入ると、保護ダイオード２０６を経て、ＶＤＤ配線に電圧がかかり、トリガーダイオード２０３の一端に電圧が印加される。次いで、ある一定値以上の電圧がかかると、トリガーダイオード２０３は、アバランシェ降伏を起こす。このため、電流がウェル抵抗２０２を介してＶＤＤ配線からＧＮＤ配線へ流れるようになる。このとき、この電流の電流値とウェル抵抗２０２の抵抗値により、ＮＰＮラテラルバイポーラトランジスタ２０１のベースに電圧がかかるようになる。次いで、この電圧が一定値以上になると、ＮＰＮラテラルバイポーラトランジスタ２０１が動作し、ＮＰＮラテラルバイポーラトランジスタ２０１のコレクタとエミッタの間を経由して、電流がＶＤＤ配線からＧＮＤ配線へ流れる。このため、静電気の正の電荷によるサージは内部回路ではなく、ＮＰＮラテラルバイポーラトランジスタ２０１に流れることになり、内部回路が保護される。この回路において、この実施形態に係る静電気保護素子を用いることにより、内部回路（例えば、ＣＭＯＳ集積回路）をサージ（例えば静電気）による破壊から保護することができる。

次に、この実施形態に係る静電気保護素子の製造方法について説明する。図２〜６に、この実施形態に係る静電気保護素子の製造方法を示す。図２〜６は、この第１の実施形態に係る静電気保護素子の製造工程図である。これらの図は、同じ基板に、静電気保護素子とＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを製造する場合の製造工程図であり、これらの図において、Ａは、静電気保護素子部を示し、Ｂは、ＮＭＯＳトランジスタ部分を示している。また、Ｃは、ＰＭＯＳトランジスタ部分を示している。
まず、周知の方法を用いて、Ｎ型シリコン基板１００ｎの表面上に素子分離１０２を形成する。この素子分離１０２は、例えば３００ｎｍの膜厚で形成する。

次いで、図２（１）に示すように、フォトレジスト１５１をＮ型シリコンに塗布し、周知のフォトリソグラフィ工程にて、静電気保護素子及びＮＭＯＳトランジスタ部が開口されたパターンをこのフォトレジスト１５１に形成する。そして、このパターンが形成されたフォトレジスト１５１をマスクとし、Ｐ型不純物をイオン注入法でシリコン基板に注入する。このとき、静電気保護素子部の素子分離１０２を含む領域にＰ型不純物を注入する。例えばボロン ２５０ＫｅＶ，１．５×１０¹³／ｃｍ²及びボロン ３０ＫｅＶ，１．５×１０¹³／ｃｍ²をシリコン基板に注入する。これにより、静電気保護素子部のＰウェル１０１（第１のウェル）と静電気保護素子部と素子分離１０２で分離されたＮＭＯＳトランジスタ部分にＮＭＯＳチャネル注入領域となるＰウェル１０１２（第２のウェル）とが形成される。

次いで、図２（２）に示すように、フォトレジスト１５１を除去した後、Ｎ型拡散領域１０３a及びＮウェル１０３を形成する。フォトレジスト１５２を塗布し、周知のフォトリソグラフィ工程にて、静電気保護素子部の素子分離１０２から素子分離１０２と隣接する領域までの領域（つまり、素子分離１０２とその周辺）と、素子分離１０２により分離されたＮＭＯＳトランジスタに相当する部分とが開口されたパターンをフォトレジスト１５２に形成する。そして、このパターンが形成されたフォトレジスト１５２をマスクとし、Ｎ型不純物をイオン注入法でシリコン基板に注入する。例えば、リン ４５０ＫｅＶ，２．０×１０¹³／ｃｍ²及びリン ４０ＫｅＶ，１．５×１０¹³／ｃｍ²をシリコン基板に注入する。これにより、静電気保護素子部の、素子分離１０２の下方から素子分離１０２に隣接する領域までの領域と、素子分離１０２で分離されたＰＭＯＳトランジスタ部分にＰＭＯＳチャネル注入領域となるＮウェル１０１２（第３のウェル）とが形成される。
なお、Ｎ型拡散領域１０３aは、Ｐウェル１０１に拡散された不純物とこの工程で注入されるＮ型不純物とが相殺される領域となる。このため、上記のような不純物濃度条件を選択するとよい。また、シリコン基板の深さ方向についても、Ｎ型拡散領域１０３aがＮ型シリコンのＰウェル１０１界面に接触しないように、不純物の注入エネルギー条件を選択するとよい。これは、Ｎ型拡散領域１０３aがＮ型シリコンのＰウェル１０１界面に接触すると、ウェル抵抗２０２の抵抗値が非常に大きくなり、この静電気保護素子が点灯しにくくなるからである。

次いで、図３（３）に示すように、フォトレジスト１５２を除去した後、ゲート絶縁膜１０４及びゲート電極１０５を形成する。ゲート絶縁膜１０４となるシリコン酸化膜７．０ｎｍと、ゲート電極１０５となるポリシリコン２００ｎｍとをウェハー表面に形成し、さらに、フォトレジスト１５３を塗布する。周知のフォトリソグラフィ工程にて、フォトレジスト１５３にパターンを形成する。このパターンは、静電気保護素子部において、Ｎ型拡散領域１０３a及び素子分離１０２と一定の領域を隔てた部分が開口されたパターンであり、また、ＮＭＯＳトランジスタ部分及びＰＭＯＳトランジスタ部分のトランジスタ形成部分が開口されたパターンである。ここで、静電気保護素子部におけるＮ型拡散領域１０３a及び素子分離１０２と一定の領域を隔てた部分が開口されたパターンは、静電気保護素子部における素子分離１０２とＮ型拡散領域１０３aを隔てた部分が開口されたパターンであってもよく、この場合、後で形成されるエミッタ領域とＮ型拡散領域１０３aとが平面的に完全に重なることになる。
そして、このパターンが形成されたフォトレジスト１５３をマスクとして、静電気保護素子部とＮＭＯＳトランジスタ部分とＰＭＯＳトランジスタ部分とに、それぞれゲート絶縁膜１０４及びゲート電極１０５を形成する。

次いで、図３（４）に示すように、フォトレジスト１５３を除去した後、静電気保護素子部とＮＭＯＳトランジスタ部分とが開口されたレジストパターン１５４（静電気保護素子部のウェル端子部を除く）を利用して、静電気保護素子部とＮＭＯＳトランジスタ部分とにＬＤＤ領域１２１を形成する。つまり、この開口されたレジストパターン１５４をマスクとして、イオン注入法でＬＤＤ領域１２１を形成する。例えばＬＤＤ注入はリン １５ＫｅＶ，５×１０¹³／ｃｍ²の条件で行う。このとき、静電気保護素子部とＮＭＯＳトランジスタ部分とにそれぞれ形成されたゲート絶縁膜１０４及びゲート電極１０５がマスクとなり、ゲート絶縁膜１０４及びゲート電極１０５と自己整合的にＬＤＤ領域１２１が形成される。

次いで、図４（５）に示すように、フォトレジスト１５４を除去した後、新たにＰＭＯＳトランジスタ部分が開口されたレジストパターン１５５を上記（図２（４））と同様にして形成し、イオン注入法によりＰＭＯＳトランジスタ部分にＬＤＤ領域１２１を形成する。例えば、このイオン注入（ＬＤＤ注入）はＢＦ２ ２０ＫｅＶ，４．０×１０¹³／ｃｍ²の条件で行う。この場合も上記と同様に、ＰＭＯＳトランジスタ部分に形成されたゲート絶縁膜１０４及びゲート電極１０５がマスクとなり、ゲート絶縁膜１０４及びゲート電極１０５と自己整合的にＬＤＤ領域１２１が形成される。

次いで、図４（６）に示すように、フォトレジスト１５５を除去した後、周知の方法を用いて、シリコン窒化膜でゲートサイドウォール膜１０６を形成する。次いで、静電気保護素子部とＮＭＯＳトランジスタ部分とが開口されたレジストパターン１５６（静電気保護素子部のウェル端子部を除く）を利用して、イオン注入法でＮ型拡散領域を形成する。つまり、このレジストパターン１５６をマスクとして、例えば、砒素 ５０ＫｅＶ，５．０×１０¹⁵／ｃｍ²の条件でイオン注入を行う。このとき、静電気保護素子部とＮＭＯＳトランジスタ部分とにそれぞれ形成されたゲート絶縁膜１０４及びゲート電極１０５並びにゲートサイドウォール膜１０６がマスクとなり、これらと自己整合的にＮ型拡散領域が形成される。静電気保護素子部のＮ型拡散領域は、コレクタ領域１１０及びエミッタ領域１１２となり、ＮＭＯＳトランジスタ部分のＮ型拡散領域は、ソース領域１１０１及びドレイン領域１１２１となる。

次いで、図５（７）に示すように、フォトレジスト１５６を除去した後、静電気保護素子部における、Ｎ型拡散領域１０３ａ並びにコレクタ領域１１０及びエミッタ領域１１２と素子分離１０２により分離された領域１１４とＰＭＯＳトランジスタ部分とが開口されたレジストパターン１５７（静電気保護素子部のウェル端子部を除く）を利用して、イオン注入法でＰ型拡散領域を形成する。つまり、このレジストパターン１５７をマスクとして、例えば、ボロン ２ＫｅＶ，３．０×１０¹⁵／ｃｍ²の条件でイオン注入を行う。このとき、ＰＭＯＳトランジスタ部分に形成されたゲート絶縁膜１０４及びゲート電極１０５並びにゲートサイドウォール膜１０６がマスクとなり、これらと自己整合的にＰ型拡散領域が形成される。静電気保護素子部におけるＰ型拡散領域は、ベース拡散領域１１４となり、ＰＭＯＳトランジスタ部分におけるＰ型拡散領域は、ソース領域及びドレイン領域となる。
次いで、フォトレジスト１５７を除去した後、注入した不純物を活性化させるために１０２０℃ １０秒程度のアニール処理を行う。

次いで、図５（８）に示すように、シリコン及びポリシリコン表面にシリサイド膜１０７を形成する。静電気保護素子部において、シリサイド膜１０７を設けない場合は、ＮＰＮラテラルバイポーラトランジスタの破壊耐圧が向上するが、一方でＮＰＮラテラルバイポーラトランジスタが点灯するときの抵抗が増加して静電を放電するときの効率が低下する。このため、破壊耐圧と放電効率の面からシリサイドを形成するかどうか選択するとよい。

次いで、図６（９）に示すように、周知の技術を用いて配線１０８、１０９を形成する。エミッタ領域１１２とベース拡散領域１１４とを配線で接続する。Ｎ型シリコン基板１００ｎにＧＮＤ配線を設ける場合、このＧＮＤ配線にエミッタ領域１１２及びベース拡散領域１１４を接続する。また、コレクタ領域１１０にも配線１０９を形成する。コレクタ領域１１０側の配線１０９は、ＶＤＤ線や入出力線に接続する。
なお、ゲート電極１０５も、エミッタ領域１１２及びベース拡散領域１１４とを配線で接続するとよい。
以上の工程により、図６（９）に示す静電気保護素子及び半導体素子を製造することができる。

（ウェルの変形例）
次に、第１の実施形態に係る静電気保護素子のウェル１０１の変形例を説明する。
図７は、この静電気保護素子に係るウェルの変化例を示す断面図である。また、図８〜図９は、この実施形態に係るウェルの変形例の製造方法を説明するための製造工程図である。

図７に示すように、第１の実施形態に係るウェルの変形例は、ウェル１０１に第４のウェル１０１２を形成している。つまり、第１の実施形態の静電気保護素子に係るウェルの変化例は、Ｎ型拡散領域１０３ａの下方に、Ｐウェル１０１に拡散された不純物の濃度よりも高い濃度の、Ｐ型の不純物が拡散された第４のウェル１０１２をさらに備えている。第１の実施形態に係る静電気保護素子は、Ｐウェル１０１からベース拡散領域１１４までの領域（エミッタ領域１１２とコレクタ領域１１０とに挟まれた領域１１１からベース拡散領域１１４までの領域）は、ウェル抵抗２０２として機能するように構成されて、このウェル抵抗２０２の抵抗値ＲがＮＰＮバイポーラトランジスタ２０１のベースに加えられる電圧に影響する。このため、ウェル抵抗２０２の抵抗値を調整することにより、静電気保護素子の点灯する条件を変更することができる。したがって、Ｐウェル１０１に拡散された不純物の濃度よりも高い濃度の、Ｐ型の不純物が拡散された第４のウェル１０１２を備えることにより、ウェル抵抗２０２の抵抗値を大きくして、第１のウェルとベース拡散領域との間の電流が小さい電流であっても動作する静電気保護素子とすることができる。
また、Ｎ型拡散領域１０３ａがＮ型シリコン基板１００ｎと接触すると、上記ウェル抵抗２０２の抵抗値が非常に大きい値となり、静電気保護素子が点灯しにくくその動作が不安定となる。一方、Ｐウェル１０１に拡散された不純物の濃度よりも高い濃度の、Ｐ型の不純物が拡散された第４のウェル１０１２を備えると、上記ウェル抵抗２０２の抵抗値を一定の値に保つことができる。このため、この第４のウェル１０１２を備えることにより、静電気保護素子の動作を安定させることができる。

この実施形態に係るウェルの変形例の製造方法を説明する。
まず、第１の実施形態と同様にして、Ｎ型シリコン基板１００ｎの表面上に素子分離１０２を形成する。
次いで、図８（１）に示すように、フォトレジスト１５１をＮ型シリコンに塗布し、周知のフォトリソグラフィ工程にて、静電気保護素子の、素子分離１０２及びこれに隣接する領域以外の領域が開口され、ＮＭＯＳトランジスタ部が開口されたパターン１５１を形成する。このフォトレジスト１５１をマスクとして、Ｐ型不純物をイオン注入法でシリコン基板に注入する。例えば、ボロン ２００ＫｅＶ，１．５×１０¹³／ｃｍ²及びボロン ３０ＫｅＶ，１．５×１０¹³／ｃｍ²をシリコン基板に注入する。これにより、Ｐウェル１０１およびＮＭＯＳチャネル注入領域となる第２のウェル１０１１が形成される。

次いで、図８（２−１）に示すように、フォトレジスト１５１を除去した後、フォトレジスト１５２をＮ型シリコンに塗布し、周知のフォトリソグラフィ工程にて、静電気保護素子の、素子分離１０２及びこれに隣接する領域が開口され、ＰＭＯＳトランジスタ部が開口されたパターン１５１を形成する。そして、このパターン１５１をマスクとし、Ｎ型不純物をイオン注入法でシリコン基板に注入する。例えば、リン ４５０ＫｅＶ，1．５×１０¹³／ｃｍ²及びリン ４０ＫｅＶ，１．５×１０¹³／ｃｍ²をシリコン基板に注入する。これにより、静電気保護素子のＮウェル（Ｎ型拡散領域）１０３とＰＭＯＳトランジスタ部のＮウェル（第３のウェル）１０３とが同じ構造のＮ型拡散領域１０３ｃとなる。

次いで、図９（２−２）に示すように、フォトレジスト１５２を除去した後、フォトレジスト１５２ｂをＮ型シリコンに塗布し、周知のフォトリソグラフィ工程にて、静電気保護素子が開口されたパターン１５２ｂを形成する。ここで、このパターンは、少なくとも静電気保護素子が開口されたパターン１５２ｂであればよい。このパターン１５２ｂをマスクとし、Ｐ型不純物をイオン注入法でシリコン基板に注入する。例えば、ボロン ５００ＫｅＶ，３．０×１０¹¹／ｃｍ²をシリコン基板に注入する。これにより、Ｎ型拡散領域１０３ｃとＮ型シリコン基板１０１とを分離するＰ型不純物層１０１２を形成する。
以下、図２（３）〜図６（９）に示す工程を実施する。これらの工程を実施することにより、図９（９）（つまり図７）に示す静電気保護素子及び半導体素子を製造することができる。

（第２の実施形態）
この発明の第２の実施形態に係る静電気保護素子について図１０〜図１５を参照して説明する。図１０は、この実施形態に係る静電気保護素子を説明するための断面図である。また、図１１〜図１５は、この実施形態に係る静電気保護素子の製造方法を説明するための製造工程図である。なお、図１０に、この実施形態に係る静電気保護素子の等価回路を断面図にかさねて表示する。
まず、図１０を用いて第１の実施形態に係る静電気保護素子の構成を説明する。

この実施形態に係る静電気保護素子は、第１の実施形態とその構成は同じであるが、基板がＰ型シリコン基板で形成され、Ｎ型拡散領域１０３ａがＰ型シリコン基板と接している点で第１の実施形態と相違している。つまり、この実施形態に係る静電気保護素子は、Ｐ型シリコン基板上にＰウェル１０１が形成され、このＰウェルにＮ型拡散領域１０３ａが形成されている。Ｎ型拡散領域１０３ａがＰ型シリコン基板との境界に接したとしても、ＰウェルとＰ型シリコン基板が接しているので、ウェル抵抗２０２は十分な抵抗値を保つことができ、静電気保護素子は動作することができる。このように、この発明は、Ｎ型シリコン基板のみならず、Ｐ型シリコン基板にも適用できる。
なお、その動作は同じであるので、ここでの説明は省略する。

次に、第２の実施形態に係る静電気保護素子の製造方法について説明する。図１１〜１５に、この実施形態に係る静電気保護素子の製造方法を示す。図１１〜１１は、第２の実施形態に係る静電気保護素子の製造工程図である。これらの図は、同じ基板に、静電気保護素子とＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを製造する場合の製造工程図であり、これらの図において、Ａは、静電気保護素子部を示し、Ｂは、ＮＭＯＳトランジスタ部分を示している。また、Ｃは、ＰＭＯＳトランジスタ部分を示している。

図１１（１）に示すように、この実施形態では、Ｎ型シリコンではなく、Ｐ型シリコンを用いる。まず、フォトレジスト１５１をＰ型シリコンに塗布し、周知のフォトリソグラフィ工程にて、静電気保護素子及びＮＭＯＳトランジスタ部が開口されたパターンをこのフォトレジスト１５１に形成する。そして、このパターンが形成されたフォトレジスト１５１をマスクとし、Ｐ型不純物をイオン注入法でシリコン基板に注入する。このとき、静電気保護素子部の素子分離１０２を含む領域にＰ型不純物を注入する。この実施形態では、第１の実施形態と異なり、例えばボロン ２００ＫｅＶ，１．５×１０¹³／ｃｍ²及びボロン ３０ＫｅＶ，１．５×１０¹³／ｃｍ²をシリコン基板に注入する。これにより、静電気保護素子部のＰウェル１０１（第１のウェル）と静電気保護素子部と素子分離１０２で分離されたＮＭＯＳトランジスタ部分にＮＭＯＳチャネル注入領域となるＰウェル１０１２（第２のウェル）とが形成される。
以下、第１の実施形態と同様にしてこの実施形態に係る静電気保護素子を製造することができる。つまり、図１１〜１５の工程を実施することにより、図１０に示す静電気保護素子及び半導体素子を製造することができる。

なお、図１１（２）に示すように、第１の実施形態における静電気保護素子部の、素子分離１０２の下方から素子分離１０２に隣接する領域までの領域と、素子分離１０２で分離されたＰＭＯＳトランジスタ部分にＮウェル１０１２（第３のウェル）とを形成する工程（図２（２）に対応する工程）は、その工程の手順及び条件は、第１の実施形態と同様であるが、この工程で形成されたＮ型拡散領域１０３aの基板方向への深さが第１の実施形態と比較して相対的に深く形成される。これは、ＰＭＯＳトランジスタ部分において、Ｐ型シリコンにＮウェル１０１２（第３のウェル）を形成するため、静電気保護素子部のＮ型拡散領域１０３aの基板方向への深さが第１の実施形態と比較して相対的に深くなるからである。この実施形態の場合、Ｎ型拡散領域１０３ａがＰ型シリコン基板１００ｐと接触しても、ウェル抵抗２０２の抵抗値への影響が小さいので、静電気保護素子への影響は小さい。したがって、この実施形態によると、Ｎ型拡散領域１０３aを形成するイオン注入の条件が緩やかである点で静電気保護素子の製造が容易となる。

（ウェルの変形例）
次に、第２の実施形態に係る静電気保護素子のウェル１０１の変形例を説明する。
図１６及び図１７は、この静電気保護素子に係るウェルの変化例を示す断面図である。また、図１８〜図１９は、この実施形態に係るウェルの変形例の製造方法を説明するための製造工程図である。

図１６に示すように、第２の実施形態に係るウェルの変形例は、ウェル１０１に第５のウェル１０１３を形成している。このウェルの変化例は、Ｎ型拡散領域１０３ａの下方に、Ｎウェル１０１３をさらに備えている。このＮウェル１０１３は、Ｎ型拡散領域１０３ａの下方にＰウェル１０１を挟んで形成されている。
Ｎウェル１０１３は、図１１の（２）で示す工程で、Ｐウェル１０１の半導体基板方向での深さが、第２の実施形態に係るウェルよりも相対的に深くなるように不純物の注入条件（注入エネルギー）を選択することにより製造することができる。

また、図１７に示すように、Ｎ型拡散領域１０３ａは、ＰＭＯＳトランジスタ部分のＮウェル１０１２とＮ型不純物の濃度が同じであってもよい。この場合には、図１８〜図１９に示す工程を用いてこのウェルを含む静電気保護素子を製造できる。
まず、周知の方法を用いて、Ｎ型シリコン基板１００ｎの表面上に素子分離１０２を形成する。この素子分離１０２は、例えば３００ｎｍの膜厚で形成する。

次いで、図１８（１）に示すように、フォトレジスト１５１をＮ型シリコンに塗布し、周知のフォトリソグラフィ工程にて、素子分離１０２とこれに隣接する領域（素子分離１０２とその周辺）以外の静電気保護素子部の領域が開口され、また、ＮＭＯＳトランジスタ部が開口されたパターンをこのフォトレジスト１５１に形成する。そして、このパターンが形成されたフォトレジスト１５１をマスクとし、Ｐ型不純物をイオン注入法でシリコン基板に注入する。例えば、ボロン ２００ＫｅＶ，１．５×１０¹³／ｃｍ²及びボロン ３０ＫｅＶ，１．５×１０¹³／ｃｍ²をシリコン基板に注入する。これにより、静電気保護素子部のＰウェル１０１（第１のウェル）と、静電気保護素子部と素子分離１０２で分離されたＮＭＯＳトランジスタ部分にＮＭＯＳチャネル注入領域となるＰウェル１０１２（第２のウェル）とが形成される。

次いで、図１８（２）に示すように、フォトレジスト１５１を除去した後、Ｎ型拡散領域１０３a及びＮウェル１０３を形成する。フォトレジスト１５２を塗布し、周知のフォトリソグラフィ工程にて、静電気保護素子部の素子分離１０２から素子分離１０２と隣接する領域までの領域（つまり、素子分離１０２とその周辺）と、素子分離１０２により分離されたＰＭＯＳトランジスタに相当する部分とが開口されたパターンをフォトレジスト１５２に形成する。そして、このパターンが形成されたフォトレジスト１５２をマスクとし、Ｎ型不純物をイオン注入法でシリコン基板に注入する。例えば、リン ４５０ＫｅＶ，１．５×１０¹³／ｃｍ²及びリン ４０ＫｅＶ １．５×１０¹³／ｃｍ²をシリコン基板に注入する。これにより、静電気保護素子部の、素子分離１０２の下方から素子分離１０２に隣接する領域までの領域と、素子分離１０２で分離されたＰＭＯＳトランジスタ部分にＰＭＯＳチャネル注入領域となるＮウェル１０１２（第３のウェル）とが同じ不純物濃度で形成される。
以下、第２の実施形態で説明した工程を繰り返すと、図１９の（９）（つまり図１７）に示す変形例のウェルを含む静電気保護素子及び半導体素子を製造することができる。

（第３の実施形態）
この発明の第１及び第２の実施形態に係る静電気保護素子は、静電気保護素子部のゲート電極１０５に代えて、素子分離で構成することができる。この第３の実施形態に係る静電気保護素子について図２０を参照して説明する。図２０は、この実施形態に係る静電気保護素子を説明するための断面図である。

図２０に示すように、コレクタ領域１１０及びエミッタ領域１１２により挟まれた一部の領域が素子分離１０２１で形成されている。この素子分離１０２１の下方の領域がベースとして機能する。この素子の動作は第１及び第２の実施形態と同様であり、その製造方法は、第１の実施形態の静電気保護素子部に素子分離１０２１を形成し、その後、静電気保護素子部にゲート電極１０５を設けないで製造する。このため、第１の実施形態の製造方法を参照して、フォトレジストのパターンを変更すればよい。

以上の実施形態で示した種々の特徴は、互いに組み合わせることができる。１つの実施形態中に複数の特徴が含まれている場合、そのうちの１又は複数個の特徴を適宜抜き出して、単独で又は組み合わせて、本発明に採用することができる。
なお、第１〜第３の実施形態では、静電気保護素子をＰウェル上に形成する例で説明をしているが、Ｎウェルを用いて容易に形成できることは明らかである。このため、Ｎ型ウェルも、この発明に採用できる。

１００ｎ Ｎ型シリコン基板（半導体基板）
１００ｐ Ｐ型シリコン基板（半導体基板）
１０１ Ｐウェル（第１のウェル）
１０１１ Ｐウェル（第２のウェル）
１０１２ １０１３ 第４のウェル
１０２ 素子分離（分離領域）
１０３ Ｎウェル（第３のウェル）
１０３ａ、ｂ、ｃ Ｎ形拡散領域
１０４ ゲート絶縁膜
１０５ ゲート電極（導電膜）
１０６ ゲートサイドウォール膜
１０７ シリサイド膜
１０８ コンタクト
１０９ メタル配線（配線）
１１０ コレクタ領域（コレクタ）
１１０１ ソース領域
１１１ ベース
１１２ エミッタ領域（エミッタ）
１１２１ ドレイン領域
１１３ Ｐ型拡散領域
１１４ ベース拡散領域（ベース端子）
１２１ ＮＭＯＳ ＬＤＤ領域
１２３ ＰＭＯＳ ＬＤＤ領域
１５１〜１５７ フォトレジスト
２００ 静電気保護素子（ＥＳＤ保護素子）
２０１ ＮＰＮラテラルバイポーラトランジスタ
２０２ ウェル抵抗
２０３ トリガーダイオード
２０３ａ 既存の改善例でのトリガーダイオード
２０４ ＰＭＯＳトランジスタ
２０５ ＮＭＯＳトランジスタ
２０６ 保護ダイオード
２０７ パッド

Claims (14)

1. 半導体基板と、
   半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェルと、
   第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域及びエミッタ領域と、
   第１のウェル内に、前記エミッタ領域と分離する第１の分離領域を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域と、
   前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域とを備え、
   前記拡散領域は、少なくとも前記エミッタ領域の一部と接するとともに前記ベース拡散領域と接しないように配置され、
   前記エミッタ領域が前記ベース拡散領域と配線を介して電気的に接続されたことを特徴とする静電気保護素子。
2. 前記一部の領域上に絶縁膜を介して形成された導電膜をさらに備え、
   前記導電膜は、前記一部の領域と平面的に同じ大きさである請求項１に記載の静電気保護素子。
3. 前記導電膜が前記エミッタ領域及び前記ベース拡散領域と配線を介して電気的に接続された請求項２に静電気保護素子。
4. 前記半導体基板内に第１のウェルと分離する第２の分離領域を挟んで形成され第１の導電型の不純物が拡散された第２のウェルと、第２のウェル内に第２のウェルの他の部分の領域を挟んで形成され第２の導電型の不純物が拡散されたソース領域及びドレイン領域と、前記他の部分の領域上に絶縁膜を介して形成されたゲート電極と、により構成された半導体素子をさらに備え、
   第２のウェルは、第１の導電型の不純物が第１のウェルと同じ不純物濃度で拡散されたウェルである請求項１に記載の静電気保護素子。
5. 前記半導体基板内に第１のウェルと分離する第２の分離領域を挟んで形成され第２の導電型の不純物が拡散された第３のウェルと、第３のウェル内に第３のウェルの他の部分の領域を挟んで形成され第１の導電型の不純物が拡散されたソース領域及びドレイン領域と、前記他の部分の領域上に絶縁膜を介して形成されたゲート電極と、により構成された半導体素子をさらに備え、
   第３のウェルは、第２の導電型の不純物が前記拡散領域と同じ不純物濃度で拡散された領域である請求項１に記載の静電気保護素子。
6. 前記ソース領域及びドレイン領域は、前記コレクタ領域及びエミッタ領域と同じ不純物濃度で不純物が拡散された領域である請求項４または５に記載の静電気保護素子。
7. 前記拡散領域の下方に、第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散された第４のウェルをさらに備える請求項１に記載の静電気保護素子。
8. 前記基板が第１の導電型の不純物を含む基板である請求項１に記載の静電気保護素子。
9. 前記基板が第２の導電型の不純物を含む基板である請求項１に記載の静電気保護素子。
10. 半導体基板内に第１の分離領域を形成する工程と、
    第１の分離領域を含むように第１の導電型の不純物を拡散して第１のウェルを形成する工程と、
    第１の分離領域の下方から第１の分離領域に隣接する領域までの第１のウェル内の領域に、第２の導電型の不純物を拡散して拡散領域を形成する工程と、
    前記拡散領域及び第１の分離領域以外の、第１のウェルにある一部の領域を挟むとともに前記拡散領域とその領域の一部が重なるように、第２の導電型の不純物を拡散してコレクタ領域及びエミッタ領域を形成する工程と、
    前記コレクタ領域及びエミッタ領域並びに前記拡散領域と第１の分離領域により分離された、第１のウェル内の領域に、第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物を拡散してベース拡散領域を形成する工程と、
    前記エミッタ領域及び前記ベース拡散領域を接続するように配線を形成する工程と、
    を備えることを特徴とする静電気保護素子の製造方法。
11. 半導体基板内に第１及び第２の分離領域を形成する工程と、
    第１の導電型の不純物を拡散して、第１の分離領域を含む第１のウェルと、第１のウェルと第２の分離領域により分離された第２のウェルと、を形成する工程と、
    第１の分離領域の下方から第１の分離領域に隣接する領域までの第１のウェル内の領域に、第２の導電型の不純物を拡散して拡散領域を形成する工程と、
    前記拡散領域及び第１の分離領域以外の、第１のウェル上の一部分及び第２のウェル上の他の部分に、それぞれ絶縁膜及び導電膜を形成する工程と、
    第２の導電型の不純物を拡散して、前記絶縁膜及び前記導電膜と自己整合的に、第１のウェル内にコレクタ領域及びエミッタ領域を形成するとともに、第２のウェル内にソース領域及びドレイン領域を形成する工程と、
    前記コレクタ領域及びエミッタ領域並びに前記拡散領域と第１の分離領域により分離された、第１のウェル内の領域に、第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物を拡散してベース拡散領域を形成する工程と、
    前記エミッタ領域及び前記ベース拡散領域を接続するように配線を形成する工程と、
    を備えることを特徴とする静電気保護素子の製造方法。
12. 第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物を拡散して前記拡散領域の下方に第４のウェルを形成する工程をさらに備える請求項１１に記載の静電気保護素子製造方法。
13. 半導体基板内に第１及び第２の分離領域を形成する工程と、
    第１の導電型の不純物を拡散して第１の分離領域を含む第１のウェルを形成する工程と、
    第２の導電型の不純物を拡散して、第１のウェルと第２の分離領域で分離された第３のウェルと、第１の分離領域の下方から第１の素子分離領域に隣接する領域までの第１のウェル内の領域の、拡散領域と、を形成する工程と、
    前記拡散領域以外の、第１のウェル上の一部分及び第３のウェル上の他の部分に、それぞれ絶縁膜及び導電膜を形成する工程と、
    第１のウェル内に、第２の導電型の不純物を拡散して、前記絶縁膜及び前記導電膜と自己整合的にコレクタ領域及びエミッタ領域を形成する工程と、
    第１のウェルに拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物を拡散して、第３のウェル内に、前記絶縁膜及び前記導電膜と自己整合的にソース領域及びドレイン領域を形成するとともに、前記コレクタ領域及びエミッタ領域並びに前記拡散領域と第１の分離領域により分離された、第１のウェル内の領域に、ベース拡散領域を形成する工程と、
    前記エミッタ領域及び前記ベース拡散領域を接続するように配線を形成する工程と、
    を備えることを特徴とする静電気保護素子の製造方法。
14. 第３のウェルを形成する工程は、その工程で拡散される第２の導電型の不純物が前記拡散領域を形成する工程で拡散される第２の導電型の不純物における濃度と同じ濃度である請求項１３に記載の静電気保護素子の製造方法。

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