JP2001156181A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体装置において、入力保護回路のＥＳＤ
耐圧を向上させる。 【解決手段】 それぞれ独立した導電電位となるよう
に、ウエル領域３６の素子活性領域にドーピングを施し
て形成され、それぞれエミッタ領域およびコレクタ領域
として機能する第１半導体領域４０および第２半導体領
域４１と、第１半導体領域と第２半導体領域の間に形成
されたベース領域３７とを有するバイポーラトランジス
タと、ベース領域３７以外の半導体領域にゲート配線を
施して形成されたＭＯＳ型トランジスタとを備えた。
耐圧を向上させる。 【解決手段】 それぞれ独立した導電電位となるよう
に、ウエル領域３６の素子活性領域にドーピングを施し
て形成され、それぞれエミッタ領域およびコレクタ領域
として機能する第１半導体領域４０および第２半導体領
域４１と、第１半導体領域と第２半導体領域の間に形成
されたベース領域３７とを有するバイポーラトランジス
タと、ベース領域３７以外の半導体領域にゲート配線を
施して形成されたＭＯＳ型トランジスタとを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、外部端子に接続さ
れた回路素子の静電破壊を防止するための入力保護回路
を備えた半導体装置に関する。
れた回路素子の静電破壊を防止するための入力保護回路
を備えた半導体装置に関する。
【０００２】
【従来の技術】半導体装置では、人体等に帯電した静電
気が放電する、いわゆるＥＳＤ（Electrostatic Discha
rge）により、高電圧が入力ピンに印加されて内部素子
が静電破壊されることがある。この静電破壊を防止する
ために、例えば、半導体装置の信号入力用パッドから内
部素子に至るまでの間に、入力保護回路が設けられてい
る。ＥＳＤが入力ピンに印加された場合、前記入力保護
回路がＥＳＤによる電流を逃がすことによって、内部素
子がＥＳＤによって破壊されることを防いでいる。
気が放電する、いわゆるＥＳＤ（Electrostatic Discha
rge）により、高電圧が入力ピンに印加されて内部素子
が静電破壊されることがある。この静電破壊を防止する
ために、例えば、半導体装置の信号入力用パッドから内
部素子に至るまでの間に、入力保護回路が設けられてい
る。ＥＳＤが入力ピンに印加された場合、前記入力保護
回路がＥＳＤによる電流を逃がすことによって、内部素
子がＥＳＤによって破壊されることを防いでいる。
【０００３】従来の前記入力保護回路には、例えば、素
子分離領域にできる寄生バイポーラトランジスタやＭＯ
Ｓトランジスタなどで構成されたものがある。
子分離領域にできる寄生バイポーラトランジスタやＭＯ
Ｓトランジスタなどで構成されたものがある。
【０００４】しかしながら近年、半導体装置の微細化お
よび高集積化にともなって、ＳＴＩ（Shallow Trench I
solation）などの新しい素子分離法が用いられ、さらに
ゲート酸化膜の膜厚が薄くなってきている。
よび高集積化にともなって、ＳＴＩ（Shallow Trench I
solation）などの新しい素子分離法が用いられ、さらに
ゲート酸化膜の膜厚が薄くなってきている。
【０００５】
【発明が解決しようとしている課題】もし、入力保護回
路を寄生バイポーラトランジスタで構成した場合、ＳＴ
Ｉ構造を有する素子分離領域を前記寄生バイポーラトラ
ンジスタのベースとしたものは、ＬＯＣＯＳ（Local Ox
idation Of Silicon）構造を有する素子分離領域を前記
寄生バイポーラのベースとしたものと比べ、ベース距離
が大きく変わる。
路を寄生バイポーラトランジスタで構成した場合、ＳＴ
Ｉ構造を有する素子分離領域を前記寄生バイポーラトラ
ンジスタのベースとしたものは、ＬＯＣＯＳ（Local Ox
idation Of Silicon）構造を有する素子分離領域を前記
寄生バイポーラのベースとしたものと比べ、ベース距離
が大きく変わる。
【０００６】図７は、ＬＯＣＯＳ構造を有する素子分離
領域を示す断面図である。素子分離領域をベースとした
寄生バイポーラトランジスタ１では、ＬＯＣＯＳ２の下
に位置しチャネルストップされたウエル３が、ベース距
離４を有する前記寄生バイポーラトランジスタのベース
となっており、５と６がそれぞれ寄生バイポーラトラン
ジスタ１のエミッタとコレクタとなっている。
領域を示す断面図である。素子分離領域をベースとした
寄生バイポーラトランジスタ１では、ＬＯＣＯＳ２の下
に位置しチャネルストップされたウエル３が、ベース距
離４を有する前記寄生バイポーラトランジスタのベース
となっており、５と６がそれぞれ寄生バイポーラトラン
ジスタ１のエミッタとコレクタとなっている。
【０００７】図８は、ＳＴＩ構造を有する素子分離領域
を示す断面図である。素子分離領域をベースとした寄生
バイポーラトランジスタ７では、ＳＴＩ８の下に位置し
チャネルストップされたウエル９が、ベース距離１０を
有する前記寄生バイポーラトランジスタのベースとなっ
ており、１１と１２はそれぞれ寄生バイポーラトランジ
スタ７のエミッタとコレクタとなっている。
を示す断面図である。素子分離領域をベースとした寄生
バイポーラトランジスタ７では、ＳＴＩ８の下に位置し
チャネルストップされたウエル９が、ベース距離１０を
有する前記寄生バイポーラトランジスタのベースとなっ
ており、１１と１２はそれぞれ寄生バイポーラトランジ
スタ７のエミッタとコレクタとなっている。
【０００８】ＬＯＣＯＳ分離による寄生バイポーラトラ
ンジスタのベース距離４とＳＴＩ分離による寄生バイポ
ーラトランジスタのベース距離１０とを比べると、ＳＴ
Ｉ分離のベース距離１０の方が長く、バイポーラトラン
ジスタの能力が低いことがわかる。
ンジスタのベース距離４とＳＴＩ分離による寄生バイポ
ーラトランジスタのベース距離１０とを比べると、ＳＴ
Ｉ分離のベース距離１０の方が長く、バイポーラトラン
ジスタの能力が低いことがわかる。
【０００９】このことから、入力保護回路を寄生バイポ
ーラトランジスタで構成した場合、素子分離領域の構造
によって静電放電の能力が大きく変化し、設計が困難に
なるという欠点がある。
ーラトランジスタで構成した場合、素子分離領域の構造
によって静電放電の能力が大きく変化し、設計が困難に
なるという欠点がある。
【００１０】また、ＳＯＩ（Silicon On Isolation）技
術が導入された場合、素子分離領域下も完全に素子分離
されており、寄生バイポーラトランジスタのベースとな
る領域が構造上存在せず、寄生バイポーラトランジスタ
を形成することができないために、これを入力保護回路
として機能させることができない。
術が導入された場合、素子分離領域下も完全に素子分離
されており、寄生バイポーラトランジスタのベースとな
る領域が構造上存在せず、寄生バイポーラトランジスタ
を形成することができないために、これを入力保護回路
として機能させることができない。
【００１１】また、入力保護回路をＭＯＳトランジスタ
で構成した場合、半導体装置の微細化にともなってゲー
ト酸化膜の膜厚が薄くなり、このことが原因でＥＳＤ耐
圧の低下を招くという問題がある。
で構成した場合、半導体装置の微細化にともなってゲー
ト酸化膜の膜厚が薄くなり、このことが原因でＥＳＤ耐
圧の低下を招くという問題がある。
【００１２】また、入力端子に前記ＭＯＳトランジスタ
の耐圧以上の電位が入力される場合、前記ＭＯＳトラン
ジスタのゲートとドレイン間、およびゲートとソース間
に、前記ＭＯＳトランジスタの耐圧以上の電圧がかから
ないようにする必要がある。
の耐圧以上の電位が入力される場合、前記ＭＯＳトラン
ジスタのゲートとドレイン間、およびゲートとソース間
に、前記ＭＯＳトランジスタの耐圧以上の電圧がかから
ないようにする必要がある。
【００１３】図９は、ＭＯＳトランジスタの耐圧以上の
電位が入力される場合のＥＳＤ保護回路を備えた半導体
装置の一例を示す回路図である。
電位が入力される場合のＥＳＤ保護回路を備えた半導体
装置の一例を示す回路図である。
【００１４】図９において、パッド１３と入力ライン１
４との間には、ＭＯＳトランジスタの耐圧以上の電圧が
入力された場合でも破壊されない回路構成を有する入力
初段インバータ１５があり、パッド１３と接地電位ＶＳ
Ｓとの間には、入力保護回路１６が接続されている。こ
の入力保護回路１６は、ドレインがパッド１３に接続さ
れ、ゲートが電源電位ＶＤＤに接続されているＮＭＯＳ
トランジスタ１７と、ソースおよびゲートがＶＳＳに接
続されているＮＭＯＳトランジスタ１８とが、それぞれ
ソースとドレインを接続して構成されている。このＮＭ
ＯＳトランジスタ１７を設けることによって、パッド１
３すなわちＮＭＯＳトランジスタ１７のドレインと、そ
のゲートすなわちＶＤＤとの間の電位差１９が、ＮＭＯ
Ｓトランジスタの最大ドレイン−ゲート電圧（耐圧）と
なるまで、ＶＳＳを基準として、パッド１３には、ＮＭ
ＯＳトランジスタの耐圧以上の電圧を印加することがで
きる。
４との間には、ＭＯＳトランジスタの耐圧以上の電圧が
入力された場合でも破壊されない回路構成を有する入力
初段インバータ１５があり、パッド１３と接地電位ＶＳ
Ｓとの間には、入力保護回路１６が接続されている。こ
の入力保護回路１６は、ドレインがパッド１３に接続さ
れ、ゲートが電源電位ＶＤＤに接続されているＮＭＯＳ
トランジスタ１７と、ソースおよびゲートがＶＳＳに接
続されているＮＭＯＳトランジスタ１８とが、それぞれ
ソースとドレインを接続して構成されている。このＮＭ
ＯＳトランジスタ１７を設けることによって、パッド１
３すなわちＮＭＯＳトランジスタ１７のドレインと、そ
のゲートすなわちＶＤＤとの間の電位差１９が、ＮＭＯ
Ｓトランジスタの最大ドレイン−ゲート電圧（耐圧）と
なるまで、ＶＳＳを基準として、パッド１３には、ＮＭ
ＯＳトランジスタの耐圧以上の電圧を印加することがで
きる。
【００１５】しかしながら、上記入力保護回路１６のよ
うな保護回路では、パッド１３と接地電位ＶＳＳとの間
でＭＯＳトランジスタを２段構成にする必要があり、こ
のことが原因でＥＳＤ耐圧が著しく低下するという問題
がある。
うな保護回路では、パッド１３と接地電位ＶＳＳとの間
でＭＯＳトランジスタを２段構成にする必要があり、こ
のことが原因でＥＳＤ耐圧が著しく低下するという問題
がある。
【００１６】本発明は、上記の問題を解決するものであ
り、その目的は、ＥＳＤ耐圧を向上させた入力保護回路
を備えた半導体装置を提供することにある。
り、その目的は、ＥＳＤ耐圧を向上させた入力保護回路
を備えた半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の第１の半導体装置は、少なくともバイポー
ラトランジスタをウエル領域に形成した半導体装置であ
って、前記バイポーラトランジスタは、それぞれ独立し
た導電電位となるように、前記ウエル領域の素子活性領
域にドーピングを施して形成され、それぞれエミッタ領
域およびコレクタ領域として機能する第１半導体領域お
よび第２半導体領域と、前記第１半導体領域と前記第２
半導体領域の間に形成されたベース領域とを備え、前記
ベース領域以外の半導体領域にゲート配線を施して形成
されたＭＯＳ型トランジスタを備えたことを特徴とす
る。
め、本発明の第１の半導体装置は、少なくともバイポー
ラトランジスタをウエル領域に形成した半導体装置であ
って、前記バイポーラトランジスタは、それぞれ独立し
た導電電位となるように、前記ウエル領域の素子活性領
域にドーピングを施して形成され、それぞれエミッタ領
域およびコレクタ領域として機能する第１半導体領域お
よび第２半導体領域と、前記第１半導体領域と前記第２
半導体領域の間に形成されたベース領域とを備え、前記
ベース領域以外の半導体領域にゲート配線を施して形成
されたＭＯＳ型トランジスタを備えたことを特徴とす
る。
【００１８】前記の目的を達成するため、本発明の第２
の半導体装置は、少なくともバイポーラトランジスタを
ウエル領域に形成した半導体装置であって、前記バイポ
ーラトランジスタは、それぞれ独立した導電電位となる
ように、前記ウエル領域の素子活性領域に高濃度でドー
ピングを施した領域が低濃度でドーピングを施した領域
に囲まれて形成され、それぞれエミッタ領域およびコレ
クタ領域として機能する第１半導体領域および第２半導
体領域と、前記第１半導体領域と前記第２半導体領域の
間に形成されたベース領域とを備え、前記ベース領域以
外の半導体領域にゲート配線を施して形成されたＭＯＳ
型トランジスタを備えたことを特徴とする。
の半導体装置は、少なくともバイポーラトランジスタを
ウエル領域に形成した半導体装置であって、前記バイポ
ーラトランジスタは、それぞれ独立した導電電位となる
ように、前記ウエル領域の素子活性領域に高濃度でドー
ピングを施した領域が低濃度でドーピングを施した領域
に囲まれて形成され、それぞれエミッタ領域およびコレ
クタ領域として機能する第１半導体領域および第２半導
体領域と、前記第１半導体領域と前記第２半導体領域の
間に形成されたベース領域とを備え、前記ベース領域以
外の半導体領域にゲート配線を施して形成されたＭＯＳ
型トランジスタを備えたことを特徴とする。
【００１９】前記の目的を達成するため、本発明の第３
の半導体装置は、少なくともバイポーラトランジスタを
ウエル領域に形成した半導体装置であって、前記バイポ
ーラトランジスタは、それぞれ独立した導電電位となる
ように、前記ウエル領域の素子活性領域にドーピングを
施して形成され、それぞれエミッタ領域およびコレクタ
領域として機能する第１半導体領域および第２半導体領
域と、前記第１半導体領域と前記第２半導体領域の間
に、前記第１半導体領域と前記第２半導体領域から間隔
を開けて、前記ウエル領域の電位に接続され、ベース領
域として機能する第３半導体領域とを備え、前記ベース
領域以外の半導体領域にゲート配線を施して形成された
ＭＯＳ型トランジスタを備えたことを特徴とする。
の半導体装置は、少なくともバイポーラトランジスタを
ウエル領域に形成した半導体装置であって、前記バイポ
ーラトランジスタは、それぞれ独立した導電電位となる
ように、前記ウエル領域の素子活性領域にドーピングを
施して形成され、それぞれエミッタ領域およびコレクタ
領域として機能する第１半導体領域および第２半導体領
域と、前記第１半導体領域と前記第２半導体領域の間
に、前記第１半導体領域と前記第２半導体領域から間隔
を開けて、前記ウエル領域の電位に接続され、ベース領
域として機能する第３半導体領域とを備え、前記ベース
領域以外の半導体領域にゲート配線を施して形成された
ＭＯＳ型トランジスタを備えたことを特徴とする。
【００２０】前記の目的を達成するため、本発明の第４
の半導体装置は、少なくともバイポーラトランジスタを
ウエル領域に形成した半導体装置であって、前記バイポ
ーラトランジスタは、それぞれ独立した導電電位となる
ように、前記ウエル領域の素子活性領域に高濃度でドー
ピングを施して形成され、それぞれエミッタ領域および
コレクタ領域として機能する第１半導体領域および第２
半導体領域と、前記第１半導体領域と前記第２半導体領
域の間に、前記第１半導体領域と前記第２半導体領域か
ら間隔を開けて、高濃度でドーピングを施して形成さ
れ、前記ウエル領域の電位に接続され、ベース領域とし
て機能する第３半導体領域と、前記第１半導体領域と前
記第３半導体領域との間に、前記第１半導体領域、前記
第２半導体領域、および前記第３半導体領域のいずれか
より低い濃度でドーピングを施して形成された第４半導
体領域と、前記第２半導体領域と前記第３半導体領域と
の間に、前記第１半導体領域、前記第２半導体領域、お
よび前記第３半導体領域のいずれかより低い濃度でドー
ピングを施して形成された第５半導体領域とを備え、前
記ベース領域以外の半導体領域にゲート配線を施して形
成されたＭＯＳ型トランジスタを備えたことを特徴とす
る。
の半導体装置は、少なくともバイポーラトランジスタを
ウエル領域に形成した半導体装置であって、前記バイポ
ーラトランジスタは、それぞれ独立した導電電位となる
ように、前記ウエル領域の素子活性領域に高濃度でドー
ピングを施して形成され、それぞれエミッタ領域および
コレクタ領域として機能する第１半導体領域および第２
半導体領域と、前記第１半導体領域と前記第２半導体領
域の間に、前記第１半導体領域と前記第２半導体領域か
ら間隔を開けて、高濃度でドーピングを施して形成さ
れ、前記ウエル領域の電位に接続され、ベース領域とし
て機能する第３半導体領域と、前記第１半導体領域と前
記第３半導体領域との間に、前記第１半導体領域、前記
第２半導体領域、および前記第３半導体領域のいずれか
より低い濃度でドーピングを施して形成された第４半導
体領域と、前記第２半導体領域と前記第３半導体領域と
の間に、前記第１半導体領域、前記第２半導体領域、お
よび前記第３半導体領域のいずれかより低い濃度でドー
ピングを施して形成された第５半導体領域とを備え、前
記ベース領域以外の半導体領域にゲート配線を施して形
成されたＭＯＳ型トランジスタを備えたことを特徴とす
る。
【００２１】また、前記第１から第４の半導体装置は、
前記バイポーラトランジスタを少なくとも２つ備え、第
１のバイポーラトランジスタのエミッタ領域、第２のバ
イポーラトランジスタのコレクタ領域、および前記ＭＯ
Ｓ型トランジスタの前記ゲート配線が共に接続されて、
入力信号線および出力信号線の少なくとも１つに対する
保護回路として機能することが好ましい。
前記バイポーラトランジスタを少なくとも２つ備え、第
１のバイポーラトランジスタのエミッタ領域、第２のバ
イポーラトランジスタのコレクタ領域、および前記ＭＯ
Ｓ型トランジスタの前記ゲート配線が共に接続されて、
入力信号線および出力信号線の少なくとも１つに対する
保護回路として機能することが好ましい。
【００２２】上記構成によれば、既存のＭＯＳ型トラン
ジスタの製造において、マスク形状のみによって、バイ
ポーラトランジスタからなる入力保護回路を形成するこ
とができる。
ジスタの製造において、マスク形状のみによって、バイ
ポーラトランジスタからなる入力保護回路を形成するこ
とができる。
【００２３】また、マスク形状のみによって、バイポー
ラトランジスタのベース距離・抵抗値・接合距離・電界
強度といったデバイスパラメータを変更することができ
る。
ラトランジスタのベース距離・抵抗値・接合距離・電界
強度といったデバイスパラメータを変更することができ
る。
【００２４】さらに、バイポーラトランジスタのベース
領域では、マスク形状を変えることによって、基板表面
の拡散濃度を高くでき、上層配線などによって基板表面
にチャネルが形成されるのを抑えることができる。
領域では、マスク形状を変えることによって、基板表面
の拡散濃度を高くでき、上層配線などによって基板表面
にチャネルが形成されるのを抑えることができる。
【００２５】つまり、製造工程を変えることなく、マス
ク形状のみを変えるだけで、バイポーラトランジスタの
ベース距離を変化させ、ＥＳＤ耐圧を向上させた入力保
護回路を実現することが可能になる。
ク形状のみを変えるだけで、バイポーラトランジスタの
ベース距離を変化させ、ＥＳＤ耐圧を向上させた入力保
護回路を実現することが可能になる。
【００２６】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２７】図１および図２は、本発明の一実施形態に
おける半導体装置の回路図である。
おける半導体装置の回路図である。
【００２８】図１は、本発明を入力回路に適用した一例
を示している。図１において、入力パッド２０と入力ラ
イン２１との間に、ＰＭＯＳトランジスタ２２とＮＭＯ
Ｓトランジスタ２３で構成された入力初段インバータが
接続されており、入力パッド２０には入力保護のための
ＮＰＮ型バイポーラトランジスタ２４とＮＰＮ型バイポ
ーラトランジスタ２５が接続されている。
を示している。図１において、入力パッド２０と入力ラ
イン２１との間に、ＰＭＯＳトランジスタ２２とＮＭＯ
Ｓトランジスタ２３で構成された入力初段インバータが
接続されており、入力パッド２０には入力保護のための
ＮＰＮ型バイポーラトランジスタ２４とＮＰＮ型バイポ
ーラトランジスタ２５が接続されている。
【００２９】ＮＰＮ型バイポーラトランジスタ２４のベ
ース電極は接地電位ＶＳＳに接続され、そのコレクタ電
極は電源電位ＶＤＤに接続され、そのエミッタ電極は入
力パッド２０に接続されている。ＮＰＮ型バイポーラト
ランジスタ２５のベース電極およびエミッタ電極は共に
接地電位ＶＳＳに接続され、そのコレクタ電極は入力パ
ッド２０に接続されている。このような構成により、Ｎ
ＰＮ型バイポーラトランジスタ２４とＮＰＮ型バイポー
ラトランジスタ２５は、入力保護回路として機能する。
ース電極は接地電位ＶＳＳに接続され、そのコレクタ電
極は電源電位ＶＤＤに接続され、そのエミッタ電極は入
力パッド２０に接続されている。ＮＰＮ型バイポーラト
ランジスタ２５のベース電極およびエミッタ電極は共に
接地電位ＶＳＳに接続され、そのコレクタ電極は入力パ
ッド２０に接続されている。このような構成により、Ｎ
ＰＮ型バイポーラトランジスタ２４とＮＰＮ型バイポー
ラトランジスタ２５は、入力保護回路として機能する。
【００３０】図２は、本発明を入出力回路に適用した一
例を示している。図２において、入出力パッド２６と入
力ライン２７との間に、ＰＭＯＳトランジスタ２８とＮ
ＭＯＳトランジスタ２９で構成された入力初段インバー
タが接続されており、入出力パッド２６と出力ライン３
０との間に、ＰＭＯＳトランジスタ３１とＮＭＯＳトラ
ンジスタ３２で構成された出力インバータが接続されて
いる。また、入出力パッド２６には、入出力保護のため
のＮＰＮ型バイポーラトランジスタ３３とＮＰＮ型バイ
ポーラトランジスタ３４が接続されている。
例を示している。図２において、入出力パッド２６と入
力ライン２７との間に、ＰＭＯＳトランジスタ２８とＮ
ＭＯＳトランジスタ２９で構成された入力初段インバー
タが接続されており、入出力パッド２６と出力ライン３
０との間に、ＰＭＯＳトランジスタ３１とＮＭＯＳトラ
ンジスタ３２で構成された出力インバータが接続されて
いる。また、入出力パッド２６には、入出力保護のため
のＮＰＮ型バイポーラトランジスタ３３とＮＰＮ型バイ
ポーラトランジスタ３４が接続されている。
【００３１】ＮＰＮ型バイポーラトランジスタ３３とＮ
ＰＮ型バイポーラトランジスタ３４の構成は、図１に示
すＮＰＮ型バイポーラトランジスタ２４とＮＰＮ型バイ
ポーラトランジスタ２５と同じであり、入出力保護回路
として機能する。以下では、主に、保護回路を構成する
ＮＰＮ型バイポーラトランジスタの構造的特徴について
説明する。
ＰＮ型バイポーラトランジスタ３４の構成は、図１に示
すＮＰＮ型バイポーラトランジスタ２４とＮＰＮ型バイ
ポーラトランジスタ２５と同じであり、入出力保護回路
として機能する。以下では、主に、保護回路を構成する
ＮＰＮ型バイポーラトランジスタの構造的特徴について
説明する。
【００３２】（第１の実施形態）図３は、本発明の第１
の実施形態による半導体装置の製造プロセスを示す断面
図である。ただし、図３では、ＮＰＮ型バイポーラトラ
ンジスタのみを取り上げて説明するが、本発明は、Ｐ型
不純物をＮ型不純物に、またＮ型不純物をＰ型不純物に
置き換えることによって、ＰＮＰ型バイポーラトランジ
スタにも適用することができる。
の実施形態による半導体装置の製造プロセスを示す断面
図である。ただし、図３では、ＮＰＮ型バイポーラトラ
ンジスタのみを取り上げて説明するが、本発明は、Ｐ型
不純物をＮ型不純物に、またＮ型不純物をＰ型不純物に
置き換えることによって、ＰＮＰ型バイポーラトランジ
スタにも適用することができる。
【００３３】まず、ＳＴＩ構造を有する素子分離領域３
５で素子分離されたＰ型ウエル３６を有する基板上にお
いて、Ｐ型ウエル３６が露出した素子活性領域上に、バ
イポーラトランジスタのベースとなる領域３７と、ウエ
ル電位を供給するための基板コンタクト領域３８とを、
写真製版とエッチングによりパターン化を施したフォト
レジスト３９で覆う。（図３（ａ）） その後、フォトレジスト３９をマスクとして、Ｎ型不純
物を拡散することによって、バイポーラトランジスタの
コレクタ領域およびソース領域となるＮ型拡散領域４０
とＮ型拡散領域４１を形成し、フォトレジスト３９を除
去する。さらに、写真製版とエッチングによりパターン
化を施し、ウエル電位を供給するための基板コンタクト
領域３８に開口を形成したフォトレジスト４２で基板を
覆う。（図３（ｂ）） その後、フォトレジスト４２をマスクとしてＰ型不純物
を拡散し、Ｐ型拡散領域４３を形成し、ウエル電位を供
給するための基板コンタクト領域を確保し、フォトレジ
スト４２を除去する。（図３（ｃ）） その後は、既存の工程により、層間絶縁膜を形成し、コ
ンタクトホールを形成し、メタル配線を形成するなどの
工程を経て、バイポーラ型の半導体装置が完成する。
５で素子分離されたＰ型ウエル３６を有する基板上にお
いて、Ｐ型ウエル３６が露出した素子活性領域上に、バ
イポーラトランジスタのベースとなる領域３７と、ウエ
ル電位を供給するための基板コンタクト領域３８とを、
写真製版とエッチングによりパターン化を施したフォト
レジスト３９で覆う。（図３（ａ）） その後、フォトレジスト３９をマスクとして、Ｎ型不純
物を拡散することによって、バイポーラトランジスタの
コレクタ領域およびソース領域となるＮ型拡散領域４０
とＮ型拡散領域４１を形成し、フォトレジスト３９を除
去する。さらに、写真製版とエッチングによりパターン
化を施し、ウエル電位を供給するための基板コンタクト
領域３８に開口を形成したフォトレジスト４２で基板を
覆う。（図３（ｂ）） その後、フォトレジスト４２をマスクとしてＰ型不純物
を拡散し、Ｐ型拡散領域４３を形成し、ウエル電位を供
給するための基板コンタクト領域を確保し、フォトレジ
スト４２を除去する。（図３（ｃ）） その後は、既存の工程により、層間絶縁膜を形成し、コ
ンタクトホールを形成し、メタル配線を形成するなどの
工程を経て、バイポーラ型の半導体装置が完成する。
【００３４】このバイポーラトランジスタのベース距離
は、Ｎ型拡散領域４０とＮ型拡散領域４１との距離であ
り、この距離は、フォトレジスト３９を形成するための
マスク形状を変えることによって変化させることが可能
である。従って、マスク形状のみを変えることによっ
て、バイポーラトランジスタのデバイスパラメータであ
るベース距離を変化させることができる。
は、Ｎ型拡散領域４０とＮ型拡散領域４１との距離であ
り、この距離は、フォトレジスト３９を形成するための
マスク形状を変えることによって変化させることが可能
である。従って、マスク形状のみを変えることによっ
て、バイポーラトランジスタのデバイスパラメータであ
るベース距離を変化させることができる。
【００３５】（第２の実施形態）本発明の第２の実施形
態は、第１の実施形態とは、バイポーラトランジスタの
ベースとコレクタ間、およびベースとエミッタ間の接合
距離を変更した点が異なる。
態は、第１の実施形態とは、バイポーラトランジスタの
ベースとコレクタ間、およびベースとエミッタ間の接合
距離を変更した点が異なる。
【００３６】図４は、本発明の第２の実施形態による半
導体装置の製造プロセスを示す断面図である。ただし、
図４では、ＮＰＮ型バイポーラトランジスタのみを取り
上げて説明するが、本発明は、Ｐ型不純物をＮ型不純物
に、またＮ型不純物をＰ型不純物に置き換えることによ
って、ＰＮＰ型バイポーラトランジスタにも適用するこ
とができる。
導体装置の製造プロセスを示す断面図である。ただし、
図４では、ＮＰＮ型バイポーラトランジスタのみを取り
上げて説明するが、本発明は、Ｐ型不純物をＮ型不純物
に、またＮ型不純物をＰ型不純物に置き換えることによ
って、ＰＮＰ型バイポーラトランジスタにも適用するこ
とができる。
【００３７】まず、ＳＴＩ構造を有する素子分離領域４
４で素子分離されたＰ型ウエル４５を有する基板上にお
いて、Ｐ型ウエル４５が露出した素子活性領域上に、バ
イポーラトランジスタのベースとなる領域４６と、ウエ
ル電位を供給するための基板コンタクト領域４７とを、
写真製版とエッチングによりパターン化を施したフォト
レジスト４８で覆う。（図４（ａ）） ここで、すでに既知の工程によるが、拡散領域の形状が
ＭＯＳトランジスタのＤＤＤ構造をなすように、Ｎ型不
純物の拡散を、ＤＤＤ構造用の低濃度拡散領域４９およ
び低濃度拡散領域５０を形成する拡散と、ＤＤＤ構造用
の高濃度拡散領域５１および高濃度拡散領域５２を形成
する拡散の、２回の拡散を行う。このＮ型の低濃度拡散
領域４９、５０を設けることにより、バイポーラトラン
ジスタのベース領域での電界を緩和し、ブレイクダウン
電圧およびトランジスタ利得を調整する。（図４
（ｂ）） その後、フォトレジスト４８を除去した後、写真製版と
エッチングによりパターン化を施し、ウエル電位を供給
するための基板コンタクト領域４７に開口を形成したフ
ォトレジスト５３で基板を覆う。（図４（ｃ）） その後、フォトレジスト５３をマスクとしてＰ型不純物
を拡散し、Ｐ型拡散領域５４を形成し、ウエル電位を供
給するためのコンタクト領域を確保し、フォトレジスト
５３を除去する。（図４（ｄ）） その後は、既存の工程により、層間絶縁膜を形成し、コ
ンタクトホールを形成し、メタル配線を形成するなどの
工程を経て、バイポーラ型の半導体装置が完成する。
４で素子分離されたＰ型ウエル４５を有する基板上にお
いて、Ｐ型ウエル４５が露出した素子活性領域上に、バ
イポーラトランジスタのベースとなる領域４６と、ウエ
ル電位を供給するための基板コンタクト領域４７とを、
写真製版とエッチングによりパターン化を施したフォト
レジスト４８で覆う。（図４（ａ）） ここで、すでに既知の工程によるが、拡散領域の形状が
ＭＯＳトランジスタのＤＤＤ構造をなすように、Ｎ型不
純物の拡散を、ＤＤＤ構造用の低濃度拡散領域４９およ
び低濃度拡散領域５０を形成する拡散と、ＤＤＤ構造用
の高濃度拡散領域５１および高濃度拡散領域５２を形成
する拡散の、２回の拡散を行う。このＮ型の低濃度拡散
領域４９、５０を設けることにより、バイポーラトラン
ジスタのベース領域での電界を緩和し、ブレイクダウン
電圧およびトランジスタ利得を調整する。（図４
（ｂ）） その後、フォトレジスト４８を除去した後、写真製版と
エッチングによりパターン化を施し、ウエル電位を供給
するための基板コンタクト領域４７に開口を形成したフ
ォトレジスト５３で基板を覆う。（図４（ｃ）） その後、フォトレジスト５３をマスクとしてＰ型不純物
を拡散し、Ｐ型拡散領域５４を形成し、ウエル電位を供
給するためのコンタクト領域を確保し、フォトレジスト
５３を除去する。（図４（ｄ）） その後は、既存の工程により、層間絶縁膜を形成し、コ
ンタクトホールを形成し、メタル配線を形成するなどの
工程を経て、バイポーラ型の半導体装置が完成する。
【００３８】このバイポーラトランジスタのベース距離
は、Ｎ型低濃度拡散領域４９とＮ型低濃度拡散領域５０
との距離であり、本発明の第１実施形態よりも、接合距
離を長くとることによって電界強度を低く抑えることが
でき、さらに第１の実施形態と同様に、フォトレジスト
４８を形成するためのマスク形状を変えることによっ
て、ベース距離を変化させることができる。
は、Ｎ型低濃度拡散領域４９とＮ型低濃度拡散領域５０
との距離であり、本発明の第１実施形態よりも、接合距
離を長くとることによって電界強度を低く抑えることが
でき、さらに第１の実施形態と同様に、フォトレジスト
４８を形成するためのマスク形状を変えることによっ
て、ベース距離を変化させることができる。
【００３９】（第３の実施形態）図５は、本発明の第３
の実施形態による半導体装置の製造プロセスを示す断面
図である。ただし、図５では、ＮＰＮ型バイポーラトラ
ンジスタのみを取り上げて説明するが、本発明は、Ｐ型
不純物をＮ型不純物に、またＮ型不純物をＰ型不純物に
置き換えることによって、ＰＮＰ型バイポーラトランジ
スタにも適用することができる。
の実施形態による半導体装置の製造プロセスを示す断面
図である。ただし、図５では、ＮＰＮ型バイポーラトラ
ンジスタのみを取り上げて説明するが、本発明は、Ｐ型
不純物をＮ型不純物に、またＮ型不純物をＰ型不純物に
置き換えることによって、ＰＮＰ型バイポーラトランジ
スタにも適用することができる。
【００４０】まず、ＳＴＩ構造を有する素子分離領域５
５で素子分離されたＰ型ウエル５６を有する基板上にお
いて、Ｐ型ウエル５６が露出した素子活性領域上に、バ
イポーラトランジスタのベースとなる領域５７と、ウエ
ル電位を供給するための基板コンタクト領域５８とを、
写真製版とエッチングによりパターン化を施したフォト
レジスト５９で覆う。（図５（ａ）） その後、フォトレジスト５９をマスクとして、Ｎ型不純
物を拡散することによって、バイポーラトランジスタの
コレクタ領域およびソース領域となるＮ型拡散領域６０
とＮ型拡散領域６１を形成し、フォトレジスト５９を除
去する。（図５（ｂ）） さらに、写真製版とエッチングによりパターン化を施
し、バイポーラトランジスタのベースとなる領域５７よ
りも狭く、且つＮ型拡散領域６０とＮ型拡散領域６１の
どちらにも接しない領域６２と、ウエル電位を供給する
ための基板コンタクト領域５８とに開口を形成したフォ
トレジスト６３で基板を覆う。（図５（ｃ）） その後、フォトレジスト６３をマスクとしてＰ型不純物
を拡散し、Ｐ型拡散領域６４とＰ型拡散領域６５を形成
し、バイポーラトランジスタのベース領域における基板
表面の拡散濃度を高め、ウエル電位を供給するためのコ
ンタクト領域を確保し、フォトレジスト６３を除去す
る。（図５（ｄ）） その後は、既存の工程により、層間絶縁膜を形成し、コ
ンタクトホールを形成し、メタル配線を形成するなどの
工程を経て、バイポーラ型の半導体装置が完成する。
５で素子分離されたＰ型ウエル５６を有する基板上にお
いて、Ｐ型ウエル５６が露出した素子活性領域上に、バ
イポーラトランジスタのベースとなる領域５７と、ウエ
ル電位を供給するための基板コンタクト領域５８とを、
写真製版とエッチングによりパターン化を施したフォト
レジスト５９で覆う。（図５（ａ）） その後、フォトレジスト５９をマスクとして、Ｎ型不純
物を拡散することによって、バイポーラトランジスタの
コレクタ領域およびソース領域となるＮ型拡散領域６０
とＮ型拡散領域６１を形成し、フォトレジスト５９を除
去する。（図５（ｂ）） さらに、写真製版とエッチングによりパターン化を施
し、バイポーラトランジスタのベースとなる領域５７よ
りも狭く、且つＮ型拡散領域６０とＮ型拡散領域６１の
どちらにも接しない領域６２と、ウエル電位を供給する
ための基板コンタクト領域５８とに開口を形成したフォ
トレジスト６３で基板を覆う。（図５（ｃ）） その後、フォトレジスト６３をマスクとしてＰ型不純物
を拡散し、Ｐ型拡散領域６４とＰ型拡散領域６５を形成
し、バイポーラトランジスタのベース領域における基板
表面の拡散濃度を高め、ウエル電位を供給するためのコ
ンタクト領域を確保し、フォトレジスト６３を除去す
る。（図５（ｄ）） その後は、既存の工程により、層間絶縁膜を形成し、コ
ンタクトホールを形成し、メタル配線を形成するなどの
工程を経て、バイポーラ型の半導体装置が完成する。
【００４１】このバイポーラトランジスタのベース距離
は、Ｎ型拡散領域６０とＮ型拡散領域６１との距離であ
り、さらにベース領域においては、Ｐ型ウエル５６より
も基板表面の方が高くドープされているために、基板表
面にチャネルが発生しにくく、寄生トランジスタが形成
されるのを抑えることができる。また、第１の実施形態
と同様に、フォトレジスト５９を形成するためのマスク
形状を変えることによって、ベース距離を変化させるこ
とができる。
は、Ｎ型拡散領域６０とＮ型拡散領域６１との距離であ
り、さらにベース領域においては、Ｐ型ウエル５６より
も基板表面の方が高くドープされているために、基板表
面にチャネルが発生しにくく、寄生トランジスタが形成
されるのを抑えることができる。また、第１の実施形態
と同様に、フォトレジスト５９を形成するためのマスク
形状を変えることによって、ベース距離を変化させるこ
とができる。
【００４２】（第４の実施形態）本発明の第４の実施形
態は、第１の実施形態とは、バイポーラトランジスタの
ベースとコレクタ間、およびベースとエミッタ間の接合
距離を変更し、さらにベースの拡散濃度を変化させた点
が異なる。
態は、第１の実施形態とは、バイポーラトランジスタの
ベースとコレクタ間、およびベースとエミッタ間の接合
距離を変更し、さらにベースの拡散濃度を変化させた点
が異なる。
【００４３】図６は、本発明の第４の実施形態による半
導体装置の製造プロセスを示す断面図である。ただし、
図６では、ＮＰＮ型バイポーラトランジスタのみを取り
上げて説明するが、本発明は、Ｐ型不純物をＮ型不純物
に、またＮ型不純物をＰ型不純物に置き換えることによ
って、ＰＮＰ型バイポーラトランジスタにも適用するこ
とができる。
導体装置の製造プロセスを示す断面図である。ただし、
図６では、ＮＰＮ型バイポーラトランジスタのみを取り
上げて説明するが、本発明は、Ｐ型不純物をＮ型不純物
に、またＮ型不純物をＰ型不純物に置き換えることによ
って、ＰＮＰ型バイポーラトランジスタにも適用するこ
とができる。
【００４４】まず、ＳＴＩ構造を有する素子分離領域６
６で素子分離されたＰ型ウエル６７を有する基板上にお
いて、バイポーラトランジスタを形成する領域６８と、
Ｐ型ウエル電位を供給するための基板コンタクト領域６
９とに、ＬＤＤ構造のＭＯＳ型トランジスタにおける低
濃度ドレイン・ソース領域を形成するための低濃度Ｎ型
不純物の拡散を行い、Ｎ型低濃度拡散領域７０と７１を
形成する。（図６（ａ））
６で素子分離されたＰ型ウエル６７を有する基板上にお
いて、バイポーラトランジスタを形成する領域６８と、
Ｐ型ウエル電位を供給するための基板コンタクト領域６
９とに、ＬＤＤ構造のＭＯＳ型トランジスタにおける低
濃度ドレイン・ソース領域を形成するための低濃度Ｎ型
不純物の拡散を行い、Ｎ型低濃度拡散領域７０と７１を
形成する。（図６（ａ））
【００４５】その後、バイポーラトランジスタのベース
となる領域よりも幅の広い領域７２と、基板コンタクト
領域７１とを、写真製版とエッチングによりパターン化
を施したフォトレジスト７３で覆う。（図６（ｂ））
となる領域よりも幅の広い領域７２と、基板コンタクト
領域７１とを、写真製版とエッチングによりパターン化
を施したフォトレジスト７３で覆う。（図６（ｂ））
【００４６】その後、フォトレジスト７３をマスクと
し、ＬＤＤ構造のＭＯＳ型トランジスタにおける高濃度
ドレイン・ソース領域を形成するための高濃度Ｎ型不純
物の拡散を行うことにより、Ｎ型高濃度拡散領域７４お
よびＮ型高濃度拡散領域７５を形成し、フォトレジスト
７３を除去する。（図６（ｃ））
し、ＬＤＤ構造のＭＯＳ型トランジスタにおける高濃度
ドレイン・ソース領域を形成するための高濃度Ｎ型不純
物の拡散を行うことにより、Ｎ型高濃度拡散領域７４お
よびＮ型高濃度拡散領域７５を形成し、フォトレジスト
７３を除去する。（図６（ｃ））
【００４７】さらに、写真製版とエッチングによりパタ
ーン化を施し、バイポーラトランジスタのベースとなる
領域７６と、ウエル電位を供給するための基板コンタク
ト領域７１とに開口を形成したフォトレジスト７７で基
板を覆う。ここで、このバイポーラトランジスタのベー
スとなる領域７６とＮ型高濃度拡散領域７４、およびバ
イポーラトランジスタのベースとなる領域７６とＮ型高
濃度拡散領域７５との間で間隔が開くように、バイポー
ラトランジスタのベースとなる領域７６に開口を形成す
る。（図６（ｄ））
ーン化を施し、バイポーラトランジスタのベースとなる
領域７６と、ウエル電位を供給するための基板コンタク
ト領域７１とに開口を形成したフォトレジスト７７で基
板を覆う。ここで、このバイポーラトランジスタのベー
スとなる領域７６とＮ型高濃度拡散領域７４、およびバ
イポーラトランジスタのベースとなる領域７６とＮ型高
濃度拡散領域７５との間で間隔が開くように、バイポー
ラトランジスタのベースとなる領域７６に開口を形成す
る。（図６（ｄ））
【００４８】その後、Ｐ型の高濃度不純物を拡散し、バ
イポーラトランジスタのベース領域となるＰ型高濃度拡
散領域７８と、ウエル電位を供給するための基板コンタ
クト領域７９とを形成し、同時に得られたＮ型低濃度拡
散領域８０およびＮ型低濃度拡散領域８１を確保し、フ
ォトレジスト７７を除去する。（図６（ｅ））
イポーラトランジスタのベース領域となるＰ型高濃度拡
散領域７８と、ウエル電位を供給するための基板コンタ
クト領域７９とを形成し、同時に得られたＮ型低濃度拡
散領域８０およびＮ型低濃度拡散領域８１を確保し、フ
ォトレジスト７７を除去する。（図６（ｅ））
【００４９】その後は、既存の工程により、層間絶縁膜
を形成し、コンタクトホールを形成し、メタル配線を形
成するなどの工程を経て、バイポーラ型の半導体素子が
完成する。
を形成し、コンタクトホールを形成し、メタル配線を形
成するなどの工程を経て、バイポーラ型の半導体素子が
完成する。
【００５０】このバイポーラトランジスタのベース距離
は、Ｎ型低濃度拡散領域８０とＮ型低濃度拡散領域８１
の間の距離であり、第１の実施形態と同様に、フォトレ
ジスト７７を形成するためのマスク形状を変えることに
よって、ベース距離を変化させることができる。
は、Ｎ型低濃度拡散領域８０とＮ型低濃度拡散領域８１
の間の距離であり、第１の実施形態と同様に、フォトレ
ジスト７７を形成するためのマスク形状を変えることに
よって、ベース距離を変化させることができる。
【００５１】また、Ｐ型高濃度拡散領域７８とＮ型高濃
度拡散領域７４の間、およびＰ型高濃度拡散領域７８と
Ｎ型高濃度拡散領域７５の間の距離を変えることによ
り、Ｎ型低濃度拡散領域８０およびＮ型低濃度拡散領域
８１が形成される面積を変えることができる。この面積
は、フォトレジスト７３とフォトレジスト７７を形成す
るためのマスク形状を変えることによって変化させるこ
とが可能であり、バイポーラトランジスタのコレクタお
よびエミッタに任意の抵抗を付加することが可能にな
る。
度拡散領域７４の間、およびＰ型高濃度拡散領域７８と
Ｎ型高濃度拡散領域７５の間の距離を変えることによ
り、Ｎ型低濃度拡散領域８０およびＮ型低濃度拡散領域
８１が形成される面積を変えることができる。この面積
は、フォトレジスト７３とフォトレジスト７７を形成す
るためのマスク形状を変えることによって変化させるこ
とが可能であり、バイポーラトランジスタのコレクタお
よびエミッタに任意の抵抗を付加することが可能にな
る。
【００５２】さらに、Ｎ型低濃度拡散領域８０およびＮ
型低濃度拡散領域８１を設けることによって、バイポー
ラトランジスタのベース距離を第３の実施形態よりも短
くすることが可能である。また、第３の実施形態と同様
に、ベース領域においては、ウエルよりも基板表面の方
が高くドープされているために、基板表面にチャネルが
発生しにくい。
型低濃度拡散領域８１を設けることによって、バイポー
ラトランジスタのベース距離を第３の実施形態よりも短
くすることが可能である。また、第３の実施形態と同様
に、ベース領域においては、ウエルよりも基板表面の方
が高くドープされているために、基板表面にチャネルが
発生しにくい。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
既存のＭＯＳ型トランジスタの製造において、マスク形
状のみによって、バイポーラトランジスタからなる入力
保護回路を形成することができる。
既存のＭＯＳ型トランジスタの製造において、マスク形
状のみによって、バイポーラトランジスタからなる入力
保護回路を形成することができる。
【００５４】また、マスク形状のみによって、バイポー
ラトランジスタのベース距離・抵抗値・接合距離・電界
強度といったデバイスパラメータを変更することができ
る。
ラトランジスタのベース距離・抵抗値・接合距離・電界
強度といったデバイスパラメータを変更することができ
る。
【００５５】さらに、バイポーラトランジスタのベース
領域では、マスク形状を変えることによって、基板表面
の拡散濃度を高くでき、上層配線などによって基板表面
にチャネルが形成されるのを抑えることができる。
領域では、マスク形状を変えることによって、基板表面
の拡散濃度を高くでき、上層配線などによって基板表面
にチャネルが形成されるのを抑えることができる。
【００５６】つまり、製造工程を変えることなく、マス
ク形状のみを変えるだけで、バイポーラトランジスタの
ベース距離を変化させ、ＥＳＤ耐圧を向上させた入力保
護回路を実現することが可能になる。
ク形状のみを変えるだけで、バイポーラトランジスタの
ベース距離を変化させ、ＥＳＤ耐圧を向上させた入力保
護回路を実現することが可能になる。
【図１】 本発明の一実施形態における半導体装置の回
路図
路図
【図２】 本発明の一実施形態における他の半導体装置
の回路図
の回路図
【図３】 本発明の第１の実施形態による半導体装置の
製造プロセスを示す断面図
製造プロセスを示す断面図
【図４】 本発明の第２の実施形態による半導体装置の
製造プロセスを示す断面図
製造プロセスを示す断面図
【図５】 本発明の第３の実施形態による半導体装置の
製造プロセスを示す断面図
製造プロセスを示す断面図
【図６】 本発明の第４の実施形態による半導体装置の
製造プロセスを示す断面図
製造プロセスを示す断面図
【図７】 従来の半導体装置の断面図
【図８】 従来の他の半導体装置の断面図
【図９】 従来の半導体装置の回路図
２４、２５、３３、３４ バイポーラトランジスタ ３７ バイポーラトランジスタのベース ４０、４１ Ｎ型拡散領域 ４６ バイポーラトランジスタのベース ４９、５０ Ｎ型低濃度拡散領域 ６０、６１ Ｎ型拡散領域 ６４、７８ Ｐ型拡散領域 ８０、８１ Ｎ型低濃度拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 29/78 Ｆターム(参考） 5F038 BH06 BH12 BH13 5F040 DA23 DA24 DB03 DB07 EF02 EF12 EK05 FB02 5F048 AA02 AA05 AA10 AB04 AB06 AB07 AC03 AC08 BA01 BC06 BC07 BE04 BF17 BG14 CA01 CC10 CC15 CC16 CC19 5F082 AA02 AA03 AA26 AA33 BA05 BC04 BC09 FA16 GA04
Claims (5)
- 【請求項１】 少なくともバイポーラトランジスタをウ
エル領域に形成した半導体装置であって、前記バイポー
ラトランジスタは、 それぞれ独立した導電電位となるように、前記ウエル領
域の素子活性領域にドーピングを施して形成され、それ
ぞれエミッタ領域およびコレクタ領域として機能する第
１半導体領域および第２半導体領域と、 前記第１半導体領域と前記第２半導体領域の間に形成さ
れたベース領域とを備え、 前記ベース領域以外の半導体領域にゲート配線を施して
形成されたＭＯＳ型トランジスタを備えたことを特徴と
する半導体装置。 - 【請求項２】 少なくともバイポーラトランジスタをウ
エル領域に形成した半導体装置であって、前記バイポー
ラトランジスタは、 それぞれ独立した導電電位となるように、前記ウエル領
域の素子活性領域に高濃度でドーピングを施した領域が
低濃度でドーピングを施した領域に囲まれて形成され、
それぞれエミッタ領域およびコレクタ領域として機能す
る第１半導体領域および第２半導体領域と、 前記第１半導体領域と前記第２半導体領域の間に形成さ
れたベース領域とを備え、 前記ベース領域以外の半導体領域にゲート配線を施して
形成されたＭＯＳ型トランジスタを備えたことを特徴と
する半導体装置。 - 【請求項３】 少なくともバイポーラトランジスタをウ
エル領域に形成した半導体装置であって、前記バイポー
ラトランジスタは、 それぞれ独立した導電電位となるように、前記ウエル領
域の素子活性領域にドーピングを施して形成され、それ
ぞれエミッタ領域およびコレクタ領域として機能する第
１半導体領域および第２半導体領域と、 前記第１半導体領域と前記第２半導体領域の間に、前記
第１半導体領域と前記第２半導体領域から間隔を開け
て、前記ウエル領域の電位に接続され、ベース領域とし
て機能する第３半導体領域とを備え、 前記ベース領域以外の半導体領域にゲート配線を施して
形成されたＭＯＳ型トランジスタを備えたことを特徴と
する半導体装置。 - 【請求項４】 少なくともバイポーラトランジスタをウ
エル領域に形成した半導体装置であって、前記バイポー
ラトランジスタは、 それぞれ独立した導電電位となるように、前記ウエル領
域の素子活性領域に高濃度でドーピングを施して形成さ
れ、それぞれエミッタ領域およびコレクタ領域として機
能する第１半導体領域および第２半導体領域と、 前記第１半導体領域と前記第２半導体領域の間に、前記
第１半導体領域と前記第２半導体領域から間隔を開け
て、高濃度でドーピングを施して形成され、前記ウエル
領域の電位に接続され、ベース領域として機能する第３
半導体領域と、 前記第１半導体領域と前記第３半導体領域との間に、前
記第１半導体領域、前記第２半導体領域、および前記第
３半導体領域のいずれかより低い濃度でドーピングを施
して形成された第４半導体領域と、 前記第２半導体領域と前記第３半導体領域との間に、前
記第１半導体領域、前記第２半導体領域、および前記第
３半導体領域のいずれかより低い濃度でドーピングを施
して形成された第５半導体領域とを備え、 前記ベース領域以外の半導体領域にゲート配線を施して
形成されたＭＯＳ型トランジスタを備えたことを特徴と
する半導体装置。 - 【請求項５】 前記半導体装置は、前記バイポーラトラ
ンジスタを少なくとも２つ備え、第１のバイポーラトラ
ンジスタのエミッタ領域、第２のバイポーラトランジス
タのコレクタ領域、および前記ＭＯＳ型トランジスタの
前記ゲート配線が共に接続されて、入力信号線および出
力信号線の少なくとも１つに対する保護回路として機能
する請求項１から４のいずれか一項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33485999A JP2001156181A (ja) | 1999-11-25 | 1999-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33485999A JP2001156181A (ja) | 1999-11-25 | 1999-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156181A true JP2001156181A (ja) | 2001-06-08 |
Family
ID=18282027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33485999A Pending JP2001156181A (ja) | 1999-11-25 | 1999-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001156181A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305917A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
| JP2008021863A (ja) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | 半導体装置及び保護回路 |
| JPWO2008053555A1 (ja) * | 2006-11-02 | 2010-02-25 | 株式会社島津製作所 | 高速アナログ信号の入力保護回路及び飛行時間型質量分析装置 |
-
1999
- 1999-11-25 JP JP33485999A patent/JP2001156181A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305917A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
| JP2008021863A (ja) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | 半導体装置及び保護回路 |
| JPWO2008053555A1 (ja) * | 2006-11-02 | 2010-02-25 | 株式会社島津製作所 | 高速アナログ信号の入力保護回路及び飛行時間型質量分析装置 |
| JP4692633B2 (ja) * | 2006-11-02 | 2011-06-01 | 株式会社島津製作所 | 高速アナログ信号の入力保護回路及び飛行時間型質量分析装置 |
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