JP2000164881A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】
【課題】 内部回路の性能を低下させることなく、入出
力パッドからの静電気で内部回路が破壊するのを防止す
るＳＯＩ静電気保護回路を混在させたＳＯＩ構造を有す
る半導体装置を提供する。 【解決手段】 第１導電型のシリコン基板と、該シリコ
ン基板の上に形成された埋め込み酸化膜と、埋め込み酸
化膜の上に形成された第１の第１導電型のシリコン層
と、埋め込み酸化膜の上に形成されるとともに、第１の
第１導電型のシリコン層より薄い第２の第１導電型のシ
リコン層と、入出力パッドと内部回路との間に設けられ
るＳＯＩ静電気保護回路と、を備え、内部回路が第２の
第１導電型のシリコン層に形成され、ＳＯＩ静電気保護
回路が第１の第１導電型のシリコン層に形成された構成
とする。
力パッドからの静電気で内部回路が破壊するのを防止す
るＳＯＩ静電気保護回路を混在させたＳＯＩ構造を有す
る半導体装置を提供する。 【解決手段】 第１導電型のシリコン基板と、該シリコ
ン基板の上に形成された埋め込み酸化膜と、埋め込み酸
化膜の上に形成された第１の第１導電型のシリコン層
と、埋め込み酸化膜の上に形成されるとともに、第１の
第１導電型のシリコン層より薄い第２の第１導電型のシ
リコン層と、入出力パッドと内部回路との間に設けられ
るＳＯＩ静電気保護回路と、を備え、内部回路が第２の
第１導電型のシリコン層に形成され、ＳＯＩ静電気保護
回路が第１の第１導電型のシリコン層に形成された構成
とする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半
導体集積回路装置に関する。特に、入出力パッドから入
力する静電気等により内部回路が破壊するのを防止する
ＳＯＩ静電気保護回路、及び内部回路に関するものであ
る。
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半
導体集積回路装置に関する。特に、入出力パッドから入
力する静電気等により内部回路が破壊するのを防止する
ＳＯＩ静電気保護回路、及び内部回路に関するものであ
る。
【０００２】
【従来の技術】一般的に、静電気保護回路は入出力パッ
ドと内部回路の間に設けられ、入出力パッドから入力し
てきた静電気等の高電圧を、瞬時に内部回路以外の部分
（シリコン基板等）に逃がすことで、内部回路（特にＭ
ＯＳＦＥＴのゲート酸化膜）が高電圧で破壊することを
防止している。
ドと内部回路の間に設けられ、入出力パッドから入力し
てきた静電気等の高電圧を、瞬時に内部回路以外の部分
（シリコン基板等）に逃がすことで、内部回路（特にＭ
ＯＳＦＥＴのゲート酸化膜）が高電圧で破壊することを
防止している。
【０００３】このような静電気保護回路には、ＰＮ接合
のアバランシアブレークダウン、ＭＯＳＦＥＴのバイポ
ーラ動作によるスナップバック、あるいは、パンチスル
ー素子のパンチスルー等がある。これらのタイプの静電
気保護回路の性能は、高電圧の電流を逃がす経路の抵抗
が低いほど、高電圧が内部回路にかかる可能性を少なく
でき、しかも、静電気保護回路自身の過電流が流れるこ
とによる熱破壊を防止することができる。つまり、静電
気保護性能は高くなる。抵抗は、主に高電圧の電流が流
れる静電気保護回路のＰＮ接合の接合面積と基板の体積
でほとんど決定される。
のアバランシアブレークダウン、ＭＯＳＦＥＴのバイポ
ーラ動作によるスナップバック、あるいは、パンチスル
ー素子のパンチスルー等がある。これらのタイプの静電
気保護回路の性能は、高電圧の電流を逃がす経路の抵抗
が低いほど、高電圧が内部回路にかかる可能性を少なく
でき、しかも、静電気保護回路自身の過電流が流れるこ
とによる熱破壊を防止することができる。つまり、静電
気保護性能は高くなる。抵抗は、主に高電圧の電流が流
れる静電気保護回路のＰＮ接合の接合面積と基板の体積
でほとんど決定される。
【０００４】バルク構造に作られた静電気保護回路にお
いては、ＰＮ接合の接合面積はＰＮ接合の側面と底面を
合わせた面積に当たるため、接合面積は十分大きく、ま
た基板もそれ自体がバルクに相当するため十分な体積が
あった。一方、ＳＯＩ構造は、シリコン基板の上に埋め
込み酸化膜があり、さらに埋め込み酸化膜上に半導体素
子を作るための第１導電型のシリコン層がある構造をし
ている。
いては、ＰＮ接合の接合面積はＰＮ接合の側面と底面を
合わせた面積に当たるため、接合面積は十分大きく、ま
た基板もそれ自体がバルクに相当するため十分な体積が
あった。一方、ＳＯＩ構造は、シリコン基板の上に埋め
込み酸化膜があり、さらに埋め込み酸化膜上に半導体素
子を作るための第１導電型のシリコン層がある構造をし
ている。
【０００５】
【発明が解決しようとする課題】近年、シリコン層の中
に形成される内部回路の高速動作と低消費電流化という
高性能化を実現するために、内部回路を構成するＭＯＳ
ＦＥＴの完全空乏化と、ソース、ドレイン容量の低減化
を計る必要が生じ、シリコン層は薄くなる傾向にある。
シリコン層を薄くするということは、バルク構造を有す
る半導体のための静電気保護回路を、前述した構成のＳ
ＯＩ構造を有する半導体にそのまま応用した場合、ＰＮ
接合の側面の面積の縮小と底面の面積の消失によるＰＮ
接合面積の低下だけでなく、基板となる第１導電型のシ
リコン層が薄くなるために、基板の体積が小さくなって
しまうことを意味する。
に形成される内部回路の高速動作と低消費電流化という
高性能化を実現するために、内部回路を構成するＭＯＳ
ＦＥＴの完全空乏化と、ソース、ドレイン容量の低減化
を計る必要が生じ、シリコン層は薄くなる傾向にある。
シリコン層を薄くするということは、バルク構造を有す
る半導体のための静電気保護回路を、前述した構成のＳ
ＯＩ構造を有する半導体にそのまま応用した場合、ＰＮ
接合の側面の面積の縮小と底面の面積の消失によるＰＮ
接合面積の低下だけでなく、基板となる第１導電型のシ
リコン層が薄くなるために、基板の体積が小さくなって
しまうことを意味する。
【０００６】つまり、上述した理由により、近年では、
バルク構造を有する半導体のための静電気保護回路を、
ＳＯＩ構造を有する半導体にはそのまま応用できなくな
っている。従って、本発明は、ＳＯＩ構造を有する半導
体装置において、内部回路の性能を落とすことなく、内
部回路を入出力パッドから入力される静電気等の高電圧
から適切に保護できるＳＯＩ静電気保護回路を設けるこ
とを目的としている。
バルク構造を有する半導体のための静電気保護回路を、
ＳＯＩ構造を有する半導体にはそのまま応用できなくな
っている。従って、本発明は、ＳＯＩ構造を有する半導
体装置において、内部回路の性能を落とすことなく、内
部回路を入出力パッドから入力される静電気等の高電圧
から適切に保護できるＳＯＩ静電気保護回路を設けるこ
とを目的としている。
【０００７】
【課題を解決するための手段】本発明のＳＯＩ構造を有
した半導体装置は、第１導電型のシリコン基板と、シリ
コン基板の上に形成された埋め込み酸化膜と、埋め込み
酸化膜上に形成された第１の第１導電型のシリコン層
と、埋め込み酸化膜の上に形成されるとともに、第１の
第１導電型のシリコン層より薄い第２の第１導電型のシ
リコン層と、入出力パッドと内部回路との間に設けられ
るＳＯＩ静電気保護回路と、を備え、内部回路が第２の
第１導電型のシリコン層に形成され、ＳＯＩ静電気保護
回路が第１の第１導電型のシリコン層に形成された構成
とする。
した半導体装置は、第１導電型のシリコン基板と、シリ
コン基板の上に形成された埋め込み酸化膜と、埋め込み
酸化膜上に形成された第１の第１導電型のシリコン層
と、埋め込み酸化膜の上に形成されるとともに、第１の
第１導電型のシリコン層より薄い第２の第１導電型のシ
リコン層と、入出力パッドと内部回路との間に設けられ
るＳＯＩ静電気保護回路と、を備え、内部回路が第２の
第１導電型のシリコン層に形成され、ＳＯＩ静電気保護
回路が第１の第１導電型のシリコン層に形成された構成
とする。
【０００８】上記したように、厚い第１の第１導電型の
シリコン層にＳＯＩ静電気保護回路を形成することによ
り、ＳＯＩ静電気保護回路のＰＮ接合の接合面積を増や
すことができ、しかも、ＳＯＩ静電気回路の基板部分の
体積を増やすことできるのでＳＯＩ静電気保護回路の保
護性能が向上する。さらに、薄い第２の第１導電型のシ
リコン層に内部回路を構成することができるので、内部
回路の性能も劣化しない。
シリコン層にＳＯＩ静電気保護回路を形成することによ
り、ＳＯＩ静電気保護回路のＰＮ接合の接合面積を増や
すことができ、しかも、ＳＯＩ静電気回路の基板部分の
体積を増やすことできるのでＳＯＩ静電気保護回路の保
護性能が向上する。さらに、薄い第２の第１導電型のシ
リコン層に内部回路を構成することができるので、内部
回路の性能も劣化しない。
【０００９】さらに、本発明は、第１導電型のシリコン
基板に埋め込み酸化膜を形成する工程と、前記埋め込み
酸化膜上の第１導電型のシリコン層の表面を選択的に酸
化させ、前記第１導電型のシリコン層の表面に酸化膜を
形成した部分と形成しない部分を形成する工程と、前記
酸化膜を剥離することにより、前記酸化膜下の薄い第２
の第１導電型のシリコン層の表面を露出させる工程と、
前記第２の第１導電型のシリコン層に内部回路を形成
し、前記第２の第１導電型のシリコン層以外の第１の第
１導電型のシリコン層に、前記内部回路を入出力パッド
からの静電気から保護するＳＯＩ静電気保護回路を形成
する工程と、を備える半導体装置の製造方法を用いた。
基板に埋め込み酸化膜を形成する工程と、前記埋め込み
酸化膜上の第１導電型のシリコン層の表面を選択的に酸
化させ、前記第１導電型のシリコン層の表面に酸化膜を
形成した部分と形成しない部分を形成する工程と、前記
酸化膜を剥離することにより、前記酸化膜下の薄い第２
の第１導電型のシリコン層の表面を露出させる工程と、
前記第２の第１導電型のシリコン層に内部回路を形成
し、前記第２の第１導電型のシリコン層以外の第１の第
１導電型のシリコン層に、前記内部回路を入出力パッド
からの静電気から保護するＳＯＩ静電気保護回路を形成
する工程と、を備える半導体装置の製造方法を用いた。
【００１０】上記製造方法を用いることにより、厚さの
異なる第１の第１導電型のシリコン層と第２の第１導電
型のシリコン層を同一基板上に形成でき、厚い前記第１
の第１導電型のシリコン層にＳＯＩ静電気保護回路を形
成することにより、ＳＯＩ静電気保護回路のＰＮ接合の
接合面積を増やすことができ、しかも、ＳＯＩ静電気回
路の基板部分の体積を増やすことできるので、ＳＯＩ静
電気保護回路の保護性能が向上する。さらに、薄い前記
第２の第１導電型のシリコン層に内部回路を構成するこ
とができるので、内部回路の性能も劣化しない。さら
に、第２の第１導電型のシリコン層の表面は、機械加工
や、第１導電型のシリコン層を直接エッチングする方法
に比べ、平坦で欠陥の少ない表面となるので、該表面に
形成する内部回路のＡｌ配線の断線等の欠陥を防止する
ことができる。また、厚いシリコン層と薄いシリコン層
の境目が、軽くテーパーを持たせたような境目とするこ
とができるので、厚いシリコン層に形成されるＳＯＩ静
電気保護回路等の回路と、薄いシリコン層に形成される
内部回路等の回路との接続配線が断線する不具合を防止
できる。
異なる第１の第１導電型のシリコン層と第２の第１導電
型のシリコン層を同一基板上に形成でき、厚い前記第１
の第１導電型のシリコン層にＳＯＩ静電気保護回路を形
成することにより、ＳＯＩ静電気保護回路のＰＮ接合の
接合面積を増やすことができ、しかも、ＳＯＩ静電気回
路の基板部分の体積を増やすことできるので、ＳＯＩ静
電気保護回路の保護性能が向上する。さらに、薄い前記
第２の第１導電型のシリコン層に内部回路を構成するこ
とができるので、内部回路の性能も劣化しない。さら
に、第２の第１導電型のシリコン層の表面は、機械加工
や、第１導電型のシリコン層を直接エッチングする方法
に比べ、平坦で欠陥の少ない表面となるので、該表面に
形成する内部回路のＡｌ配線の断線等の欠陥を防止する
ことができる。また、厚いシリコン層と薄いシリコン層
の境目が、軽くテーパーを持たせたような境目とするこ
とができるので、厚いシリコン層に形成されるＳＯＩ静
電気保護回路等の回路と、薄いシリコン層に形成される
内部回路等の回路との接続配線が断線する不具合を防止
できる。
【００１１】さらに本発明は、第１導電型のシリコン基
板を第１の第１導電型のシリコン層と第２の第１導電型
のシリコン層とに分割し、第１の第１導電型のシリコン
層表面の下に第１埋め込み酸化膜を形成し、第２の第１
導電型のシリコン層表面の下に、前記第１埋め込み酸化
膜よりも深い部分に第２埋め込み酸化膜を形成する工程
と、前記第２の第１導電型のシリコン層に内部回路を形
成し、前記第２の第１導電型のシリコン層以外の第１導
電型のシリコン層に、前記内部回路を静電気から保護す
るＳＯＩ静電気保護回路を形成する工程と、を備える半
導体装置の製造方法を用いた。
板を第１の第１導電型のシリコン層と第２の第１導電型
のシリコン層とに分割し、第１の第１導電型のシリコン
層表面の下に第１埋め込み酸化膜を形成し、第２の第１
導電型のシリコン層表面の下に、前記第１埋め込み酸化
膜よりも深い部分に第２埋め込み酸化膜を形成する工程
と、前記第２の第１導電型のシリコン層に内部回路を形
成し、前記第２の第１導電型のシリコン層以外の第１導
電型のシリコン層に、前記内部回路を静電気から保護す
るＳＯＩ静電気保護回路を形成する工程と、を備える半
導体装置の製造方法を用いた。
【００１２】上記製造方法を用いることにより、厚さの
異なる第１の第１導電型のシリコン層と第２の第１導電
型のシリコン層を同一基板上に形成でき、厚い第１の第
１導電型のシリコン層にＳＯＩ静電気保護回路を形成す
ることにより、ＳＯＩ静電気保護回路のＰＮ接合の接合
面積を増やすことができ、しかも、ＳＯＩ静電気回路の
基板部分の体積を増やすことできるので、ＳＯＩ静電気
保護回路の保護性能が向上する。さらに、薄い第２の第
１導電型のシリコン層に、内部回路を構成することがで
きるので、内部回路の性能も劣化しない。さらに、上記
した選択的に形成した酸化膜を剥離して厚さの異なる第
１の第１導電型のシリコン層と第２の第１導電型のシリ
コン層を作る方法に比べて、酸化膜を作る工程や、酸化
膜を剥離する工程等が必要なくなる分工程を減らすこと
ができる。また第１の第１導電型シリコン層と第２の第
１導電型シリコン層の境目が全くなく、フラットである
ので、第１の第１導電型のシリコン層に形成されるＳＯ
Ｉ静電気保護回路等の回路と、第２の第１導電型のシリ
コン層に形成される内部回路等の回路との接続配線が断
線する不具合を防止できる。
異なる第１の第１導電型のシリコン層と第２の第１導電
型のシリコン層を同一基板上に形成でき、厚い第１の第
１導電型のシリコン層にＳＯＩ静電気保護回路を形成す
ることにより、ＳＯＩ静電気保護回路のＰＮ接合の接合
面積を増やすことができ、しかも、ＳＯＩ静電気回路の
基板部分の体積を増やすことできるので、ＳＯＩ静電気
保護回路の保護性能が向上する。さらに、薄い第２の第
１導電型のシリコン層に、内部回路を構成することがで
きるので、内部回路の性能も劣化しない。さらに、上記
した選択的に形成した酸化膜を剥離して厚さの異なる第
１の第１導電型のシリコン層と第２の第１導電型のシリ
コン層を作る方法に比べて、酸化膜を作る工程や、酸化
膜を剥離する工程等が必要なくなる分工程を減らすこと
ができる。また第１の第１導電型シリコン層と第２の第
１導電型シリコン層の境目が全くなく、フラットである
ので、第１の第１導電型のシリコン層に形成されるＳＯ
Ｉ静電気保護回路等の回路と、第２の第１導電型のシリ
コン層に形成される内部回路等の回路との接続配線が断
線する不具合を防止できる。
【００１３】
【発明の実施の形態】以下、本発明のＳＯＩ構造を用い
た半導体装置と、その製造方法を図面に基づいて説明す
る。なお、以下の図面は、説明を目的とするために簡略
化されたものであり、限定を意図するものではない。本
発明の実施例に係わるＳＯＩ構造を用いた半導体装置の
概略回路図を図１に示す。図１に示すように、信号を入
出力する入出力パッド１０３と、ＭＯＳＦＥＴ１０５等
で構成されている内部回路１０２と、Ｎチャネル型ＭＯ
ＳＦＥＴ１０４から構成されるＳＯＩ静電気保護回路１
０１とで構成され、入出力パッド１０３と内部回路１０
２とを接続するノードに、Ｎチャネル型ＭＯＳＦＥＴ１
０４のドレインが接続され、Ｎチャネル型ＭＯＳＦＥＴ
１０４のソースとゲート電極はＧＮＤ端子に接続されて
いる構成となっている。
た半導体装置と、その製造方法を図面に基づいて説明す
る。なお、以下の図面は、説明を目的とするために簡略
化されたものであり、限定を意図するものではない。本
発明の実施例に係わるＳＯＩ構造を用いた半導体装置の
概略回路図を図１に示す。図１に示すように、信号を入
出力する入出力パッド１０３と、ＭＯＳＦＥＴ１０５等
で構成されている内部回路１０２と、Ｎチャネル型ＭＯ
ＳＦＥＴ１０４から構成されるＳＯＩ静電気保護回路１
０１とで構成され、入出力パッド１０３と内部回路１０
２とを接続するノードに、Ｎチャネル型ＭＯＳＦＥＴ１
０４のドレインが接続され、Ｎチャネル型ＭＯＳＦＥＴ
１０４のソースとゲート電極はＧＮＤ端子に接続されて
いる構成となっている。
【００１４】上記の構成によれば、入出力パッド１０３
に入力された静電気を、Ｎチャネル型ＭＯＳＦＥＴ１０
４の表面ブレークダウンに続くバイポーラ動作により、
ＧＮＤ端子に逃がすことで起こるスナップバックによ
り、内部回路１０２のＭＯＳＦＥＴ１０５等のゲート酸
化膜に高電圧がかかることが防止できる。このようにし
て、ゲート酸化膜の破壊が防止される。
に入力された静電気を、Ｎチャネル型ＭＯＳＦＥＴ１０
４の表面ブレークダウンに続くバイポーラ動作により、
ＧＮＤ端子に逃がすことで起こるスナップバックによ
り、内部回路１０２のＭＯＳＦＥＴ１０５等のゲート酸
化膜に高電圧がかかることが防止できる。このようにし
て、ゲート酸化膜の破壊が防止される。
【００１５】図２は、本発明の実施例に係わるＳＯＩ構
造を用いた半導体装置の模式的断面図である。図２に示
すように、第１導電型のシリコン基板１０６の上に、埋
め込み酸化膜１０７と、埋め込み酸化膜１０７上に、厚
みの薄い部分と厚みの厚い部分が混在する第１導電型の
シリコン層１０８とで構成されたＳＯＩ構造となってい
る。この第１導電型のシリコン層１０８の厚さの厚い部
分の表面部分であるＡ部１０９にＳＯＩ静電気保護回路
が形成され、第１導電型のシリコン層１０８の厚さの薄
い部分の表面部分であるＢ部１１０に内部回路１０２が
形成されてた構成である。
造を用いた半導体装置の模式的断面図である。図２に示
すように、第１導電型のシリコン基板１０６の上に、埋
め込み酸化膜１０７と、埋め込み酸化膜１０７上に、厚
みの薄い部分と厚みの厚い部分が混在する第１導電型の
シリコン層１０８とで構成されたＳＯＩ構造となってい
る。この第１導電型のシリコン層１０８の厚さの厚い部
分の表面部分であるＡ部１０９にＳＯＩ静電気保護回路
が形成され、第１導電型のシリコン層１０８の厚さの薄
い部分の表面部分であるＢ部１１０に内部回路１０２が
形成されてた構成である。
【００１６】また、図３は、図２のＢ部１１０に形成し
た内部回路１０２の一部であるＭＯＳＦＥＴ１０５の模
式的断面図である。図３で示すように、第１導電型のシ
リコン基板１０６の上に、埋め込み酸化膜１０７が形成
され、埋め込み酸化膜１０７の上の、第１導電型のシリ
コン層１０８にＭＯＳＦＥＴを構成するドレイン２０２
と、ソース２０３と、ゲート２０１と、ゲート酸化膜２
０６と、ロコス酸化膜２０４が形成されている。なお、
ＭＯＳＦＥＴのチャネル部分であり基板部分となる部分
は、ＭＯＳＦＥＴを形成後に残った第１導電型のシリコ
ン層１０８部分となる。
た内部回路１０２の一部であるＭＯＳＦＥＴ１０５の模
式的断面図である。図３で示すように、第１導電型のシ
リコン基板１０６の上に、埋め込み酸化膜１０７が形成
され、埋め込み酸化膜１０７の上の、第１導電型のシリ
コン層１０８にＭＯＳＦＥＴを構成するドレイン２０２
と、ソース２０３と、ゲート２０１と、ゲート酸化膜２
０６と、ロコス酸化膜２０４が形成されている。なお、
ＭＯＳＦＥＴのチャネル部分であり基板部分となる部分
は、ＭＯＳＦＥＴを形成後に残った第１導電型のシリコ
ン層１０８部分となる。
【００１７】図３で示すように、前記ＭＯＳＦＥＴは、
ドレイン２０２及びソース２０３がロコス酸化膜２０４
と埋め込み酸化膜１０７に接しているので、ＰＮ接合部
分は第１導電型のシリコン層１０８との接合部分しかな
い。したがって、前記ＭＯＳＦＥＴにおいては、ドレイ
ン２０２、ソース２０３のＰＮ接合容量が少なくできる
ので、ドレイン２０２、ソース２０３の充放電電流の減
少と充放電時間の短縮が可能となる。すなわち、オン、
オフの応答速度が速く、スイッチングによる消費電流の
少ないＭＯＳＦＥＴが実現できる。さらに、図３で示す
ようにチャネル部分である第１導電型のシリコン層１０
８の厚さが薄いために、チャネル部分は完全空乏化でき
るので、ゲート電力２０１の充放電電流の減少と充放電
時間の短縮が可能となり、さらに、オン、オフの応答速
度が速く、スイッチングによる消費電流の少ないＭＯＳ
ＦＥＴが実現できる。
ドレイン２０２及びソース２０３がロコス酸化膜２０４
と埋め込み酸化膜１０７に接しているので、ＰＮ接合部
分は第１導電型のシリコン層１０８との接合部分しかな
い。したがって、前記ＭＯＳＦＥＴにおいては、ドレイ
ン２０２、ソース２０３のＰＮ接合容量が少なくできる
ので、ドレイン２０２、ソース２０３の充放電電流の減
少と充放電時間の短縮が可能となる。すなわち、オン、
オフの応答速度が速く、スイッチングによる消費電流の
少ないＭＯＳＦＥＴが実現できる。さらに、図３で示す
ようにチャネル部分である第１導電型のシリコン層１０
８の厚さが薄いために、チャネル部分は完全空乏化でき
るので、ゲート電力２０１の充放電電流の減少と充放電
時間の短縮が可能となり、さらに、オン、オフの応答速
度が速く、スイッチングによる消費電流の少ないＭＯＳ
ＦＥＴが実現できる。
【００１８】従って、図３で示したＭＯＳＦＥＴで内部
回路を構成することにより、消費電流が少なく、高速動
作できる内部回路が形成でき、内部回路の電源電圧を低
電圧化しても、所望の速度で動作できる内部回路が実現
できる。図４は、図２で示したＡ部１１０にＳＯＩ静電
気保護回路１０１であるＮチャネル型ＭＯＳＦＥＴ１０
４を形成した半導体装置の模式的断面図である。図３と
同じ部分は説明を省略する。図２に示すように、図３と
同じ構成のＭＯＳＦＥＴに加え、第１導電型のシリコン
層１０８の部分をＧＮＤ端子と接続する為に、第１導電
型のシリコン層１０８よりも不純物の濃度の高い第１導
電型の基板コンタクト層２０５を設けた構成となってい
る。なお、ドレイン２０２は入出力パッド１０３と接続
され、ゲート電極は、ソース２０３を介してＧＮＤ端子
に接続されている。
回路を構成することにより、消費電流が少なく、高速動
作できる内部回路が形成でき、内部回路の電源電圧を低
電圧化しても、所望の速度で動作できる内部回路が実現
できる。図４は、図２で示したＡ部１１０にＳＯＩ静電
気保護回路１０１であるＮチャネル型ＭＯＳＦＥＴ１０
４を形成した半導体装置の模式的断面図である。図３と
同じ部分は説明を省略する。図２に示すように、図３と
同じ構成のＭＯＳＦＥＴに加え、第１導電型のシリコン
層１０８の部分をＧＮＤ端子と接続する為に、第１導電
型のシリコン層１０８よりも不純物の濃度の高い第１導
電型の基板コンタクト層２０５を設けた構成となってい
る。なお、ドレイン２０２は入出力パッド１０３と接続
され、ゲート電極は、ソース２０３を介してＧＮＤ端子
に接続されている。
【００１９】図４に示すように、埋め込み酸化膜１０７
が、図３で示した埋め込み酸化膜の位置よりも深い部分
に位置している為、以下の構造的な特徴がある。第１
に、ドレイン２０２とソース２０３の深さ方向の拡散が
埋め込み酸化膜１０７にじゃまされないので、図３で示
すそれより深く形成できる。そのため、図３の構成に比
べて、ドレイン２０２、ソース２０３の側面部分のＰＮ
接合部分の面積が拡大でき、しかも、ドレイン２０２、
ソース２０３の低面のＰＮ接合部分が存在できる分、Ｐ
Ｎ接合面積を増大できる。第２に、ＭＯＳＦＥＴの基板
部分にあたる第１導電型のシリコン層の体積が、図３で
示すそれよりも大きくなる。
が、図３で示した埋め込み酸化膜の位置よりも深い部分
に位置している為、以下の構造的な特徴がある。第１
に、ドレイン２０２とソース２０３の深さ方向の拡散が
埋め込み酸化膜１０７にじゃまされないので、図３で示
すそれより深く形成できる。そのため、図３の構成に比
べて、ドレイン２０２、ソース２０３の側面部分のＰＮ
接合部分の面積が拡大でき、しかも、ドレイン２０２、
ソース２０３の低面のＰＮ接合部分が存在できる分、Ｐ
Ｎ接合面積を増大できる。第２に、ＭＯＳＦＥＴの基板
部分にあたる第１導電型のシリコン層の体積が、図３で
示すそれよりも大きくなる。
【００２０】なお、図３で示すＭＯＳＦＥＴ等で構成さ
れる内部回路と、図４で示すＳＯＩ静電気保護回路は、
内部回路を形成する工程でＳＯＩ静電気保護回路も形成
することができるで、新たに工程を増やす必要がないこ
とも特徴の一つである。上述した構造のＳＯＩ静電気保
護回路の静電気保護動作を図４に基いて説明する。入出
力パッド１０３から入ってきた静電気の電荷は、まず表
面部レークダウンにより、ドレイン２０２から第１導電
型のシリコン層１０８へ流れはじめ、表面ブレークダウ
ンにより発生するエレクトロンホールペアのホールが第
１導電型のシリコン層１０８を通って、基板コンタクト
層２０５へ流れる。この際、第１導電型のシリコン層が
抵抗成分を持っているため、抵抗成分に電流が流れた際
に発生する電位差によりチャネル部よりも深い部分のシ
リコン層の電位が上昇し、その結果、Ｎ型であるドレイ
ン２０２と、Ｐ型であるチャネル部よりも深いシリコン
層と、Ｎ型であるソース２０３とで構成されるバイポー
ラがオンし、静電気の電荷を流しきる。このような動作
で、入出力パッド１０３から入ってきた静電気の電荷を
逃がすことにより、入出力パッド１０３に接続された内
部回路の静電気破壊を防止する事ができる。
れる内部回路と、図４で示すＳＯＩ静電気保護回路は、
内部回路を形成する工程でＳＯＩ静電気保護回路も形成
することができるで、新たに工程を増やす必要がないこ
とも特徴の一つである。上述した構造のＳＯＩ静電気保
護回路の静電気保護動作を図４に基いて説明する。入出
力パッド１０３から入ってきた静電気の電荷は、まず表
面部レークダウンにより、ドレイン２０２から第１導電
型のシリコン層１０８へ流れはじめ、表面ブレークダウ
ンにより発生するエレクトロンホールペアのホールが第
１導電型のシリコン層１０８を通って、基板コンタクト
層２０５へ流れる。この際、第１導電型のシリコン層が
抵抗成分を持っているため、抵抗成分に電流が流れた際
に発生する電位差によりチャネル部よりも深い部分のシ
リコン層の電位が上昇し、その結果、Ｎ型であるドレイ
ン２０２と、Ｐ型であるチャネル部よりも深いシリコン
層と、Ｎ型であるソース２０３とで構成されるバイポー
ラがオンし、静電気の電荷を流しきる。このような動作
で、入出力パッド１０３から入ってきた静電気の電荷を
逃がすことにより、入出力パッド１０３に接続された内
部回路の静電気破壊を防止する事ができる。
【００２１】上記静電気の電荷を逃がす能力が高いほ
ど、性能のよいＳＯＩ静電気保護回路ということにな
る。静電気の電荷を逃がす能力は、前述したようにバイ
ポーラがオンした際の各部の抵抗成分の抵抗値が低いほ
ど能力が高い。つまり、静電気の電荷の通り道であるド
レイン２０２と第１導電型のシリコン層１０８の接合面
積と、ドレイン２０２からソース２０３へ静電気の電荷
を流す役割のチャネル部分より深い部分の第１導電型の
シリコン層１０８の体積が、大きいほど静電気の電荷を
逃がす能力が向上し、性能の良いＳＯＩ保護回路が得ら
れる。
ど、性能のよいＳＯＩ静電気保護回路ということにな
る。静電気の電荷を逃がす能力は、前述したようにバイ
ポーラがオンした際の各部の抵抗成分の抵抗値が低いほ
ど能力が高い。つまり、静電気の電荷の通り道であるド
レイン２０２と第１導電型のシリコン層１０８の接合面
積と、ドレイン２０２からソース２０３へ静電気の電荷
を流す役割のチャネル部分より深い部分の第１導電型の
シリコン層１０８の体積が、大きいほど静電気の電荷を
逃がす能力が向上し、性能の良いＳＯＩ保護回路が得ら
れる。
【００２２】上記観点から、もし、図３で示すような薄
い第１導電型のシリコン層１０８に上記したＳＯＩ静電
気保護回路を形成したとすると、たとえ前述したように
バイポーラがオンしても、静電気の電荷の通り道である
ドレイン２０２と第１導電型のシリコン層１０８の接合
面積と、ドレイン２０２からソース２０３へ静電気の電
荷を流す役割のチャネル部分より深い部分の第１導電型
のシリコン層１０８の体積が、非常に小さくなってしま
う。これでは、静電気の電荷を全く逃がすことができな
いだけでなく、第１導電型のシリコン層１０８の体積が
小さいために、電荷が流れる際に発生する熱の拡散がで
きず、ＳＯＩ静電気保護回路自身が熱破壊してしまう。
い第１導電型のシリコン層１０８に上記したＳＯＩ静電
気保護回路を形成したとすると、たとえ前述したように
バイポーラがオンしても、静電気の電荷の通り道である
ドレイン２０２と第１導電型のシリコン層１０８の接合
面積と、ドレイン２０２からソース２０３へ静電気の電
荷を流す役割のチャネル部分より深い部分の第１導電型
のシリコン層１０８の体積が、非常に小さくなってしま
う。これでは、静電気の電荷を全く逃がすことができな
いだけでなく、第１導電型のシリコン層１０８の体積が
小さいために、電荷が流れる際に発生する熱の拡散がで
きず、ＳＯＩ静電気保護回路自身が熱破壊してしまう。
【００２３】従って、本発明では、上述したように、図
４に示すような厚さの厚い第１導電型のシリコン層１０
８にＳＯＩ静電気保護回路を形成した。これにより、従
来の第１導電型のバルク基板に静電気保護回路を構成し
た場合の性能に近いものが、ＳＯＩ構造で得ることがで
きるようになった。さらに、図３で示すような厚さの薄
い第１導電型のシリコン層１０８に内部回路を構成する
ＭＯＳＦＥＴを形成することにより、前述したようなＳ
ＯＩ構造の基板に構成するＭＯＳＦＥＴ特有の優れた性
能を得ることができる。
４に示すような厚さの厚い第１導電型のシリコン層１０
８にＳＯＩ静電気保護回路を形成した。これにより、従
来の第１導電型のバルク基板に静電気保護回路を構成し
た場合の性能に近いものが、ＳＯＩ構造で得ることがで
きるようになった。さらに、図３で示すような厚さの薄
い第１導電型のシリコン層１０８に内部回路を構成する
ＭＯＳＦＥＴを形成することにより、前述したようなＳ
ＯＩ構造の基板に構成するＭＯＳＦＥＴ特有の優れた性
能を得ることができる。
【００２４】つまり、本発明により、優れた性能の内部
回路と、静電気保護性能の高いＳＯＩ静電気保護回路を
ＳＯＩ基板上に混在させることができるので、内部回路
の性能を落とすことなく、入出力パッドから入力される
静電気等の高電圧から内部回路を適切に保護できるＳＯ
Ｉ静電気保護回路を設けた半導体装置を提供することが
できる。
回路と、静電気保護性能の高いＳＯＩ静電気保護回路を
ＳＯＩ基板上に混在させることができるので、内部回路
の性能を落とすことなく、入出力パッドから入力される
静電気等の高電圧から内部回路を適切に保護できるＳＯ
Ｉ静電気保護回路を設けた半導体装置を提供することが
できる。
【００２５】なお、以上の実施例では、ＳＯＩ静電気保
護回路に、少ない面積で、所望の静電気保護性能が得ら
れることを特徴とするＭＯＳＦＥＴのバイポーラ動作に
よるスナップバックを利用するタイプで説明したが、従
来の第１導電型のバルク基板で利用していたその他の静
電気保護回路であっても、それに近い性能のＳＯＩ静電
気保護回路がＳＯＩ構造の基板で実現できる。例えば、
ＰＮ接合のアバランシアブレークダウン、あるいは、パ
ンチスルー素子のパンチスルー等を利用した静電気保護
回路でも、上記してきたように、本発明では、十分なＰ
Ｎ接合面積と基板の体積が得られるので、ＳＯＩ構造の
基板で静電気保護性能の高いＳＯＩ静電気保護回路が実
現できる。また、上記本発明の実施例では、Ｎチャネル
型ＭＯＳＦＥＴを用いた場合のＳＯＩ静電気保護回路を
説明したが、極性を反転すれば、Ｐチャネル型ＭＯＳＦ
ＥＴでも実現できる。次に本発明の、ＳＯＩ構造を有し
た半導体装置の製造方法を図面に基づき説明する。
護回路に、少ない面積で、所望の静電気保護性能が得ら
れることを特徴とするＭＯＳＦＥＴのバイポーラ動作に
よるスナップバックを利用するタイプで説明したが、従
来の第１導電型のバルク基板で利用していたその他の静
電気保護回路であっても、それに近い性能のＳＯＩ静電
気保護回路がＳＯＩ構造の基板で実現できる。例えば、
ＰＮ接合のアバランシアブレークダウン、あるいは、パ
ンチスルー素子のパンチスルー等を利用した静電気保護
回路でも、上記してきたように、本発明では、十分なＰ
Ｎ接合面積と基板の体積が得られるので、ＳＯＩ構造の
基板で静電気保護性能の高いＳＯＩ静電気保護回路が実
現できる。また、上記本発明の実施例では、Ｎチャネル
型ＭＯＳＦＥＴを用いた場合のＳＯＩ静電気保護回路を
説明したが、極性を反転すれば、Ｐチャネル型ＭＯＳＦ
ＥＴでも実現できる。次に本発明の、ＳＯＩ構造を有し
た半導体装置の製造方法を図面に基づき説明する。
【００２６】図５は、一般的なＳＯＩ構造の基板から、
本発明の実施例で述べたＳＯＩ構造を有した半導体装置
を製造する工程を示した図である。図５に従って説明し
ていくと、図５（Ａ）に示すように、第１導電型のシリ
コン基板１０６と、その上の埋め込み酸化膜１０７と、
さらに、その上の第１導電型のシリコン層１０８からな
るＳＯＩ構造の基板の表面にパターニングされた窒化シ
リコン（ＳｉＮｘ）膜３０１を形成する。次に、図３
（Ｂ）に示すように、窒化シリコン膜３０１に覆われて
いない第１導電型のシリコン層１０８の表面を酸化さ
せ、酸化層３０２を形成する。次に、図３（Ｃ）に示す
ように、窒化シリコン膜３０１を剥離し、図３（Ｄ）に
示すように、酸化層も剥離する。図３（Ｅ）に示すよう
に、酸化層の剥離により薄くなったシリコン層部分の表
面であるＢ部１１０に上記してきた内部回路を形成し、
厚いまま残った前記シリコン層の表面であるＡ部１０９
に上記してきたＳＯＩ静電気保護回路を形成する。上記
工程の特徴は、シリコン層１０８が厚めにできているＳ
ＯＩ基板を購入すれば、簡単に本発明の実施例で述べた
ＳＯＩ構造を有した半導体装置が実現できるということ
と、図３（Ｃ）で示す酸化層３０２を剥離した薄いシリ
コン層の表面は、シリコン層をそのままエッチングした
り、機械加工したりして薄いシリコン層を形成した場合
よりも、薄いシリコン層の表面が、フラットで、しか
も、なめらかになり、さらには、欠陥が非常に少なくな
る、ということである。すなわち、薄いシリコン層に作
られた内部回路に断線等の不具合はほとんど生じない。
本発明の実施例で述べたＳＯＩ構造を有した半導体装置
を製造する工程を示した図である。図５に従って説明し
ていくと、図５（Ａ）に示すように、第１導電型のシリ
コン基板１０６と、その上の埋め込み酸化膜１０７と、
さらに、その上の第１導電型のシリコン層１０８からな
るＳＯＩ構造の基板の表面にパターニングされた窒化シ
リコン（ＳｉＮｘ）膜３０１を形成する。次に、図３
（Ｂ）に示すように、窒化シリコン膜３０１に覆われて
いない第１導電型のシリコン層１０８の表面を酸化さ
せ、酸化層３０２を形成する。次に、図３（Ｃ）に示す
ように、窒化シリコン膜３０１を剥離し、図３（Ｄ）に
示すように、酸化層も剥離する。図３（Ｅ）に示すよう
に、酸化層の剥離により薄くなったシリコン層部分の表
面であるＢ部１１０に上記してきた内部回路を形成し、
厚いまま残った前記シリコン層の表面であるＡ部１０９
に上記してきたＳＯＩ静電気保護回路を形成する。上記
工程の特徴は、シリコン層１０８が厚めにできているＳ
ＯＩ基板を購入すれば、簡単に本発明の実施例で述べた
ＳＯＩ構造を有した半導体装置が実現できるということ
と、図３（Ｃ）で示す酸化層３０２を剥離した薄いシリ
コン層の表面は、シリコン層をそのままエッチングした
り、機械加工したりして薄いシリコン層を形成した場合
よりも、薄いシリコン層の表面が、フラットで、しか
も、なめらかになり、さらには、欠陥が非常に少なくな
る、ということである。すなわち、薄いシリコン層に作
られた内部回路に断線等の不具合はほとんど生じない。
【００２７】そして、さらには、図３（Ｄ）で示すよう
に、厚いシリコン層と薄いシリコン層の境目が、軽くテ
ーパーを持たせたような境目とすることができるので、
図３（Ｅ）で示したＡ部１０９に形成されるＳＯＩ静電
気保護回路等の回路と、同じく図３（Ｅ）で示したＢ部
１１０に形成される内部回路等の回路との接続配線が断
線する可能性が少なくなることである。
に、厚いシリコン層と薄いシリコン層の境目が、軽くテ
ーパーを持たせたような境目とすることができるので、
図３（Ｅ）で示したＡ部１０９に形成されるＳＯＩ静電
気保護回路等の回路と、同じく図３（Ｅ）で示したＢ部
１１０に形成される内部回路等の回路との接続配線が断
線する可能性が少なくなることである。
【００２８】図６は、ＳＯＩ構造を有していない従来の
第１導電型のシリコン基板から、本発明の実施例で述べ
たＳＯＩ構造を有した半導体装置を製造する工程を示し
た図である。図６（Ａ）で示すように、ある決まった領
域である第２の第１導電型シリコン層に、該シリコン層
の表面から、少し下の領域に、酸素分子を弱いエネルギ
ーでイオン注入する。さらに、図６（Ｂ）で示すよう
に、第２の第１導電型シリコン層以外である第１の第１
導電型のシリコン層の表面から、かなり下の領域に、酸
素分子を強いエネルギーでイオン注入する。図６（Ｃ）
で示すように、図６（Ｂ）までの工程でイオン注入され
た酸素分子をアニールする事により、再結晶化し、第１
の第１導電型シリコン層の表面のかなり下の部分に第１
の埋め込み酸化膜４０３を形成し、第２の第１導電型シ
リコン層の表面の少し下に第２の埋め込み酸化膜４０２
を形成する。図６（Ｄ）で示すように、第２の第１導電
型シリコン層の表面付近であるＢ部１１０に上記してき
た内部回路を形成し、第１の第１導電型シリコン層の表
面付近であるＡ部１０９に上記してきたＳＯＩ静電気保
護回路を形成する。
第１導電型のシリコン基板から、本発明の実施例で述べ
たＳＯＩ構造を有した半導体装置を製造する工程を示し
た図である。図６（Ａ）で示すように、ある決まった領
域である第２の第１導電型シリコン層に、該シリコン層
の表面から、少し下の領域に、酸素分子を弱いエネルギ
ーでイオン注入する。さらに、図６（Ｂ）で示すよう
に、第２の第１導電型シリコン層以外である第１の第１
導電型のシリコン層の表面から、かなり下の領域に、酸
素分子を強いエネルギーでイオン注入する。図６（Ｃ）
で示すように、図６（Ｂ）までの工程でイオン注入され
た酸素分子をアニールする事により、再結晶化し、第１
の第１導電型シリコン層の表面のかなり下の部分に第１
の埋め込み酸化膜４０３を形成し、第２の第１導電型シ
リコン層の表面の少し下に第２の埋め込み酸化膜４０２
を形成する。図６（Ｄ）で示すように、第２の第１導電
型シリコン層の表面付近であるＢ部１１０に上記してき
た内部回路を形成し、第１の第１導電型シリコン層の表
面付近であるＡ部１０９に上記してきたＳＯＩ静電気保
護回路を形成する。
【００２９】上記工程の特徴は、従来から用いられる第
１導電型のシリコン基板を購入すれば、簡単に本発明の
実施例で述べたＳＯＩ構造を有した半導体装置が実現で
きるということ、及び、酸素分子のイオン注入するエネ
ルギーを変えるだけで、深い部分と浅い部分に埋め込み
酸化膜が形成できるので、シリコン基板の表面から埋め
込み酸化膜までのシリコン層が厚い部分と薄い部分が、
図５で示した工程よりも少ない工程数で、しかも、容易
に形成することができる。また、図６（Ｃ）でのシリコ
ン層の表面は、アニールにより、欠陥が非常に少なくな
っているので、シリコン表面に形成される内部回路やＳ
ＯＩ静電気保護回路等の断線等の不具合がほとんど生じ
ない。そして、さらには、図６（Ｄ）で示すように、第
１の第１導電型シリコン層と第２の第１導電型シリコン
層の境目が全くなく、フラットであるので、図６（Ｄ）
で示したＡ部１０９に形成されるＳＯＩ静電気保護回路
等の回路と、同じく図５（Ｅ）で示したＢ部１１０に形
成される内部回路等の回路との接続配線が断線する可能
性が全くなくなることである。
１導電型のシリコン基板を購入すれば、簡単に本発明の
実施例で述べたＳＯＩ構造を有した半導体装置が実現で
きるということ、及び、酸素分子のイオン注入するエネ
ルギーを変えるだけで、深い部分と浅い部分に埋め込み
酸化膜が形成できるので、シリコン基板の表面から埋め
込み酸化膜までのシリコン層が厚い部分と薄い部分が、
図５で示した工程よりも少ない工程数で、しかも、容易
に形成することができる。また、図６（Ｃ）でのシリコ
ン層の表面は、アニールにより、欠陥が非常に少なくな
っているので、シリコン表面に形成される内部回路やＳ
ＯＩ静電気保護回路等の断線等の不具合がほとんど生じ
ない。そして、さらには、図６（Ｄ）で示すように、第
１の第１導電型シリコン層と第２の第１導電型シリコン
層の境目が全くなく、フラットであるので、図６（Ｄ）
で示したＡ部１０９に形成されるＳＯＩ静電気保護回路
等の回路と、同じく図５（Ｅ）で示したＢ部１１０に形
成される内部回路等の回路との接続配線が断線する可能
性が全くなくなることである。
【００３０】
【発明の効果】本発明によれば、ＳＯＩ構造を有した半
導体装置において、内部回路の性能はそのままに、内部
回路が入出力パッドからの静電気で破壊するのを防止す
るＳＯＩ静電気保護回路を設けることができる。さら
に、内部回路とＳＯＩ静電気保護回路を容易な工程で形
成することができ、しかも、内部回路とＳＯＩ静電気保
護回路は、配線断線等の欠陥が発生する確立を減らすこ
とができる。
導体装置において、内部回路の性能はそのままに、内部
回路が入出力パッドからの静電気で破壊するのを防止す
るＳＯＩ静電気保護回路を設けることができる。さら
に、内部回路とＳＯＩ静電気保護回路を容易な工程で形
成することができ、しかも、内部回路とＳＯＩ静電気保
護回路は、配線断線等の欠陥が発生する確立を減らすこ
とができる。
【図１】本発明のＳＯＩ構造を有した半導体装置の概略
回路図である。
回路図である。
【図２】本発明のＳＯＩ構造を有した半導体装置の模式
的断面図である。
的断面図である。
【図３】薄いシリコン層に形成された内部回路の構造を
示す概略断面図である。
示す概略断面図である。
【図４】厚いシリコン層に形成された静電保護回路の構
造を示す概略断面図である。
造を示す概略断面図である。
【図５】本発明のＳＯＩ構造を有した半導体装置の製造
方法を説明するための模式的断面図である。
方法を説明するための模式的断面図である。
【図６】本発明の実施例を示すＳＯＩ構造を有した半導
体装置の製造方法を説明する模式的断面図である。
体装置の製造方法を説明する模式的断面図である。
１０１・・・ＳＯＩ保護回路 １０２・・・内部回路 １０３・・・入出力パッド １０６・・・第１導電型シリコン基板 １０７・・・埋め込み酸化膜 １０８・・・第１導電型のシリコン層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BE07 BG09 BH07 BH13 CD04 EZ20 5F110 AA01 AA22 BB02 BB20 CC02 DD05 DD13 DD22 FF02 GG02 GG24 GG33 GG52 GG58 NN66
Claims (3)
- 【請求項１】 シリコン基板と、前記シリコン基板の上
に形成された埋め込み酸化膜と、前記埋め込み酸化膜の
上に形成された第１導電型の第１のシリコン層と、前記
埋め込み酸化膜の上に形成されるとともに、前記第１の
シリコン層より薄い第１導電型の第２のシリコン層と、
入出力パッドと内部回路との間に設けられるＳＯＩ静電
気保護回路と、を備え、前記内部回路が前記第２のシリ
コン層に形成され、前記ＳＯＩ静電気保護回路が前記第
１のシリコン層に形成されたことを特徴とする半導体装
置。 - 【請求項２】 第１導電型のシリコン基板に埋め込み酸
化膜を形成する工程と、 前記埋め込み酸化膜上の第１導電型のシリコン層の表面
を選択的に酸化させ、前記第１導電型のシリコン層の表
面に酸化膜を選択的に形成する工程と、 前記酸化膜を剥離することにより、前記第１導電型のシ
リコン層より薄い第２の第１導電型のシリコン層の表面
を露出させる工程と、 前記第２の第１導電型のシリコン層に内部回路を形成す
るとともに、前記第１導電型のシリコン層に前記内部回
路を保護するＳＯＩ静電気保護回路を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 【請求項３】 第１導電型のシリコン基板を第１の第１
導電型のシリコン層と第２の第１導電型のシリコン層と
に分割し、前記第１の第１導電型のシリコン層表面の下
に第１の埋め込み酸化膜を形成し、前記第２の第１導電
型のシリコン層表面の下に前記第１の埋め込み酸化膜よ
りも浅い部分に第２の埋め込み酸化膜を形成する工程
と、 前記第２の第１導電型のシリコン層に内部回路を形成
し、前記第１の第１導電型のシリコン層に前記内部回路
を静電気から保護するＳＯＩ静電気保護回路を形成する
工程と、を備えることを特徴とする半導体装置の製造方
法。
Priority Applications (3)
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|---|---|---|---|
| JP10340272A JP2000164881A (ja) | 1998-11-30 | 1998-11-30 | 半導体装置とその製造方法 |
| US09/450,159 US6207996B1 (en) | 1998-11-30 | 1999-11-29 | Semiconductor device and method for manufacturing the same |
| US09/756,402 US20010001497A1 (en) | 1998-11-30 | 2001-01-08 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10340272A JP2000164881A (ja) | 1998-11-30 | 1998-11-30 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164881A true JP2000164881A (ja) | 2000-06-16 |
Family
ID=18335361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10340272A Pending JP2000164881A (ja) | 1998-11-30 | 1998-11-30 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2000164881A (ja) |
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| JP2004152962A (ja) * | 2002-10-30 | 2004-05-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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- 1998-11-30 JP JP10340272A patent/JP2000164881A/ja active Pending
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1999
- 1999-11-29 US US09/450,159 patent/US6207996B1/en not_active Expired - Lifetime
-
2001
- 2001-01-08 US US09/756,402 patent/US20010001497A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US6207996B1 (en) | 2001-03-27 |
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