JP2006086239A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体層のシリコン層を薄くしたＳＯＩ構造の半導体装置においても、有効に機能するＥＳＤ保護素子を形成する手段を提供する。
【解決手段】半導体装置が、下から順にバルク層と絶縁層と半導体層とを積層して、これらの各層に第１の領域と、第１の領域に隣接する第２の領域と、第２の領域に隣接する第３の領域とを設定すると共に各領域を重ね合わせた積層基板と、この積層基板の第１の領域の半導体層と絶縁層およびバルク層の上部を除去した除去部と、除去部に隣接する第２の領域のバルク層の上部を除去した空洞部と、除去部のバルク層に形成されたＥＳＤ保護素子と、半導体層の第２の領域に少なくとも一部が形成されるようにした半導体素子とを有する。
【選択図】 図１
【解決手段】半導体装置が、下から順にバルク層と絶縁層と半導体層とを積層して、これらの各層に第１の領域と、第１の領域に隣接する第２の領域と、第２の領域に隣接する第３の領域とを設定すると共に各領域を重ね合わせた積層基板と、この積層基板の第１の領域の半導体層と絶縁層およびバルク層の上部を除去した除去部と、除去部に隣接する第２の領域のバルク層の上部を除去した空洞部と、除去部のバルク層に形成されたＥＳＤ保護素子と、半導体層の第２の領域に少なくとも一部が形成されるようにした半導体素子とを有する。
【選択図】 図１
Description
本発明は、静電気や落雷等により印加される定格電流以上の大電流から内部回路を保護するＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法に関する。
従来のＥＳＤ保護素子を有するＳＯＩ構造の半導体装置は、バルク層上に絶縁層を設け、この絶縁層上に半導体層を形成したＳＯＩ構造の積層基板の半導体層にＮウェル層とＰウェル層を設け、そこに形成したＳＣＲ（Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｉｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）素子をＥＳＤ保護素子として静電気等による影響から内部回路を保護している（例えば、特許文献１参照。）。
特開２００３−３１８２６５号公報（第１０頁段落０１１４−段落０１２５、第１１図）
一般に、シリコン基板上に形成されるＳＣＲ素子は図１１に示す構成となっている。
図１１において、１はＳＣＲ素子であり、シリコン層にボロンやアルミニウム等のＰ型不純物を一様に添加拡散して形成されたＰ型半導体基板２にリンや砒素等のＮ型不純物を部分的に添加拡散して形成されたＮウェル層３の表層に更に濃度を高めたＮ型不純物を添加拡散して形成されたＮ＋領域４ａと、Ｎウェル層３のＮ型不純物の濃度より高くした濃度のＰ型不純物を添加拡散して形成されたＰ＋領域５ａとをアノード６に接続し、Ｐ型半導体基板２のＮウェル層３に隣合う表層にＮ型不純物を添加拡散して形成されたＮ＋領域４ｃとＰ型不純物を添加拡散して形成されたＰ＋領域５ｃとをカソード７に接続して構成される。
図１１において、１はＳＣＲ素子であり、シリコン層にボロンやアルミニウム等のＰ型不純物を一様に添加拡散して形成されたＰ型半導体基板２にリンや砒素等のＮ型不純物を部分的に添加拡散して形成されたＮウェル層３の表層に更に濃度を高めたＮ型不純物を添加拡散して形成されたＮ＋領域４ａと、Ｎウェル層３のＮ型不純物の濃度より高くした濃度のＰ型不純物を添加拡散して形成されたＰ＋領域５ａとをアノード６に接続し、Ｐ型半導体基板２のＮウェル層３に隣合う表層にＮ型不純物を添加拡散して形成されたＮ＋領域４ｃとＰ型不純物を添加拡散して形成されたＰ＋領域５ｃとをカソード７に接続して構成される。
ＳＣＲ素子１の作動は、アノード６とカソード７の間に電圧をかけると、Ｎウェル層３に形成されたＮ＋領域４ａとＰ＋領域５ａとが同電位になり、Ｎ＋領域４ａに逆の電位がかかってＮウェル層３とＰ＋領域５ａとにより形成されるＰＮ接合において正孔の流出が抑止される。
そして、図１２に示すように電圧がブレークダウン電圧Ｖｔ１に達するとＮウェル層３とＰ＋領域５ａとのＰＮ接合の抑止のバランスが崩れ、Ｐ＋領域５ａ、Ｎウェル層３、Ｐ型半導体基板２、Ｎ＋領域４ｃを経由してアノード６とカソード７の間に急激に電流が流れ、小さなオン抵抗Ｒｏｎとなって小さな保持電圧Ｖｈで電流が流れる。このためＳＣＲ素子１の消費電力が小さくなり、その発熱が抑制される。
そして、図１２に示すように電圧がブレークダウン電圧Ｖｔ１に達するとＮウェル層３とＰ＋領域５ａとのＰＮ接合の抑止のバランスが崩れ、Ｐ＋領域５ａ、Ｎウェル層３、Ｐ型半導体基板２、Ｎ＋領域４ｃを経由してアノード６とカソード７の間に急激に電流が流れ、小さなオン抵抗Ｒｏｎとなって小さな保持電圧Ｖｈで電流が流れる。このためＳＣＲ素子１の消費電力が小さくなり、その発熱が抑制される。
従って、ＳＣＲ素子１にサイリスタ動作させるためにはＮウェル層３の存在が必須となる。
一方、近年の半導体装置の高速化および高密度化に対応して半導体素子が微細化し、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子のゲート長の短縮化等が行われることに伴い、バルク層上に設けた絶縁層上に薄いシリコン層である半導体層を設けて微細化に伴う短チャンネル効果を抑制するＳＯＩ構造の半導体装置が主流となってきている。
一方、近年の半導体装置の高速化および高密度化に対応して半導体素子が微細化し、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子のゲート長の短縮化等が行われることに伴い、バルク層上に設けた絶縁層上に薄いシリコン層である半導体層を設けて微細化に伴う短チャンネル効果を抑制するＳＯＩ構造の半導体装置が主流となってきている。
しかしながら、上述した従来の技術においては、半導体層にＳＣＲ素子を形成してＥＳＤ保護素子としているため、半導体層のシリコン層を薄くするとＳＣＲ素子に不可欠なウェル層を形成することが困難となってＳＣＲ素子をＥＳＤ保護素子として十分に機能させることができず、ウェル層を形成するために半導体層を厚くすると短チャンネル効果の抑制が不十分となって内部回路の高密度化を図ることができないという問題がある。
本発明は、上記の問題点を解決するためになされたもので、半導体層を薄くしたＳＯＩ構造の半導体装置においても、有効に機能するＥＳＤ保護素子を形成する手段を提供することを目的とする。
本発明は、上記課題を解決するために、下から順にバルク層と絶縁層と半導体層とを積層して、前記各層に第１の領域と、該第１の領域に隣接する第２の領域と、該第２の領域に隣接する第３の領域とを設定すると共に、前記各領域を重ね合わせた積層基板と、該積層基板の前記第１の領域の半導体層と絶縁層および前記バルク層の上部を除去した除去部と、該除去部に隣接する前記第２の領域の前記バルク層の上部を除去した空洞部と、前記除去部のバルク層に形成された第１の半導体素子と、前記半導体層の前記第２の領域に少なくとも一部が形成されるようにした第２の半導体素子を有することを特徴とする。
また、前記第１の半導体素子は、ＥＳＤ保護素子であることを特徴とする。
これにより、本発明は、半導体層のシリコン層を薄くしたＳＯＩ構造の半導体装置においても比較的厚いＰ型半導体基板を利用して第１の半導体素子としてのＥＳＤ保護素子を容易に形成することができ、ＥＳＤ保護素子としての機能を有効に発揮させることができると共に薄い半導体層により内部回路の高密度化を図ることができるという効果が得られる。
以下に、図面を参照して本発明による半導体装置の実施例について説明する。
図１は実施例１のＥＳＤ保護素子近傍の断面を示す説明図、図２は実施例１の半導体素子の形成過程を示す説明図である。
なお、上記図１１と同様の部分は、同一の符号を付してその説明を省略する。
図１、図２において、１０はＳＯＩ構造の半導体装置であり、下から順に比較的厚いシリコン基板にＰ型不純物を一様に添加拡散して形成したバルク層としてのＰ型半導体基板１１と、Ｐ型半導体基板１１上に形成した２酸化珪素（ＳｉＯ２）等の絶縁体による絶縁層１２と、絶縁層１２上に形成した薄いシリコン層である半導体層１３とを積層した積層基板に内部回路等が形成されている。
なお、上記図１１と同様の部分は、同一の符号を付してその説明を省略する。
図１、図２において、１０はＳＯＩ構造の半導体装置であり、下から順に比較的厚いシリコン基板にＰ型不純物を一様に添加拡散して形成したバルク層としてのＰ型半導体基板１１と、Ｐ型半導体基板１１上に形成した２酸化珪素（ＳｉＯ２）等の絶縁体による絶縁層１２と、絶縁層１２上に形成した薄いシリコン層である半導体層１３とを積層した積層基板に内部回路等が形成されている。
本実施例の積層基板には、後述する除去部３０を形成する領域を第１の領域とし、この第１の領域に隣接する空洞部３１を形成する領域を第２の領域とし、第１および第２の領域以外の第２の領域に隣接する領域を第３の領域とした３つの領域が設定されている。
内部回路を構成する各素子は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）等の選択酸化法で形成された絶縁体の酸化膜である素子分離領域１４でそれぞれの側面を分離された状態で半導体層１３に形成される。
内部回路を構成する各素子は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）等の選択酸化法で形成された絶縁体の酸化膜である素子分離領域１４でそれぞれの側面を分離された状態で半導体層１３に形成される。
図１に示す内部回路の内部素子は、第２の半導体素子としてのＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一種であるＮチャンネルＭＯＳ素子２０（ｎＭＯＳ素子２０という。）であり、半導体層１３にＰ型不純物を添加拡散させてマイナス電位を与えたＰ−領域であるチャンネル２１の両側にＮ型不純物を添加拡散させて形成したＮ＋領域２２ｓおよび２２ｄにそれぞれ接続されたソース電極２３およびドレイン電極２４と、チャンネル２１に２酸化珪素等の絶縁膜２５を介して対向するゲート電極２６とを備えており、ゲート電極２６に加えた電位によりソース電極２３とドレイン電極２４の間のチャンネル２１を流れる電流を制御する。
３０は第１の領域に形成された除去部であり、図２に２点鎖線で示すように半導体層１３に素子分離領域１４を形成した後に、素子分離領域１４と半導体装置１の４方の側面との間の一部または全部の縁部の半導体層１３と絶縁層１２およびバルク層であるＰ型半導体基板１１の絶縁層１２側の一部、つまり上部を除去して形成される。
３１は第２の領域に形成された空洞部であり、Ｐ型半導体基板１１の除去部３０に隣接する絶縁層１２の直下、つまりＰ型半導体基板１１の上部をｎＭＯＳ素子２０のドレイン電極２４が接続するＮ＋領域２２ｄ近傍まで掘り込んで設けられ、半導体装置１０の形成後には空気層となって静電容量の低い領域として機能する。
３１は第２の領域に形成された空洞部であり、Ｐ型半導体基板１１の除去部３０に隣接する絶縁層１２の直下、つまりＰ型半導体基板１１の上部をｎＭＯＳ素子２０のドレイン電極２４が接続するＮ＋領域２２ｄ近傍まで掘り込んで設けられ、半導体装置１０の形成後には空気層となって静電容量の低い領域として機能する。
３５は信号端子であり、内部回路へ外部信号を入力するための端子であって、内部素子としてのｎＭＯＳ素子２０のドレイン電極２４に接続される。またｎＭＯＳ素子２０のソース電極２３とゲート電極２６はそれぞれ内部回路の所定の部位に接続されている。
ＳＣＲ素子１は、除去部３０のＰ型半導体基板１１上に上記図１１を用いて説明したと同様に形成され、図１に示すようにカソード側のＮ＋領域４ｃとＰ＋領域５ｃはアース端子に接続されて接地され、Ｎウェル層３の表層に形成されたアノード側のＮ＋領域４ａとＰ＋領域５ａは信号端子３５に接続される。これによりＳＣＲ素子１が本実施例の第１の半導体素子としてのＥＳＤ保護素子として機能する。
ＳＣＲ素子１は、除去部３０のＰ型半導体基板１１上に上記図１１を用いて説明したと同様に形成され、図１に示すようにカソード側のＮ＋領域４ｃとＰ＋領域５ｃはアース端子に接続されて接地され、Ｎウェル層３の表層に形成されたアノード側のＮ＋領域４ａとＰ＋領域５ａは信号端子３５に接続される。これによりＳＣＲ素子１が本実施例の第１の半導体素子としてのＥＳＤ保護素子として機能する。
上記の構成の作用について説明する。
ＳＯＩ構造の半導体装置１０に除去部３０を形成するときの工程は以下のようになる。
ＳＯＩ構造の積層基板を準備し、半導体層１３にＬＯＣＯＳ等の選択酸化法で酸化膜を形成して素子分離領域１４を形成し、その囲まれた領域に内部回路の各素子を形成する。
その後、積層基板の素子分離領域１４と半導体装置１の側面との間の縁部、つまり第１の領域の半導体層１３と絶縁層１２とをプラズマエッチング等の異方性エッチングにより除去してＰ型半導体基板１１を露出させる。
ＳＯＩ構造の半導体装置１０に除去部３０を形成するときの工程は以下のようになる。
ＳＯＩ構造の積層基板を準備し、半導体層１３にＬＯＣＯＳ等の選択酸化法で酸化膜を形成して素子分離領域１４を形成し、その囲まれた領域に内部回路の各素子を形成する。
その後、積層基板の素子分離領域１４と半導体装置１の側面との間の縁部、つまり第１の領域の半導体層１３と絶縁層１２とをプラズマエッチング等の異方性エッチングにより除去してＰ型半導体基板１１を露出させる。
次いで、６フッ化硫黄（ＳＦ６）等を用いたドライエッチング等の等方性エッチングにより露出したＰ型半導体基板１１の絶縁層１２側を更に１００μｍ程度掘り込み、Ｐ型半導体基板１１の上部を取り除いて除去部３０を形成する。
これと同時に、除去部３０に隣接する第２の領域の絶縁層１２の直下のＰ型半導体基板１１が、等方性エッチングによりｎＭＯＳ素子２０のドレイン電極２４が接続するＮ＋領域２２ｄの近傍まで取り除かれ、除去部３０に隣接するＰ型半導体基板１１の第２の領域の上部に１００μｍ程度の深さの絶縁層１２に接する空洞部３１が形成される。
これと同時に、除去部３０に隣接する第２の領域の絶縁層１２の直下のＰ型半導体基板１１が、等方性エッチングによりｎＭＯＳ素子２０のドレイン電極２４が接続するＮ＋領域２２ｄの近傍まで取り除かれ、除去部３０に隣接するＰ型半導体基板１１の第２の領域の上部に１００μｍ程度の深さの絶縁層１２に接する空洞部３１が形成される。
なお、空洞部３１の上方の第２の領域の絶縁層１２および半導体層１３の厚さは、空洞部３１の形成により上方の半導体層１３等が歪まない程度に構成する。
このようにして形成された空洞部３１近傍のＰ型半導体基板１１の上面、つまり除去部３０の底面に、Ｎ型不純物を部分的に添加拡散してＮウェル層３を形成し、その表層に更に濃い濃度のＮ型不純物を添加拡散してＮ＋領域４ａを形成すると共に、Ｎウェル層３のＮ型不純物の濃度より濃いＰ型不純物を添加拡散してＰ＋領域５ａを形成する。
このようにして形成された空洞部３１近傍のＰ型半導体基板１１の上面、つまり除去部３０の底面に、Ｎ型不純物を部分的に添加拡散してＮウェル層３を形成し、その表層に更に濃い濃度のＮ型不純物を添加拡散してＮ＋領域４ａを形成すると共に、Ｎウェル層３のＮ型不純物の濃度より濃いＰ型不純物を添加拡散してＰ＋領域５ａを形成する。
また、Ｎウェル層３に隣合うＰ型半導体基板１１の半導体装置１０の側面側の表層にＰ型半導体基板１１のＰ型不純物の濃度より濃いＮ型不純物を添加拡散してＮ＋領域４ｃを形成し、Ｐ型半導体基板１１のＰ型不純物の濃度より更に高い濃度のＰ型不純物を添加拡散してＰ＋領域５ｃを形成する。
これにより、Ｐ型半導体基板１１の除去部３０の底面にＥＳＤ保護素子としてのＳＣＲ素子１が形成され、上記で図１を用いて説明したように信号端子３５とＳＣＲ素子１や内部素子としてのｎＭＯＳ素子２０が接続される。
これにより、Ｐ型半導体基板１１の除去部３０の底面にＥＳＤ保護素子としてのＳＣＲ素子１が形成され、上記で図１を用いて説明したように信号端子３５とＳＣＲ素子１や内部素子としてのｎＭＯＳ素子２０が接続される。
また、ＳＣＲ素子１をＥＳＤ保護素子として機能させるには、ＳＣＲ素子１のブレークダウン電圧を内部回路の内部素子、例えばｎＭＯＳ素子２０のブレークダウン電圧より低く設定する必要がある。
ＳＣＲ素子１のブレークダウン電圧は、図１に示すＮウェル層３に形成したＰ＋領域５ａの端部からＮウェル層３とＰ型半導体基板１１の境界面までの長さ（Ｌｎ長という。）、Ｐ型半導体基板１１に形成したＮ＋領域４ｃの端部からＮウェル層３とＰ型半導体基板１１の境界面までの長さ（Ｌｐ長という。）、Ｐ型半導体基板１１に形成したＮ＋領域４ｃの端部からＰ＋領域５ｃの端部までの長さ（ｎｐ長という。）に依存する。
ＳＣＲ素子１のブレークダウン電圧は、図１に示すＮウェル層３に形成したＰ＋領域５ａの端部からＮウェル層３とＰ型半導体基板１１の境界面までの長さ（Ｌｎ長という。）、Ｐ型半導体基板１１に形成したＮ＋領域４ｃの端部からＮウェル層３とＰ型半導体基板１１の境界面までの長さ（Ｌｐ長という。）、Ｐ型半導体基板１１に形成したＮ＋領域４ｃの端部からＰ＋領域５ｃの端部までの長さ（ｎｐ長という。）に依存する。
図３、図４、図５はＳＣＲ素子１のブレークダウン電圧のＬｎ長、Ｌｐ長、ｎｐ長に対する依存性を示す実験結果である。各図の横軸はそれぞれの長さを示し、縦軸はＳＣＲ素子１のブレークダウン電圧Ｖｔ１を示している。
上記各図より、ＳＣＲ素子１のブレークダウン電圧Ｖｔ１は、Ｌｎ長やＬｐ長が短い方が、ｎｐ長が長い方が低下することが判る。この性質を利用すればＳＣＲ素子１のブレークダウン電圧Ｖｔ１を内部回路のブレークダウン電圧より低く設定することができ、ＳＣＲ素子１をＥＳＤ保護素子として有効に機能させることができる。
上記各図より、ＳＣＲ素子１のブレークダウン電圧Ｖｔ１は、Ｌｎ長やＬｐ長が短い方が、ｎｐ長が長い方が低下することが判る。この性質を利用すればＳＣＲ素子１のブレークダウン電圧Ｖｔ１を内部回路のブレークダウン電圧より低く設定することができ、ＳＣＲ素子１をＥＳＤ保護素子として有効に機能させることができる。
このようにしてブレークダウン電圧を内部回路のブレークダウン電圧より低く設定したＳＣＲ素子１を備えた半導体装置１０の信号端子３５に静電気等により定格電流以上の大電流が印加された場合は、その高い電位がＳＣＲ素子１のアノード側のＮ＋領域４ａとＰ＋領域５ａおよびｎＭＯＳ素子２０のドレイン電極２４に印加される。
このとき、ＳＣＲ素子１のブレークダウン電圧が内部回路のブレークダウン電圧より低く設定されているので、ＳＣＲ素子１が先にブレークダウン電圧に達し、ＳＣＲ素子１を介して電流が急激に流れて内部回路を静電気等による影響から保護することができる。
このとき、ＳＣＲ素子１のブレークダウン電圧が内部回路のブレークダウン電圧より低く設定されているので、ＳＣＲ素子１が先にブレークダウン電圧に達し、ＳＣＲ素子１を介して電流が急激に流れて内部回路を静電気等による影響から保護することができる。
また、内部回路を構成する第２の半導体素子であるｎＭＯＳ素子２０のドレイン電極２４の下方に空気層である空洞部３１を設けてあるので、ドレイン電極２４が接続するＮ＋領域２２ｄとチャンネル２１間の空乏層容量を減少させることができ、ｎＭＯＳ素子２０の動作速度を向上させることができる。このように第２の半導体素子の少なくとも一部を第２の領域に形成すればその半導体素子の動作速度を向上させることができる。
以上説明したように、本実施例では、ＳＯＩ構造の半導体装置に、第１の領域の半導体層と絶縁層を除去し、バルク層としてのＰ型半導体基板の一部を掘り込んだ除去部と第２の領域の絶縁層の直下を掘り込んだ空洞部とを設け、Ｐ型半導体基板上にＥＳＤ保護素子としてのＳＣＲ素子を形成するようにしたことによって、半導体層のシリコン層を薄くしたＳＯＩ構造の半導体装置においても比較的厚いＰ型半導体基板を利用してＳＣＲ素子を容易に形成することができ、ＥＳＤ保護素子としての機能を有効に発揮させることができると共に薄い半導体層により内部回路の高密度化を図ることができる。
これに加えて、空気層である空洞部によって内部素子の直下に静電容量の低い領域を設けることができ、半導体層に形成した内部回路の動作速度を向上させることができる。
なお、本実施例ではＰ型半導体基板に設けるＥＳＤ保護素子はＳＣＲ素子として説明したが、第１の半導体素子としてのＥＳＤ保護素子は前記に限らず、ＭＯＳＦＥＴやＰＮダイオードであってもよい。
なお、本実施例ではＰ型半導体基板に設けるＥＳＤ保護素子はＳＣＲ素子として説明したが、第１の半導体素子としてのＥＳＤ保護素子は前記に限らず、ＭＯＳＦＥＴやＰＮダイオードであってもよい。
図６は実施例２のＥＳＤ保護素子近傍の断面を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例は、ＭＯＳＦＥＴであるｎＭＯＳ素子をＥＳＤ保護素子として用いた場合の実施例である。
図６において、４０はｎＭＯＳ素子であり、上記実施例１と同様にして形成された除去部３０の底部のＰ型半導体基板１１上に形成されており、Ｐ型半導体基板１１の表層にそのＰ型不純物の濃度より濃いＮ型不純物を添加拡散してＮ＋領域４２ｓおよび４２ｄを形成し、Ｎ＋領域４２ｓと４２ｄ間のＰ型半導体基板１１の領域がｎＭＯＳ素子４０のチャンネル（Ｐ−領域）として機能する。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例は、ＭＯＳＦＥＴであるｎＭＯＳ素子をＥＳＤ保護素子として用いた場合の実施例である。
図６において、４０はｎＭＯＳ素子であり、上記実施例１と同様にして形成された除去部３０の底部のＰ型半導体基板１１上に形成されており、Ｐ型半導体基板１１の表層にそのＰ型不純物の濃度より濃いＮ型不純物を添加拡散してＮ＋領域４２ｓおよび４２ｄを形成し、Ｎ＋領域４２ｓと４２ｄ間のＰ型半導体基板１１の領域がｎＭＯＳ素子４０のチャンネル（Ｐ−領域）として機能する。
Ｎ＋領域４２ｓおよび４２ｄにそれぞれソース電極４３およびドレイン電極４４が接続され、除去部３０および空洞部３１の形成後に形成された２酸化珪素等の絶縁膜４５を介してチャンネルと対向するゲート電極４６が設けられており、図６に示すようにソース電極４３およびゲート電極４６はアース端子に接続されて接地され、ドレイン電極４４は信号端子３５に接続されている。これによりｎＭＯＳ素子４０が本実施例のＥＳＤ保護素子として機能する。
なお、本実施例の内部回路の内部素子である第２の半導体素子としてのｎＭＯＳ素子２０は上記実施例１と同様に接続されている。
上記の構成の作用について説明する。
ＳＯＩ構造の半導体装置１０に除去部３０および空洞部３１を形成するときの工程は、上記実施例１と同様であるのでその説明を省略する。
上記の構成の作用について説明する。
ＳＯＩ構造の半導体装置１０に除去部３０および空洞部３１を形成するときの工程は、上記実施例１と同様であるのでその説明を省略する。
このようにして形成された空洞部３１近傍のＰ型半導体基板１１の上面の表層にそのＰ型不純物の濃度より濃いＮ型不純物を添加拡散してＮ＋領域４２ｓおよび４２ｄを形成し、Ｎ＋領域４２ｓと４２ｄ間のＰ型半導体基板１１の領域にマイナス電位を与えてチャンネル（Ｐ−領域）として機能させる。
そして、Ｎ＋領域４２ｓおよび４２ｄのソース電極４３およびドレイン電極４４の接続部等をマスキングして空洞部３１および除去部３０のＰ型半導体基板１１の表面に絶縁膜４５を形成した後にソース電極４３およびドレイン電極４４をそれぞれＮ＋領域４２ｓおよび４２ｄに接続すると共にゲート電極４６を設ける。
そして、Ｎ＋領域４２ｓおよび４２ｄのソース電極４３およびドレイン電極４４の接続部等をマスキングして空洞部３１および除去部３０のＰ型半導体基板１１の表面に絶縁膜４５を形成した後にソース電極４３およびドレイン電極４４をそれぞれＮ＋領域４２ｓおよび４２ｄに接続すると共にゲート電極４６を設ける。
これにより、Ｐ型半導体基板１１の除去部３０の底面にＥＳＤ保護素子としてのｎＭＯＳ素子４０が形成され、上記で図６を用いて説明したように信号端子３５とｎＭＯＳ素子４０やｎＭＯＳ素子２０が接続される。
また、ｎＭＯＳ素子４０をＥＳＤ保護素子として機能させるには、ｎＭＯＳ素子４０のブレークダウンを内部回路の内部素子、例えばｎＭＯＳ素子２０のブレークダウン電圧より低く設定する必要がある。
また、ｎＭＯＳ素子４０をＥＳＤ保護素子として機能させるには、ｎＭＯＳ素子４０のブレークダウンを内部回路の内部素子、例えばｎＭＯＳ素子２０のブレークダウン電圧より低く設定する必要がある。
ｎＭＯＳ素子４０のブレークダウン電圧は、図６に示すゲート電極４６の長さであるゲート長（Ｌｇ長という。）、ゲート電極４６の端部からドレイン電極４４の端部までの距離（Ｌｇｄ長という。）、Ｎ＋領域４２ｄのＮ型不純物の濃度に依存し、Ｌｇ長、Ｌｇｄ長が短い方が、Ｎ＋領域４２ｄのＮ型不純物の濃度が濃い方がｎＭＯＳ素子４０のブレークダウン電圧を低く設定することができ、この性質を利用すればｎＭＯＳ素子４０のブレークダウン電圧を内部回路のブレークダウン電圧より低く設定することができ、ｎＭＯＳ素子４０をＥＳＤ保護素子として有効に機能させることができる。
このようにしてブレークダウン電圧を内部回路のブレークダウン電圧より低く設定したｎＭＯＳ素子４０を備えた半導体装置１０の信号端子３５に静電気等による大電流が印加された場合は、その電位がｎＭＯＳ素子４０のドレイン電極４４およびｎＭＯＳ素子２０のドレイン電極２４に印加される。
このとき、ｎＭＯＳ素子４０のブレークダウン電圧が内部回路のブレークダウン電圧より低く設定されているので、ｎＭＯＳ素子４０が先にブレークダウン電圧に達し、ｎＭＯＳ素子４０を介して電流が急激に流れて内部回路を静電気等による影響から保護することができる。
このとき、ｎＭＯＳ素子４０のブレークダウン電圧が内部回路のブレークダウン電圧より低く設定されているので、ｎＭＯＳ素子４０が先にブレークダウン電圧に達し、ｎＭＯＳ素子４０を介して電流が急激に流れて内部回路を静電気等による影響から保護することができる。
以上説明したように、本実施例では、除去部および空洞部を設け、除去部のＰ型半導体基板上にＥＳＤ保護素子としてのｎＭＯＳ素子を形成するようにしたことによっても、上記実施例１と同様の効果を得ることができる。
なお、本実施例ではＥＳＤ保護素子はｎＭＯＳ素子として説明したが、ＥＳＤ保護素子として形成するＭＯＳＦＥＴはＰチャンネルＭＯＳ素子（ｐＭＯＳ素子という。）であってもよい。
なお、本実施例ではＥＳＤ保護素子はｎＭＯＳ素子として説明したが、ＥＳＤ保護素子として形成するＭＯＳＦＥＴはＰチャンネルＭＯＳ素子（ｐＭＯＳ素子という。）であってもよい。
図７は実施例３のＥＳＤ保護素子近傍の断面を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例は、実施例１と同様に除去部３０のＰ型半導体基板１１上に第１の半導体素子であるＥＳＤ保護素子としてのＳＣＲ素子１が形成され、第２の半導体素子であるトリガ素子としてｎＭＯＳ素子を設けた実施例である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例は、実施例１と同様に除去部３０のＰ型半導体基板１１上に第１の半導体素子であるＥＳＤ保護素子としてのＳＣＲ素子１が形成され、第２の半導体素子であるトリガ素子としてｎＭＯＳ素子を設けた実施例である。
図７において、５０は第２の半導体素子としてのトリガ素子であり、半導体層１３に形成されている。
本実施例トリガ素子５０は、実施例１のｎＭＯＳ素子２０と同様に形成されたｎＭＯＳ素子であり、半導体層１３にＰ型不純物を添加拡散させてマイナス電位を与えたＰ−領域であるチャンネル５１の両側にＮ型不純物を添加拡散させて形成したＮ＋領域５２ｓおよび５２ｄにそれぞれ接続されたソース電極５３およびドレイン電極５４と、チャンネル５１に絶縁膜５５を介して対向するゲート電極５６とを備えている。
本実施例トリガ素子５０は、実施例１のｎＭＯＳ素子２０と同様に形成されたｎＭＯＳ素子であり、半導体層１３にＰ型不純物を添加拡散させてマイナス電位を与えたＰ−領域であるチャンネル５１の両側にＮ型不純物を添加拡散させて形成したＮ＋領域５２ｓおよび５２ｄにそれぞれ接続されたソース電極５３およびドレイン電極５４と、チャンネル５１に絶縁膜５５を介して対向するゲート電極５６とを備えている。
また、トリガ素子５０のドレイン電極５４は、上記実施例１と同様にして形成された空洞部３１の上方に位置しており、図７に示すようにソース電極５３およびゲート電極５６はアース端子に接続されて接地され、ドレイン電極５４は抵抗５７（例えば１ｋΩ）を介して信号端子３５に接続されている。
本実施例のＥＳＤ保護素子は、実施例１と同様にして形成された除去部３０の底部のＰ型半導体基板１１上に形成された実施例１と同様のＳＣＲ素子１であり、図７に示すようにカソード側のＮ＋領域４ｃとＰ＋領域５ｃはアース端子に接続されて接地され、Ｎウェル層３の表層に形成されたアノード側のＮ＋領域４ａはトリガ素子５０のドレイン電極５４と抵抗５７との間に接続され、Ｐ＋領域５ａは直接信号端子３５に接続される。これによりＳＣＲ素子１がトリガ素子５０と電気的に接続して本実施例のトリガ素子５０を有するＥＳＤ保護素子として機能する。
本実施例のＥＳＤ保護素子は、実施例１と同様にして形成された除去部３０の底部のＰ型半導体基板１１上に形成された実施例１と同様のＳＣＲ素子１であり、図７に示すようにカソード側のＮ＋領域４ｃとＰ＋領域５ｃはアース端子に接続されて接地され、Ｎウェル層３の表層に形成されたアノード側のＮ＋領域４ａはトリガ素子５０のドレイン電極５４と抵抗５７との間に接続され、Ｐ＋領域５ａは直接信号端子３５に接続される。これによりＳＣＲ素子１がトリガ素子５０と電気的に接続して本実施例のトリガ素子５０を有するＥＳＤ保護素子として機能する。
なお、本実施例の内部回路の内部素子としてのｎＭＯＳ素子２０は、上記実施例１と同様に接続されている。
上記の構成の作用について説明する。
ＳＯＩ構造の半導体装置１０に除去部３０を形成するときの工程は以下のようになる。
ＳＯＩ構造の積層基板を準備し、半導体層１３にＬＯＣＯＳ等の選択酸化法で酸化膜を形成して素子分離領域１４を形成し、その囲まれた領域に内部回路の各素子および第２の半導体素子としてのトリガ素子５０を形成する。
上記の構成の作用について説明する。
ＳＯＩ構造の半導体装置１０に除去部３０を形成するときの工程は以下のようになる。
ＳＯＩ構造の積層基板を準備し、半導体層１３にＬＯＣＯＳ等の選択酸化法で酸化膜を形成して素子分離領域１４を形成し、その囲まれた領域に内部回路の各素子および第２の半導体素子としてのトリガ素子５０を形成する。
トリガ素子５０は、素子分離領域１４に囲まれた半導体層１３にＮ型不純物を添加拡散してＮ＋領域５２ｓおよび５２ｄを形成し、Ｎ＋領域５２ｓと５２ｄの間にＰ型不純物を添加拡散させ、マイナス電位を与えてチャンネル５１（Ｐ−領域）として機能させ、Ｎ＋領域５２ｓおよび５２ｄのソース電極５３およびドレイン電極５４の接続部等をマスキングして絶縁膜５５を形成した後にソース電極５３およびドレイン電極５４それぞれＮ＋領域５２ｓおよび５２ｄに接続すると共にゲート電極５６を設けて形成される。
この場合に、トリガ素子５０は半導体層１３に内部素子を形成するときに同時に形成するとよい。
その後、上記実施例１と同様にしてＳＯＩ構造の半導体装置１０に除去部３０および空洞部３１を形成し、形成された空洞部３１近傍のＰ型半導体基板１１の上面に上記実施例１と同様にしてＥＳＤ保護素子としてのＳＣＲ素子１を形成する。このとき少なくともトリガ素子５０のドレイン電極５４を空洞部３１の直上に形成する。
その後、上記実施例１と同様にしてＳＯＩ構造の半導体装置１０に除去部３０および空洞部３１を形成し、形成された空洞部３１近傍のＰ型半導体基板１１の上面に上記実施例１と同様にしてＥＳＤ保護素子としてのＳＣＲ素子１を形成する。このとき少なくともトリガ素子５０のドレイン電極５４を空洞部３１の直上に形成する。
そして、上記で図７を用いて説明したように信号端子３５とＳＣＲ素子１やトリガ素子５０および内部素子としてのｎＭＯＳ素子２０を接続する。
このようにして形成されたトリガ素子５０およびＥＳＤ保護素子としてのＳＣＲ素子１のブレークダウン電圧は、それぞれ図８、図９の電流−電圧特性に示すようにＳＣＲ素子１のブレークダウン電圧は約５０Ｖ、トリガ素子５０のブレークダウン電圧は約３Ｖに設定される。
このようにして形成されたトリガ素子５０およびＥＳＤ保護素子としてのＳＣＲ素子１のブレークダウン電圧は、それぞれ図８、図９の電流−電圧特性に示すようにＳＣＲ素子１のブレークダウン電圧は約５０Ｖ、トリガ素子５０のブレークダウン電圧は約３Ｖに設定される。
また、トリガ素子５０のブレークダウン電圧は内部回路のブレークダウン電圧より低く設定される。これにより内部素子を作動させる電源電圧が低電圧化されたＳＯＩ構造の半導体装置１０のＥＳＤ保護素子としての機能を確保することができる。
なお、ＳＣＲ素子１およびｎＭＯＳ素子であるトリガ素子５０のブレークダウン電圧の設定は上記実施例１および実施例２で説明したのと同様にして設定される。
なお、ＳＣＲ素子１およびｎＭＯＳ素子であるトリガ素子５０のブレークダウン電圧の設定は上記実施例１および実施例２で説明したのと同様にして設定される。
上記のようにそれぞれブレークダウン電圧が設定されたトリガ素子５０を有するＳＣＲ素子１を備えた半導体装置１０の信号端子３５に静電気等による大電流が印加された場合は、その電位がＳＣＲ素子１のアノード側のＮ＋領域４ａとＰ＋領域５ａおよびｎＭＯＳ素子２０のドレイン電極２４に印加される。
このとき、内部素子であるｎＭＯＳ素子２０のドレイン電極２４とトリガ素子５０のドレイン電極５４とに電流が流れるが、トリガ素子５０のブレークダウン電圧が内部素子のそれより低く設定されているので、トリガ素子５０が内部素子の定格電圧程度の電圧で先にブレークダウン電圧に達する。
このとき、内部素子であるｎＭＯＳ素子２０のドレイン電極２４とトリガ素子５０のドレイン電極５４とに電流が流れるが、トリガ素子５０のブレークダウン電圧が内部素子のそれより低く設定されているので、トリガ素子５０が内部素子の定格電圧程度の電圧で先にブレークダウン電圧に達する。
また、ＳＣＲ素子１のアノード側のＮ＋領域４ａとトリガ素子５０のドレイン電極５４とは同電位であり、信号端子３５とトリガ素子５０のドレイン電極５４とは抵抗５７を介して接続されているので、信号端子３５と直接接続しているアノード側のＰ＋領域５ａにより多くの電流が流れやすくなり、トリガ素子５０がブレークダウン電圧に達して一瞬トリガ素子５０に電流が流れた後は、ＳＣＲ素子１を介して電流が急激に流れて内部回路を静電気等による大電流から保護することができる。
この場合のトリガ素子５０とＳＣＲ素子１を組合せた場合の電流−電圧特性は図１０に示すようにブレークダウン電圧が約３Ｖであり、ブレークダウン後は大電流が図９に示すＳＣＲ素子１の電流−電圧特性と略同等に流れて内部回路を静電気等による影響から保護することができる。
また、トリガ素子５０はＳＣＲ素子１のブレークダウン電圧の低下を促すための素子であるので、その電極の幅（図７において紙面と直交方向の幅）は一瞬の電流に耐える程度の幅に設定すれば足りる。
また、トリガ素子５０はＳＣＲ素子１のブレークダウン電圧の低下を促すための素子であるので、その電極の幅（図７において紙面と直交方向の幅）は一瞬の電流に耐える程度の幅に設定すれば足りる。
更に、トリガ素子５０を構成するｎＭＯＳ素子のドレイン電極５４の直下に空気層である空洞部３１を設けてあるので、ドレイン電極５４の直下の静電容量を小さくすることができ、ドレイン電極５４が接続するＮ＋領域５２ｄとチャンネル５１間の空乏層容量を減少させてトリガ素子５０の動作速度を向上させ、より有効に半導体層のＥＳＤ保護素子としての機能を発揮させることができる。このように第２の半導体素子としてのトリガ素子の少なくとも一部を第２の領域に形成すればそのトリガ素子の動作速度を向上させてより有効にＥＳＤ保護素子の機能を発揮させることができる。
なお、本実施例ではトリガ素子５０としてｎＭＯＳ素子を用いて説明したが、トリガ素子５０はｐＭＯＳ素子であってもよい。
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、ＳＯＩ構造の半導体装置に半導体層と絶縁層を除去したバルク層としてのＰ型半導体基板上にＥＳＤ保護素子としてのＳＣＲ素子を形成し、半導体層に設けたトリガ素子と接続するようにしてことによって、低電源電圧化された半導体素子の場合においても、トリガ素子の低いブレークダウン電圧によってＳＣＲ素子にＥＳＤ保護素子としての機能を容易に発揮させることができ、ＳＯＩ構造の半導体装置の内部回路の低電源電圧化に対応したＥＳＤ保護素子を得ることができる。
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、ＳＯＩ構造の半導体装置に半導体層と絶縁層を除去したバルク層としてのＰ型半導体基板上にＥＳＤ保護素子としてのＳＣＲ素子を形成し、半導体層に設けたトリガ素子と接続するようにしてことによって、低電源電圧化された半導体素子の場合においても、トリガ素子の低いブレークダウン電圧によってＳＣＲ素子にＥＳＤ保護素子としての機能を容易に発揮させることができ、ＳＯＩ構造の半導体装置の内部回路の低電源電圧化に対応したＥＳＤ保護素子を得ることができる。
また、トリガ素子を空気層である空洞部の直上に設けるようにしたことによって、トリガ素子５０の動作速度を向上させることができ、薄い半導体層に形成した低電源電圧化された内部回路のＥＳＤ保護素子としての機能をより有効に発揮させることができる。
なお、上記各実施例においては、バルク層としてのＰ型半導体基板に設けるＥＳＤ保護素子は、半導体層に内部回路を形成し、除去部や空洞部を形成した後に形成するとして説明したが、素子分離領域のみを形成した半導体層に先に除去部や空洞部を形成し、その後に半導体層および除去部の底面であるＰ型半導体基板上に内部回路やトリガ素子およびＥＳＤ保護素子を同時に形成するようにしてもよい。これによりＥＳＤ保護素子を有するＳＯＩ構造の半導体装置の製造工程の簡素化を図ることができる。
なお、上記各実施例においては、バルク層としてのＰ型半導体基板に設けるＥＳＤ保護素子は、半導体層に内部回路を形成し、除去部や空洞部を形成した後に形成するとして説明したが、素子分離領域のみを形成した半導体層に先に除去部や空洞部を形成し、その後に半導体層および除去部の底面であるＰ型半導体基板上に内部回路やトリガ素子およびＥＳＤ保護素子を同時に形成するようにしてもよい。これによりＥＳＤ保護素子を有するＳＯＩ構造の半導体装置の製造工程の簡素化を図ることができる。
また、バルク層はシリコン基板であるとして説明したが、サファイヤ基板やゲルマニューム基板等であっても同様に本発明を適用することができる。
１ ＳＣＲ素子
２、１１ Ｐ型半導体基板
３ Ｎウェル層
４ａ、４ｃ、２２ｄ、２２ｓ、４２ｄ、４２ｓ、５２ｄ、５２ｓ Ｎ＋領域
５ａ、５ｃ Ｐ＋領域
６ アノード
７ カソード
１０ 半導体装置
１２ 絶縁層
１３ 半導体層
１４ 素子分離領域
２０、４０ ｎＭＯＳ素子
２１、５１ チャンネル
２３、４３、５３ ソース電極
２４、４４、５４ ドレイン電極
２５、４５、５５ 絶縁膜
２６、４６、５６ ゲート電極
３０ 除去部
３１ 空洞部
３５ 信号端子
５０ トリガ素子
５７ 抵抗
２、１１ Ｐ型半導体基板
３ Ｎウェル層
４ａ、４ｃ、２２ｄ、２２ｓ、４２ｄ、４２ｓ、５２ｄ、５２ｓ Ｎ＋領域
５ａ、５ｃ Ｐ＋領域
６ アノード
７ カソード
１０ 半導体装置
１２ 絶縁層
１３ 半導体層
１４ 素子分離領域
２０、４０ ｎＭＯＳ素子
２１、５１ チャンネル
２３、４３、５３ ソース電極
２４、４４、５４ ドレイン電極
２５、４５、５５ 絶縁膜
２６、４６、５６ ゲート電極
３０ 除去部
３１ 空洞部
３５ 信号端子
５０ トリガ素子
５７ 抵抗
Claims (8)
- 下から順にバルク層と絶縁層と半導体層とを積層して、前記各層に第１の領域と、該第１の領域に隣接する第２の領域と、該第２の領域に隣接する第３の領域とを設定すると共に、前記各領域を重ね合わせた積層基板と、
該積層基板の前記第１の領域の半導体層と絶縁層および前記バルク層の上部を除去した除去部と、
該除去部に隣接する前記第２の領域の前記バルク層の上部を除去した空洞部と、
前記除去部のバルク層に形成された第１の半導体素子と、
前記半導体層の前記第２の領域に少なくとも一部が形成されるようにした第２の半導体素子を有することを特徴とする半導体装置。 - 請求項１に記載の半導体装置おいて、
前記第１の半導体素子は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子であることを特徴とする半導体装置。 - 請求項２に記載の半導体装置おいて、
前記ＥＳＤ保護素子は、ＳＣＲ（Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）素子であることを特徴とする半導体装置。 - 請求項２に記載の半導体装置おいて、
前記ＥＳＤ保護素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする半導体装置。 - 請求項２、請求項３または請求項４に記載の半導体装置おいて、
前記第２の半導体素子は、前記ＥＳＤ保護素子のトリガ素子として該ＥＳＤ保護素子と電気的に接続されていることを特徴とする半導体装置。 - 下から順にバルク層と絶縁層と半導体層とを積層して、前記各層に第１の領域と、該第１の領域に隣接する第２の領域と、該第２の領域に隣接する第３の領域とを設定すると共に、前記各領域を重ね合わせた積層基板を準備する工程と、
該積層基板の前記第１の領域の半導体層と絶縁層とを除去し、該第１の領域のバルク層を露出させる工程と、
前記第１の領域のバルク層の上部を更に掘り込むと共に、前記第２の領域のバルク層の上部を除去して除去部および空洞部を形成する工程と、
前記除去部のバルク層に第１の半導体素子を形成する工程と、
前記半導体層の前記第２の領域に少なくとも一部が形成されるようにした第２の半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法おいて、
前記バルク層に除去部および空洞部を形成する工程は、等方性エッチングを用いることを特徴とする半導体装置の製造方法。 - 請求項６または請求項７に記載の半導体装置の製造方法おいて、
前記半導体層に半導体装置の内部回路を形成すると同時に、前記第１の半導体素子を形成することを特徴とする半導体装置の製造方法。
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