JP2001036006A - 半導体集積回路の入出力保護装置 - Google Patents
半導体集積回路の入出力保護装置Info
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Abstract
(57)【要約】
【課題】静電気等の過電圧、過電流パルスに対する応答
が速い、ラテラルバイポーラ型の入出力保護装置を提供
する。 【解決手段】半導体基板の一導電型領域（第４の拡散
層）に、入出力端子に接続された逆導電型の第１の拡散
層が形成され、一定電位の電極配線に接続された逆導電
型の第２の拡散層が形成されている。そして、この第２
の拡散層の底部に逆導電型の第３の拡散層が第２の拡散
層と接続して形成され、上記第１の拡散層が上記第３の
拡散層で環状に囲われている。ここで、上記の入出力端
子に高電圧が印加される場合に、上記第１の拡散層をコ
レクタとし、第２の拡散層と第３の拡散層をエミッタと
し、上記一導電型領域あるいは第４の拡散層をベースと
してラテラル型バイポーラトランジスタが起動するよう
になっている。
が速い、ラテラルバイポーラ型の入出力保護装置を提供
する。 【解決手段】半導体基板の一導電型領域（第４の拡散
層）に、入出力端子に接続された逆導電型の第１の拡散
層が形成され、一定電位の電極配線に接続された逆導電
型の第２の拡散層が形成されている。そして、この第２
の拡散層の底部に逆導電型の第３の拡散層が第２の拡散
層と接続して形成され、上記第１の拡散層が上記第３の
拡散層で環状に囲われている。ここで、上記の入出力端
子に高電圧が印加される場合に、上記第１の拡散層をコ
レクタとし、第２の拡散層と第３の拡散層をエミッタと
し、上記一導電型領域あるいは第４の拡散層をベースと
してラテラル型バイポーラトランジスタが起動するよう
になっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
入出力保護装置に関する。
入出力保護装置に関する。
【０００２】
【従来の技術】従来、半導体集積回路の入出力保護装置
は一般に、半導体集積回路を構成するＣＭＯＳトランジ
スタの微細化に伴い、静電気保護が困難になってきてい
る。これは、ＣＭＯＳトランジスタの微細化に伴いゲー
ト酸化膜の薄膜化が進むと、ゲート酸化膜耐圧が低下す
るためである。また、近年、トランジスタの拡散層を金
属シリサイド化することにより、寄生抵抗の低減が図ら
れているが、この金属シリサイド化についても、集積回
路の静電気耐性を劣化させる要因となってきている。
は一般に、半導体集積回路を構成するＣＭＯＳトランジ
スタの微細化に伴い、静電気保護が困難になってきてい
る。これは、ＣＭＯＳトランジスタの微細化に伴いゲー
ト酸化膜の薄膜化が進むと、ゲート酸化膜耐圧が低下す
るためである。また、近年、トランジスタの拡散層を金
属シリサイド化することにより、寄生抵抗の低減が図ら
れているが、この金属シリサイド化についても、集積回
路の静電気耐性を劣化させる要因となってきている。
【０００３】従来のＣＭＯＳで構成される半導体集積回
路の入出力保護装置として、寄生ラテラル型バイポーラ
トランジスタが用いられる。このような技術にはこれま
で種々のものが提案されている。そのような技術とし
て、例えば、特開平８−５１１８８号公報、特開平７−
１２２７１５号公報に記載されているものがある。
路の入出力保護装置として、寄生ラテラル型バイポーラ
トランジスタが用いられる。このような技術にはこれま
で種々のものが提案されている。そのような技術とし
て、例えば、特開平８−５１１８８号公報、特開平７−
１２２７１５号公報に記載されているものがある。
【０００４】従来の寄生ラテラル型バイポーラトランジ
スタで構成される入出力保護装置の代表的例を図５に基
づいて説明する。図５（ａ）はその模式的な平面図であ
り、図５（ｂ）は図５（ａ）に記すＸ−Ｙ方向での断面
図となっている。図５（ｂ）に示すように、例えば導電
型がＰ型のシリコン基板１０１表面にＰ型ウェル層１０
２が形成されている。そして、図５（ａ）および図５
（ｂ）に示すように、Ｐ型ウェル層１０２の表面に選択
的に素子分離絶縁膜１０３が形成されている。
スタで構成される入出力保護装置の代表的例を図５に基
づいて説明する。図５（ａ）はその模式的な平面図であ
り、図５（ｂ）は図５（ａ）に記すＸ−Ｙ方向での断面
図となっている。図５（ｂ）に示すように、例えば導電
型がＰ型のシリコン基板１０１表面にＰ型ウェル層１０
２が形成されている。そして、図５（ａ）および図５
（ｂ）に示すように、Ｐ型ウェル層１０２の表面に選択
的に素子分離絶縁膜１０３が形成されている。
【０００５】そして、Ｐ型ウェル層１０２表面に、導電
型がＮ型の第１の拡散層１０４が形成され、別の領域に
導電型がＮ型の第２の拡散層１０５が形成されている。
さらに、導電型がＰ型の取出し用拡散層１０６が形成さ
れている。ここで、上記第１の拡散層１０４あるいは第
２の拡散層１０５は、ＣＭＯＳトランジスタのソース・
ドレイン領域の拡散層の形成と同一の工程で形成される
ものである。
型がＮ型の第１の拡散層１０４が形成され、別の領域に
導電型がＮ型の第２の拡散層１０５が形成されている。
さらに、導電型がＰ型の取出し用拡散層１０６が形成さ
れている。ここで、上記第１の拡散層１０４あるいは第
２の拡散層１０５は、ＣＭＯＳトランジスタのソース・
ドレイン領域の拡散層の形成と同一の工程で形成される
ものである。
【０００６】上記のような構造において、第１の拡散層
に入出力端子１０７が接続される。そして、第２の拡散
層１０５と取出し用拡散層１０６は接地端子１０８に接
続される。
に入出力端子１０７が接続される。そして、第２の拡散
層１０５と取出し用拡散層１０６は接地端子１０８に接
続される。
【０００７】この入出力保護の構成において、入出力端
子１０７に正極高電圧パルスが印加されると、第１の拡
散層１０４とＰ型ウェル層１０２の接合部でアバランシ
ェブレークダウンが起こり、入出力端子１０７から取出
し用拡散層１０６へと降伏電流が流れる。そして、この
降伏電流によりＰ型ウェル層１０２の電位が局所的に上
昇し、上記第１の拡散層１０４をコレクタとし、第２の
拡散層１０５をエミッタとし、Ｐ型ウェル層１０２をベ
ースとするラテラル型バイポーラトランジスタが作動す
るようになる。このような寄生バイポーラトランジスタ
動作により、入出力端子１０７にかかる静電気帯電によ
るような過電荷は、エミッタとなる第２の拡散層を通し
て接地端子に放電されるようになる。
子１０７に正極高電圧パルスが印加されると、第１の拡
散層１０４とＰ型ウェル層１０２の接合部でアバランシ
ェブレークダウンが起こり、入出力端子１０７から取出
し用拡散層１０６へと降伏電流が流れる。そして、この
降伏電流によりＰ型ウェル層１０２の電位が局所的に上
昇し、上記第１の拡散層１０４をコレクタとし、第２の
拡散層１０５をエミッタとし、Ｐ型ウェル層１０２をベ
ースとするラテラル型バイポーラトランジスタが作動す
るようになる。このような寄生バイポーラトランジスタ
動作により、入出力端子１０７にかかる静電気帯電によ
るような過電荷は、エミッタとなる第２の拡散層を通し
て接地端子に放電されるようになる。
【０００８】
【発明が解決しようとする課題】先述したように、半導
体集積回路は高集積化と共に高速化されていく。このた
めに、半導体集積回路を構成する個々の半導体素子はま
すます微細化され高密度化される。一般に、このように
半導体素子が微細化されると、静電気放電（Ｅｌｅｃｔ
ｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）によ
る半導体装置の不良発生が多発するようになる。
体集積回路は高集積化と共に高速化されていく。このた
めに、半導体集積回路を構成する個々の半導体素子はま
すます微細化され高密度化される。一般に、このように
半導体素子が微細化されると、静電気放電（Ｅｌｅｃｔ
ｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）によ
る半導体装置の不良発生が多発するようになる。
【０００９】上述した寄生のラテラル型のバイポーラト
ランジスタは、立ち上がりが速い正極高電圧パルスに応
答できず、保護素子が機能する前に、内部回路のゲート
酸化膜破壊が生じやすくなる。特に半導体集積回路の微
細化に伴って、内部回路のゲート酸化膜厚はますます薄
くなるため、さらに破壊され易くなる。
ランジスタは、立ち上がりが速い正極高電圧パルスに応
答できず、保護素子が機能する前に、内部回路のゲート
酸化膜破壊が生じやすくなる。特に半導体集積回路の微
細化に伴って、内部回路のゲート酸化膜厚はますます薄
くなるため、さらに破壊され易くなる。
【００１０】従来の上述したラテラル型バイポーラ入出
力保護装置では、アバランシェブレークダウン後の降伏
電流は、Ｐ型のシリコン基板１０１より低抵抗であるＰ
型ウェル層１０２領域を流れるため、バイポーラのベー
スに相当するＰ型ウェル層１０２の電位が上昇し難く、
入出力保護装置の応答を速くできないという問題があっ
た。
力保護装置では、アバランシェブレークダウン後の降伏
電流は、Ｐ型のシリコン基板１０１より低抵抗であるＰ
型ウェル層１０２領域を流れるため、バイポーラのベー
スに相当するＰ型ウェル層１０２の電位が上昇し難く、
入出力保護装置の応答を速くできないという問題があっ
た。
【００１１】本発明の目的は、静電気等の過電圧、過電
流パルスに対する応答が速い、ラテラルバイポーラ型入
出力保護装置を提供することにある。
流パルスに対する応答が速い、ラテラルバイポーラ型入
出力保護装置を提供することにある。
【００１２】
【課題を解決するための手段】このために本発明の半導
体集積回路の入出力保護装置は、半導体基板の一導電型
領域に形成され且つ入出力端子に接続された逆導電型の
第１の拡散層と、一定電位の電極配線に接続された逆導
電型の第２の拡散層とを有し、前記第２の拡散層の底部
に逆導電型の第３の拡散層が前記第２の拡散層と接続す
るように形成され、前記第１の拡散層が前記第２の拡散
層および第３の拡散層で環状に囲われている。
体集積回路の入出力保護装置は、半導体基板の一導電型
領域に形成され且つ入出力端子に接続された逆導電型の
第１の拡散層と、一定電位の電極配線に接続された逆導
電型の第２の拡散層とを有し、前記第２の拡散層の底部
に逆導電型の第３の拡散層が前記第２の拡散層と接続す
るように形成され、前記第１の拡散層が前記第２の拡散
層および第３の拡散層で環状に囲われている。
【００１３】そして、前記半導体基板の一導電型領域は
前記半導体基板より高濃度の不純物を有する第４の拡散
層でもって形成されている。ここで、前記第４の拡散層
の不純物濃度は、前記半導体基板の表面から内部に向か
って単調に低減している。そして、前記第３の拡散層の
深さは、前記第４の拡散層の深さと同じかそれ以上とな
っている。
前記半導体基板より高濃度の不純物を有する第４の拡散
層でもって形成されている。ここで、前記第４の拡散層
の不純物濃度は、前記半導体基板の表面から内部に向か
って単調に低減している。そして、前記第３の拡散層の
深さは、前記第４の拡散層の深さと同じかそれ以上とな
っている。
【００１４】そして、前記入出力端子に高電圧が印加さ
れる場合に、前記第１の拡散層をコレクタとし、前記第
２の拡散層と第３の拡散層をエミッタとし、前記一導電
型領域あるいは前記第４の拡散層をベースとしてラテラ
ル型バイポーラトランジスタが作動するようになってい
る。
れる場合に、前記第１の拡散層をコレクタとし、前記第
２の拡散層と第３の拡散層をエミッタとし、前記一導電
型領域あるいは前記第４の拡散層をベースとしてラテラ
ル型バイポーラトランジスタが作動するようになってい
る。
【００１５】また、本発明の半導体集積回路の入出力保
護装置では、前記第１の拡散層と第２の拡散層とが、半
導体基板表面の素子分離絶縁膜を介して互いに分離して
いる。あるいは、前記第１の拡散層と第２の拡散層と
は、半導体基板表面に設けられたゲート電極を挟んで形
成されている。ここで、前記素子分離絶縁膜あるいはゲ
ート電極は円形状になるように形成される。
護装置では、前記第１の拡散層と第２の拡散層とが、半
導体基板表面の素子分離絶縁膜を介して互いに分離して
いる。あるいは、前記第１の拡散層と第２の拡散層と
は、半導体基板表面に設けられたゲート電極を挟んで形
成されている。ここで、前記素子分離絶縁膜あるいはゲ
ート電極は円形状になるように形成される。
【００１６】そして、前記ゲート電極は半導体集積内部
回路の信号配線に接続されている。あるいは、前記ゲー
ト電極は一定電位に固定されている。
回路の信号配線に接続されている。あるいは、前記ゲー
ト電極は一定電位に固定されている。
【００１７】上記の半導体集積回路の入出力保護装置で
は、前記一導電型はＰ型であり前記逆導電型はＮ型であ
り前記一定電位が接地電位となっている。あるいは、逆
に前記一導電型がＮ型であり前記逆導電型がＰ型であ
り、前記一定電位は電源電位となっている。
は、前記一導電型はＰ型であり前記逆導電型はＮ型であ
り前記一定電位が接地電位となっている。あるいは、逆
に前記一導電型がＮ型であり前記逆導電型がＰ型であ
り、前記一定電位は電源電位となっている。
【００１８】このように、本発明の半導体集積回路の入
出力保護装置では、寄生ラテラル型バイポーラトランジ
スタのコレクタ領域となる第１の拡散層が深い拡散層で
ある第３の拡散層で環状に囲まれている。このために、
第１の拡散層と一導電型領域との接合領域で生じるアバ
ランシェブレークダウン時の降伏電流は、上記深い第３
の拡散層でもって横方向の流れるが遮られ、半導体基板
の内部に深く流れ込むようになる。通常の半導体基板
は、不純物濃度が低く、高抵抗になっているので、降伏
電流が半導体基板の内部へ流れ込むようになると、上記
半導体基板内部への電流による電位降下でもって、ベー
ス領域となる第４の拡散層あるいは一導電型領域の電位
の絶対値が上昇し易くなり、バイポーラ動作が容易に起
こるようになる。従って、静電気等の過電圧,過電流パ
ルスに対して、入出力保護装置の応答を速くすることが
でき,半導体集積回路が微細化されても充分な保護能力
が確保されるようになる。
出力保護装置では、寄生ラテラル型バイポーラトランジ
スタのコレクタ領域となる第１の拡散層が深い拡散層で
ある第３の拡散層で環状に囲まれている。このために、
第１の拡散層と一導電型領域との接合領域で生じるアバ
ランシェブレークダウン時の降伏電流は、上記深い第３
の拡散層でもって横方向の流れるが遮られ、半導体基板
の内部に深く流れ込むようになる。通常の半導体基板
は、不純物濃度が低く、高抵抗になっているので、降伏
電流が半導体基板の内部へ流れ込むようになると、上記
半導体基板内部への電流による電位降下でもって、ベー
ス領域となる第４の拡散層あるいは一導電型領域の電位
の絶対値が上昇し易くなり、バイポーラ動作が容易に起
こるようになる。従って、静電気等の過電圧,過電流パ
ルスに対して、入出力保護装置の応答を速くすることが
でき,半導体集積回路が微細化されても充分な保護能力
が確保されるようになる。
【００１９】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。図１（ａ）は、本発
明を説明するための半導体集積回路の入出力保護の平面
図であり、図１（ｂ）は図１（ａ）に記すＡ−Ｂで切断
した断面図である。また、図２は、寄生バイポラトラン
ジスタのベースとなる領域の不純物濃度分布を説明する
ためのグラフである。
を図１と図２に基づいて説明する。図１（ａ）は、本発
明を説明するための半導体集積回路の入出力保護の平面
図であり、図１（ｂ）は図１（ａ）に記すＡ−Ｂで切断
した断面図である。また、図２は、寄生バイポラトラン
ジスタのベースとなる領域の不純物濃度分布を説明する
ためのグラフである。
【００２０】図１（ｂ）に示すように、従来の技術で説
明したのと同様にして、Ｐ導電型でその不純物濃度が１
０15原子／ｃｍ3 程度のシリコン基板１表面に第４の拡
散層２，２ａが形成されている。ここで、第４の拡散層
２，２ａの不純物濃度は１０ 17原子／ｃｍ3 程度になる
ように設定される。そして、その深さは１μｍ程度であ
る。そして、図１（ａ）および図１（ｂ）に示すよう
に、第４の拡散層２，２ａの表面に選択的に素子分離絶
縁膜３が形成されている。この素子分離絶縁膜３は公知
のＬＯＣＯＳ法あるいはトレンチ素子分離法でもって形
成される。
明したのと同様にして、Ｐ導電型でその不純物濃度が１
０15原子／ｃｍ3 程度のシリコン基板１表面に第４の拡
散層２，２ａが形成されている。ここで、第４の拡散層
２，２ａの不純物濃度は１０ 17原子／ｃｍ3 程度になる
ように設定される。そして、その深さは１μｍ程度であ
る。そして、図１（ａ）および図１（ｂ）に示すよう
に、第４の拡散層２，２ａの表面に選択的に素子分離絶
縁膜３が形成されている。この素子分離絶縁膜３は公知
のＬＯＣＯＳ法あるいはトレンチ素子分離法でもって形
成される。
【００２１】そして、第４の拡散層２，２ａ表面に、導
電型がＮ型の第１の拡散層４および第２の拡散層５が形
成されている。この場合に、第２の拡散層５は、図１
（ａ）に示すように第１の拡散層４の周りを取り囲むよ
うに形成されている。そしてさらに、導電型がＰ型の取
出し用拡散層６が形成されている。ここで、上記第１の
拡散層４あるいは第２の拡散層５は、ＣＭＯＳトランジ
スタのソース・ドレイン領域の拡散層の形成と同一の工
程で形成されるものである。すなわち、その不純物濃度
は１０20原子／ｃｍ3 程度に設定され、その深さは０．
１μｍ程度である。あるいは、これらの拡散層の表面に
シリサイド層が形成されていてもよい。
電型がＮ型の第１の拡散層４および第２の拡散層５が形
成されている。この場合に、第２の拡散層５は、図１
（ａ）に示すように第１の拡散層４の周りを取り囲むよ
うに形成されている。そしてさらに、導電型がＰ型の取
出し用拡散層６が形成されている。ここで、上記第１の
拡散層４あるいは第２の拡散層５は、ＣＭＯＳトランジ
スタのソース・ドレイン領域の拡散層の形成と同一の工
程で形成されるものである。すなわち、その不純物濃度
は１０20原子／ｃｍ3 程度に設定され、その深さは０．
１μｍ程度である。あるいは、これらの拡散層の表面に
シリサイド層が形成されていてもよい。
【００２２】さらに本発明では、図１（ａ）および図１
（ｂ）に示すように、第３の拡散層７が、上記第２の拡
散層５の領域上であって、上記第４の拡散層２，２ａよ
りも深くなるように形成されている。ここで、第３の拡
散層７の導電型は第２の拡散層５のそれと同一である。
このような第３の拡散層７は、半導体装置の製造工程に
おいてＮウェル層の形成と同一の工程で形成できる。な
お、図１（ａ）では、判り易くするためにこの第３の拡
散層７の領域には斜線が施されている。
（ｂ）に示すように、第３の拡散層７が、上記第２の拡
散層５の領域上であって、上記第４の拡散層２，２ａよ
りも深くなるように形成されている。ここで、第３の拡
散層７の導電型は第２の拡散層５のそれと同一である。
このような第３の拡散層７は、半導体装置の製造工程に
おいてＮウェル層の形成と同一の工程で形成できる。な
お、図１（ａ）では、判り易くするためにこの第３の拡
散層７の領域には斜線が施されている。
【００２３】このような構造において、従来の技術で説
明したのと同様に、第１の拡散層４に入出力端子８が接
続される。そして、第２の拡散層５と取出し用拡散層６
は接地端子９に接続される。
明したのと同様に、第１の拡散層４に入出力端子８が接
続される。そして、第２の拡散層５と取出し用拡散層６
は接地端子９に接続される。
【００２４】この入出力保護装置の構成において、入出
力端子８に正極高電圧パルスが印加されると、第１の拡
散層４と第４の拡散層２ａの接合部でアバランシェブレ
ークダウンが起こる。そして、上記のような本発明のよ
うな構造では、上記アバランシェブレークダウンによる
降伏電流は、第１の拡散層４から縦方向に第４の拡散層
２ａを経てシリコン基板１へと流れ込む。これは、図１
（ｂ）に示すように第４の拡散層２ａが第３の拡散層７
で囲われているために、第４の拡散層を横方向に流れる
降伏電流の経路が遮断されるからである。
力端子８に正極高電圧パルスが印加されると、第１の拡
散層４と第４の拡散層２ａの接合部でアバランシェブレ
ークダウンが起こる。そして、上記のような本発明のよ
うな構造では、上記アバランシェブレークダウンによる
降伏電流は、第１の拡散層４から縦方向に第４の拡散層
２ａを経てシリコン基板１へと流れ込む。これは、図１
（ｂ）に示すように第４の拡散層２ａが第３の拡散層７
で囲われているために、第４の拡散層を横方向に流れる
降伏電流の経路が遮断されるからである。
【００２５】このように、本発明での降伏電流は、シリ
コン基板１を経由して取出し用拡散層６へと流れ込む。
このために、降伏電流の経路が長くなる。また、シリコ
ン基板１の不純物濃度は、第４の拡散層２，２ａの不純
物濃度より低い。
コン基板１を経由して取出し用拡散層６へと流れ込む。
このために、降伏電流の経路が長くなる。また、シリコ
ン基板１の不純物濃度は、第４の拡散層２，２ａの不純
物濃度より低い。
【００２６】これらのために、アバランシェブレークダ
ウンの初期において、第４の拡散層２ａの底面から取出
し用拡散層６間での電圧降下が大きくなり、第４の拡散
層２ａの電位が速く上昇するようになる。
ウンの初期において、第４の拡散層２ａの底面から取出
し用拡散層６間での電圧降下が大きくなり、第４の拡散
層２ａの電位が速く上昇するようになる。
【００２７】そして、この降伏電流により寄生のベース
領域となる第４の拡散層２ａの電位が速く上昇し、上記
第１の拡散層４をコレクタとし、第２の拡散層５および
第３の拡散層７をエミッタとするラテラル型バイポーラ
トランジスタが、従来の技術の場合よりも速く作動する
ようになる。
領域となる第４の拡散層２ａの電位が速く上昇し、上記
第１の拡散層４をコレクタとし、第２の拡散層５および
第３の拡散層７をエミッタとするラテラル型バイポーラ
トランジスタが、従来の技術の場合よりも速く作動する
ようになる。
【００２８】このような寄生バイポーラトランジスタ動
作により、入出力端子８にかかる静電気帯電によるよう
な過電荷は、エミッタとなる第３の拡散層７および第２
の拡散層５を通して接地端子９に放電されるようにな
る。
作により、入出力端子８にかかる静電気帯電によるよう
な過電荷は、エミッタとなる第３の拡散層７および第２
の拡散層５を通して接地端子９に放電されるようにな
る。
【００２９】本発明では、上述したように、ベース領域
となる第４の拡散層２ａが第３の拡散層７で取り囲まれ
ている。このために、第４の拡散層２ａの電位上昇が速
まり、入出力端子８の過電荷のＥＳＤが迅速になされ
る。そして、半導体集積回路の静電保護が完全になされ
るようになる。
となる第４の拡散層２ａが第３の拡散層７で取り囲まれ
ている。このために、第４の拡散層２ａの電位上昇が速
まり、入出力端子８の過電荷のＥＳＤが迅速になされ
る。そして、半導体集積回路の静電保護が完全になされ
るようになる。
【００３０】図１（ｂ）に示すように、ラテラル型バイ
ポーラトランジスタが作動した後の電流はｌ1 経路を経
てエミッタ領域である第３の拡散層７に達する。これ
は、単純にｌ2 経路の方がｌ1 経路より長くなるためで
ある。このために、ＥＳＤが第４の拡散層２ａの表面領
域で生じやすくなる。そこで、このような問題を解決す
る手法について図２に基づいて付け加えて説明する。
ポーラトランジスタが作動した後の電流はｌ1 経路を経
てエミッタ領域である第３の拡散層７に達する。これ
は、単純にｌ2 経路の方がｌ1 経路より長くなるためで
ある。このために、ＥＳＤが第４の拡散層２ａの表面領
域で生じやすくなる。そこで、このような問題を解決す
る手法について図２に基づいて付け加えて説明する。
【００３１】図２は、第４の拡散層２ａの第１の拡散層
４の接合面からシリコン基板１への深さ方向の不純物濃
度分布である。図２に示すように、第４の拡散層２ａ，
２は、その不純物濃度がシリコン基板の方向に単調に低
減するように形成される。
４の接合面からシリコン基板１への深さ方向の不純物濃
度分布である。図２に示すように、第４の拡散層２ａ，
２は、その不純物濃度がシリコン基板の方向に単調に低
減するように形成される。
【００３２】このように第４の拡散層２，２ａが形成さ
れると、ラテラル型バイポーラトランジスタが作動した
場合のｈＦＥ（増幅率）は、ｌ1 経路よりもｌ2 経路の
方で大きくなる。このためにＥＳＤは深さ方向に対して
偏り無く、第３の拡散層７の深さ方向で均一になるよう
に起こるようになる。このようにして、上述したＥＳＤ
が第４の拡散層２ａの表面領域で局所的に生じる場合の
高発熱による入出力保護装置の破壊は防止できるように
なる。
れると、ラテラル型バイポーラトランジスタが作動した
場合のｈＦＥ（増幅率）は、ｌ1 経路よりもｌ2 経路の
方で大きくなる。このためにＥＳＤは深さ方向に対して
偏り無く、第３の拡散層７の深さ方向で均一になるよう
に起こるようになる。このようにして、上述したＥＳＤ
が第４の拡散層２ａの表面領域で局所的に生じる場合の
高発熱による入出力保護装置の破壊は防止できるように
なる。
【００３３】次に、本発明の第２の実施の形態を図３に
基づいて説明する。図３（ａ）は、本発明を説明するた
めの半導体集積回路の入出力保護の平面図であり、図３
（ｂ）は図３（ａ）に記すＣ−Ｄで切断した断面図であ
る。ここで、第１の実施の形態で説明したものと同じの
ものには同一の符号が記されている。
基づいて説明する。図３（ａ）は、本発明を説明するた
めの半導体集積回路の入出力保護の平面図であり、図３
（ｂ）は図３（ａ）に記すＣ−Ｄで切断した断面図であ
る。ここで、第１の実施の形態で説明したものと同じの
ものには同一の符号が記されている。
【００３４】図３（ｂ）に示すように、第１の実施の形
態と同様にして、Ｐ導電型のシリコン基板１表面に第４
の拡散層２，２ａが形成されている。そして、図３
（ａ）および図３（ｂ）に示すように、第４の拡散層
２，２ａの表面に選択的に素子分離絶縁膜３が形成され
ている。
態と同様にして、Ｐ導電型のシリコン基板１表面に第４
の拡散層２，２ａが形成されている。そして、図３
（ａ）および図３（ｂ）に示すように、第４の拡散層
２，２ａの表面に選択的に素子分離絶縁膜３が形成され
ている。
【００３５】そして、図３（ａ）および図３（ｂ）に示
すように、環（リング）形状の閉じたゲート電極１０が
Ｐ型ウェル２上にゲート絶縁膜を介して形成されてい
る。また、Ｎ導電型の第１の拡散層４および第２の拡散
層５が上記ゲート電極１０のパターンに整合して形成さ
れている。ここで、上記第１の拡散層４あるいは第２の
拡散層５は、ＭＯＳトランジスタのソース／ドレイン領
域の拡散層となるものである。
すように、環（リング）形状の閉じたゲート電極１０が
Ｐ型ウェル２上にゲート絶縁膜を介して形成されてい
る。また、Ｎ導電型の第１の拡散層４および第２の拡散
層５が上記ゲート電極１０のパターンに整合して形成さ
れている。ここで、上記第１の拡散層４あるいは第２の
拡散層５は、ＭＯＳトランジスタのソース／ドレイン領
域の拡散層となるものである。
【００３６】さらに、Ｐ導電型の取出し用拡散層６が形
成されている。そして、図３（ａ）および図３（ｂ）に
示すように、第３の拡散層７ａが、上記第２の拡散層５
の領域上の一部であって、上記第４の拡散層２，２ａよ
りも深くなるように形成されている。ここで、第３の拡
散層７ａの導電型は第２の拡散層５のそれと同一であ
る。なお、図３（ａ）では、判り易くするためにこの第
３の拡散層７ａの領域には斜線が施されている。
成されている。そして、図３（ａ）および図３（ｂ）に
示すように、第３の拡散層７ａが、上記第２の拡散層５
の領域上の一部であって、上記第４の拡散層２，２ａよ
りも深くなるように形成されている。ここで、第３の拡
散層７ａの導電型は第２の拡散層５のそれと同一であ
る。なお、図３（ａ）では、判り易くするためにこの第
３の拡散層７ａの領域には斜線が施されている。
【００３７】このような構造において、第１の実施の形
態で説明したのと同様に、第１の拡散層４に入出力端子
８が接続される。そして、第２の拡散層５と取出し用拡
散層６は接地端子９に接続される。
態で説明したのと同様に、第１の拡散層４に入出力端子
８が接続される。そして、第２の拡散層５と取出し用拡
散層６は接地端子９に接続される。
【００３８】この入出力保護装置の構成において、第１
の実施の形態で説明したのと同様に、正極高電圧パルス
が入出力端子８に印加されると、先述したような降伏電
流によりベース領域となる第４の拡散層２ａの電位が速
く上昇し、入出力端子８の過電荷のＥＳＤが迅速になさ
れる。そして、半導体集積回路の静電保護が完全になさ
れるようになる。
の実施の形態で説明したのと同様に、正極高電圧パルス
が入出力端子８に印加されると、先述したような降伏電
流によりベース領域となる第４の拡散層２ａの電位が速
く上昇し、入出力端子８の過電荷のＥＳＤが迅速になさ
れる。そして、半導体集積回路の静電保護が完全になさ
れるようになる。
【００３９】この第２の実施の形態では、入出力端子８
が入力端子となる場合には、ゲート電極１０は固定端子
１１に接続されている。そして、この固定端子１１は接
地電位となっている。逆に入出力端子８が出力端子とな
る場合には、ゲート電極１０は半導体集積回路の内部回
路へ接続される。
が入力端子となる場合には、ゲート電極１０は固定端子
１１に接続されている。そして、この固定端子１１は接
地電位となっている。逆に入出力端子８が出力端子とな
る場合には、ゲート電極１０は半導体集積回路の内部回
路へ接続される。
【００４０】次に、本発明の第３の実施の形態を図４に
基づいて説明する。図４は、本発明を説明するための半
導体集積回路の入出力保護の平面図である。第３の実施
の形態では、平面的なパターン形状が第１の実施の形態
と異なる。断面の構造は第１の実施の形態で説明したも
のとほぼ同じである。そこで、第１の実施の形態で説明
したものと同じのものには同一の符号が記されている。
基づいて説明する。図４は、本発明を説明するための半
導体集積回路の入出力保護の平面図である。第３の実施
の形態では、平面的なパターン形状が第１の実施の形態
と異なる。断面の構造は第１の実施の形態で説明したも
のとほぼ同じである。そこで、第１の実施の形態で説明
したものと同じのものには同一の符号が記されている。
【００４１】図４に示すように、第１の実施の形態と同
様にして、Ｐ導電型のシリコン基板表面に第４の拡散層
が形成され、第４の拡散層の表面に選択的に素子分離絶
縁膜３，３ａが形成されている。そして、図４に示すよ
うに、リング形状の閉じた素子分離絶縁膜３ａがＰ型ウ
ェル上に形成されている。また、Ｎ導電型の第１の拡散
層４ａおよび第２の拡散層５ａが上記素子分離絶縁膜３
ａのパターンに整合して形成されている。
様にして、Ｐ導電型のシリコン基板表面に第４の拡散層
が形成され、第４の拡散層の表面に選択的に素子分離絶
縁膜３，３ａが形成されている。そして、図４に示すよ
うに、リング形状の閉じた素子分離絶縁膜３ａがＰ型ウ
ェル上に形成されている。また、Ｎ導電型の第１の拡散
層４ａおよび第２の拡散層５ａが上記素子分離絶縁膜３
ａのパターンに整合して形成されている。
【００４２】さらに、Ｐ導電型の取出し用拡散層６が形
成されている。そして、第３の拡散層７ｂが、上記第２
の拡散層５ａの領域上であって、上記第４の拡散層より
も深くなるように形成されている。ここで、第３の拡散
層７ｂの導電型は第２の拡散層５ａのそれと同一であ
る。なお、図４では、判り易くするためにこの第３の拡
散層７ｂの領域には斜線が施されている。
成されている。そして、第３の拡散層７ｂが、上記第２
の拡散層５ａの領域上であって、上記第４の拡散層より
も深くなるように形成されている。ここで、第３の拡散
層７ｂの導電型は第２の拡散層５ａのそれと同一であ
る。なお、図４では、判り易くするためにこの第３の拡
散層７ｂの領域には斜線が施されている。
【００４３】このような構造において、第１の実施の形
態で説明したのと同様に、第１の拡散層４ａに入出力端
子が接続される。そして、第２の拡散層５ａと取出し用
拡散層６は接地端子に接続される。
態で説明したのと同様に、第１の拡散層４ａに入出力端
子が接続される。そして、第２の拡散層５ａと取出し用
拡散層６は接地端子に接続される。
【００４４】この第３の実施の形態では、上述した第１
の実施の形態で説明したのと同様の効果が生じる。ま
た、この場合には、第１の拡散層４ａの周辺端部が円形
になるように形成されている。このために、第１の実施
の形態で説明したアバランシェブレークダウンが第１の
拡散層４ａの周辺で一様に起こるようになる。このよう
にして、ＥＳＤが第４の拡散層の表面領域で局所的に生
じることが無くなり、高発熱による入出力保護装置の破
壊が防止できるようになる。
の実施の形態で説明したのと同様の効果が生じる。ま
た、この場合には、第１の拡散層４ａの周辺端部が円形
になるように形成されている。このために、第１の実施
の形態で説明したアバランシェブレークダウンが第１の
拡散層４ａの周辺で一様に起こるようになる。このよう
にして、ＥＳＤが第４の拡散層の表面領域で局所的に生
じることが無くなり、高発熱による入出力保護装置の破
壊が防止できるようになる。
【００４５】以上の実施の形態では、導電型がＰ型のシ
リコン基板に入出力保護装置が形成される場合について
説明した。本発明は、このような場合に限定されるもの
でなく、導電型がＮ型のシリコン基板の場合でも同様に
適用できるものである。但し、この場合には、上記実施
の形態で説明した導電型は全て逆導電型のものに変えな
ければならない。そして、接地端子９および固定端子１
１は電源端子に変えられる。この場合には、負極高電圧
パルスに対して半導体素子の保護が効果的になされる。
また、本発明は、上記のような入出力保護装置がＰ型あ
るいはＮ型のウェル内に形成される場合でも同様に適用
できるものである。
リコン基板に入出力保護装置が形成される場合について
説明した。本発明は、このような場合に限定されるもの
でなく、導電型がＮ型のシリコン基板の場合でも同様に
適用できるものである。但し、この場合には、上記実施
の形態で説明した導電型は全て逆導電型のものに変えな
ければならない。そして、接地端子９および固定端子１
１は電源端子に変えられる。この場合には、負極高電圧
パルスに対して半導体素子の保護が効果的になされる。
また、本発明は、上記のような入出力保護装置がＰ型あ
るいはＮ型のウェル内に形成される場合でも同様に適用
できるものである。
【００４６】また、上記の実施の形態では、シリコン基
板より不純物濃度の高くなる第４の拡散層が形成された
が、本発明は、第４の拡散層の形成されない場合でも同
様に適用できるものである。この場合には、寄生のベー
ス領域はシリコン基板の表面領域である。
板より不純物濃度の高くなる第４の拡散層が形成された
が、本発明は、第４の拡散層の形成されない場合でも同
様に適用できるものである。この場合には、寄生のベー
ス領域はシリコン基板の表面領域である。
【００４７】また、本発明では、第１の拡散層４が第３
の拡散層７と深い素子分離絶縁膜とでリング形状に囲わ
れてもよい。ここで、深い素子分離絶縁膜は上記素子分
離絶縁膜３とは別種のもので、その深さは上記第３の拡
散層７と同程度になる。
の拡散層７と深い素子分離絶縁膜とでリング形状に囲わ
れてもよい。ここで、深い素子分離絶縁膜は上記素子分
離絶縁膜３とは別種のもので、その深さは上記第３の拡
散層７と同程度になる。
【００４８】このような場合も、第１の拡散層と一導電
型領域との接合領域で生じるアバランシェブレークダウ
ン時の降伏電流は、上記深い第３の拡散層と深い素子分
離絶縁膜とでもって横方向の流れるが遮られ、半導体基
板の内部に深く流れ込むようになる。そして、上記の実
施の形態の場合と同様に、ベース領域となる第４の拡散
層あるいは一導電型領域の電位の絶対値が上昇し易くな
り、バイポーラ動作が容易に起こるようになる。
型領域との接合領域で生じるアバランシェブレークダウ
ン時の降伏電流は、上記深い第３の拡散層と深い素子分
離絶縁膜とでもって横方向の流れるが遮られ、半導体基
板の内部に深く流れ込むようになる。そして、上記の実
施の形態の場合と同様に、ベース領域となる第４の拡散
層あるいは一導電型領域の電位の絶対値が上昇し易くな
り、バイポーラ動作が容易に起こるようになる。
【００４９】
【発明の効果】以上に説明したように、本発明の半導体
集積回路の入出力保護装置では、半導体基板の一導電型
領域あるいは第４の拡散層に、入出力端子に接続された
逆導電型の第１の拡散層が形成され、一定電位の電極配
線に接続された逆導電型の第２の拡散層が形成されてい
る。そして、この第２の拡散層の底部に逆導電型の第３
の拡散層が第２の拡散層と接続して形成され、上記第１
の拡散層が前記第２の拡散層および第３の拡散層で環状
に囲われている。
集積回路の入出力保護装置では、半導体基板の一導電型
領域あるいは第４の拡散層に、入出力端子に接続された
逆導電型の第１の拡散層が形成され、一定電位の電極配
線に接続された逆導電型の第２の拡散層が形成されてい
る。そして、この第２の拡散層の底部に逆導電型の第３
の拡散層が第２の拡散層と接続して形成され、上記第１
の拡散層が前記第２の拡散層および第３の拡散層で環状
に囲われている。
【００５０】そして、上記の入出力端子に高電圧が印加
される場合に、上記第１の拡散層をコレクタとし、第２
の拡散層と第３の拡散層をエミッタとし、上記一導電型
領域あるいは第４の拡散層をベースとしてラテラル型バ
イポーラトランジスタが起動するようになっている。こ
のような寄生ラテラル型バイポーラトランジスタの作動
でもってＥＳＤが行われる。
される場合に、上記第１の拡散層をコレクタとし、第２
の拡散層と第３の拡散層をエミッタとし、上記一導電型
領域あるいは第４の拡散層をベースとしてラテラル型バ
イポーラトランジスタが起動するようになっている。こ
のような寄生ラテラル型バイポーラトランジスタの作動
でもってＥＳＤが行われる。
【００５１】そして、このようなＥＳＤのために、外部
から入力端子にかかる過大電圧に対し、保護装置の応答
が速くなり、半導体集積回路の保護能力が大幅に向上す
るようになる。
から入力端子にかかる過大電圧に対し、保護装置の応答
が速くなり、半導体集積回路の保護能力が大幅に向上す
るようになる。
【００５２】また、半導体集積回路の高集積化あるいは
高速化のために、半導体集積回路を構成する個々の半導
体素子が微細化され高密度化されても、本発明により、
ＥＳＤ等による半導体装置の不良発生は容易に防止でき
るようになる。
高速化のために、半導体集積回路を構成する個々の半導
体素子が微細化され高密度化されても、本発明により、
ＥＳＤ等による半導体装置の不良発生は容易に防止でき
るようになる。
【図１】本発明の第１の実施の形態を説明するための入
出力保護装置の平面図と断面図である。
出力保護装置の平面図と断面図である。
【図２】本発明の実施の形態を説明するための不純物濃
度分布を示すグラフである。
度分布を示すグラフである。
【図３】本発明の第２の実施の形態を説明するための入
出力保護装置の平面図と断面図である。
出力保護装置の平面図と断面図である。
【図４】本発明の第３の実施の形態を説明するための入
出力保護装置の平面図である。
出力保護装置の平面図である。
【図５】従来の技術を説明するための入出力保護装置の
平面図と断面図である。
平面図と断面図である。
１ シリコン基板 ２，２ａ 第４の拡散層 ３，３ａ 素子分離絶縁膜 ４，４ａ 第１の拡散層 ５，５ａ 第２の拡散層 ６ 取出し用拡散層 ７，７ａ，７ｂ 第３の拡散層 ８ 入出力端子 ９ 接地端子 １０ ゲート電極 １１ 固定端子
Claims (12)
- 【請求項１】 半導体基板の一導電型領域に形成され且
つ入出力端子に接続された逆導電型の第１の拡散層と、
一定電位の電極配線に接続された逆導電型の第２の拡散
層とを有し、前記第２の拡散層の底部に逆導電型の第３
の拡散層が前記第２の拡散層と接続して形成され、前記
第１の拡散層が前記第２の拡散層および第３の拡散層で
環状に囲われていることを特徴とする半導体集積回路の
入出力保護装置。 - 【請求項２】 前記半導体基板の一導電型領域が前記半
導体基板より高濃度の不純物を有する第４の拡散層でも
って形成されていることを特徴とする請求項１記載の半
導体集積回路の入出力保護装置。 - 【請求項３】 前記第４の拡散層の不純物濃度は、前記
半導体基板の表面から内部に向かって単調に低減してい
ることを特徴とする請求項２記載の半導体集積回路の入
出力保護装置。 - 【請求項４】 前記第３の拡散層の深さが前記第４の拡
散層の深さ以上になっていることを特徴とする請求項２
または請求項３記載の半導体集積回路の入出力保護装
置。 - 【請求項５】 前記第１の拡散層をコレクタとし、前記
第２の拡散層と第３の拡散層をエミッタとし、前記一導
電型領域あるいは前記第４の拡散層をベースとしてラテ
ラル型バイポーラトランジスタが作動することを特徴と
する請求項１から請求項４のうち１つの請求項に記載の
半導体集積回路の入出力保護装置。 - 【請求項６】 前記第１の拡散層と第２の拡散層とが、
半導体基板表面の素子分離絶縁膜を介して互いに分離さ
れていることを特徴とする請求項１から請求項５のうち
１つの請求項に記載の半導体集積回路の入出力保護装
置。 - 【請求項７】 前記第１の拡散層と第２の拡散層とが、
半導体基板表面に設けられたゲート電極を挟んで形成さ
れていることを特徴とする請求項１から請求項５のうち
１つの請求項に記載の半導体集積回路の入出力保護装
置。 - 【請求項８】 前記素子分離絶縁膜あるいは前記ゲート
電極が円形状に形成されていることを特徴とする請求項
６または請求項７記載の半導体集積回路の入出力保護装
置。 - 【請求項９】 前記ゲート電極が半導体集積内部回路の
信号配線に接続されていることを特徴とする請求項７ま
たは請求項８記載の半導体集積回路の入出力保護装置。 - 【請求項１０】 前記ゲート電極が一定電位に固定され
ていることを特徴とする請求項７または請求項８記載の
半導体集積回路の入出力保護装置。 - 【請求項１１】 前記一導電型がＰ型であり前記逆導電
型がＮ型であり、前記一定電位が接地電位であることを
特徴とする請求項１から請求項１０のうち１つの請求項
に記載の半導体集積回路の入出力保護装置。 - 【請求項１２】 前記一導電型がＮ型であり前記逆導電
型がＰ型であり、前記一定電位が電源電位であることを
特徴とする請求項１から請求項１０のうち１つの請求項
に記載の半導体集積回路の入出力保護装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20481999A JP3425574B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体集積回路の入出力保護装置 |
| TW089114328A TW477056B (en) | 1999-07-19 | 2000-07-18 | An input/output protection device for a semiconductor integrated circuit |
| KR1020000041274A KR100347397B1 (ko) | 1999-07-19 | 2000-07-19 | 반도체 집적회로용 입출력 보호 장치 |
| US09/619,669 US6759716B1 (en) | 1999-07-19 | 2000-07-19 | Input/output protection device for a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20481999A JP3425574B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体集積回路の入出力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036006A true JP2001036006A (ja) | 2001-02-09 |
| JP3425574B2 JP3425574B2 (ja) | 2003-07-14 |
Family
ID=16496917
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20481999A Expired - Fee Related JP3425574B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体集積回路の入出力保護装置 |
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| Country | Link |
|---|---|
| US (1) | US6759716B1 (ja) |
| JP (1) | JP3425574B2 (ja) |
| KR (1) | KR100347397B1 (ja) |
| TW (1) | TW477056B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394134B2 (en) | 2004-04-01 | 2008-07-01 | Seiko Epson Corporation | Semiconductor device with electrostatic discharge protection |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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