JP2002100739A

JP2002100739A - 半導体装置

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Publication number: JP2002100739A
Application number: JP2000290026A
Authority: JP
Inventors: Shinichiro Wada; 真一郎和田; Masaru Nagasawa; 大長澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-09-25
Filing date: 2000-09-25
Publication date: 2002-04-05

Abstract

(57)【要約】【課題】回路の占有面積の増加を抑えながら、チャー
ジアップダメージからゲート絶縁膜を充分に保護するこ
とのできる技術を提供する。【解決手段】半導体基板に形成されたＦＥＴのゲート
に配線が接続されている半導体装置において、前記配線
或いはゲートと半導体基板とにコレクタ或いはエミッタ
を夫々接続し、ベースをフローティングとしたバイポー
ラトランジスタを形成し、このバイポーラトランジスタ
のエミッタ或いはコレクタとの接合部分におけるベース
の不純物濃度を前記エミッタ或いはコレクタの不純物濃
度よりも低くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特にチャージアップダメージによる影響の防止に適
用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体装置では、デバイス構造の微細化
の進展に伴いゲート絶縁膜の薄膜化が進むにつれて、ゲ
ート絶縁膜の信頼性劣化が大きな問題となっている。こ
うしたゲート絶縁膜の信頼性劣化の一因として、代表的
なものにチャージアップダメージがある。チャージアッ
プダメージでは、半導体基板に対して電気的にフローテ
ィング状態の配線がプロセス中にＣＶＤ成膜或いはドラ
イエッチング等の工程でプラズマからの荷電粒子によっ
て帯電し、形成されたデバイスの劣化や破壊をもたら
す。例えば、ＭＩＳＦＥＴのゲート電極に接続されてい
る配線に荷電粒子が帯電し、薄いゲート絶縁膜を介して
半導体基板活性領域と接しているゲート電極に帯電した
電荷が集中することによって、ゲート絶縁膜の劣化や破
壊をもたらすことがある。

【０００３】こうしたチャージアップダメージは、ＭＩ
ＳＦＥＴのゲートに接続される配線の面積に応じて帯電
量が増加する傾向にあるため、チャージアップダメージ
を回避するには配線の面積を制限すればよいが、実際に
はブロックセル間を接続する配線或いは２つ以上入力を
必要とする回路の配線等では配線長が長くなり、配線長
に応じて増加してしまう配線の面積を制限することは難
しい。

【０００４】そこでチャージアップダメージを回避する
手段としてゲート電極を保護するダイオードを接続する
技術が考えられた。図１に示すのは保護ダイオードを接
続したＣＭＩＳ型のインバータ回路を示す等価回路図で
ある。このインバータ回路では、ｐ型ＭＩＳトランジス
タＴｒｐとｎ型ＭＩＳトランジスタＴｒｎとが直列に接
続されており、両ＭＩＳＦＥＴのゲートには信号を入力
する入力配線ＩＮが共通接続されているが、この入力配
線は前段回路から連続し長大なものとなりチャージアッ
プダメージを起こしやすい。

【０００５】保護ダイオードＤ１は、トランジスタＴｒ
ｐ，Ｔｒｎのゲートと接続する入力配線ＩＮと、ｎ型Ｍ
ＩＳトランジスタＴｒｐが接続されている電源配線Ｖｄ
ｄとに接続し、保護ダイオードＤ２は、入力配線ＩＮ
と、ｐ型ＭＩＳトランジスタＴｒｐが接続されている接
地配線Ｖｓｓとに接続する。夫々のダイオードＤ１，Ｄ
２は通常の動作電圧の範囲内では逆バイアスとなる向き
に接続されている。

【０００６】図２に示すのは図１に示す保護ダイオード
Ｄ１，Ｄ２を接続したインバータ回路の縦断面図であ
る。単結晶シリコン等の半導体基板１に形成された、ｎ
型ウエル２の活性領域と、ｐ型ウエル３の活性領域と
を、周囲に形成した溝に酸化シリコン等の素子間分離絶
縁膜４を埋め込んで素子間分離を行なっている。

【０００７】そして、夫々の活性領域となるｎ型ウエル
２及びｐ型ウエル３には、ドレイン或いはソースとなる
ｐ型拡散層５或いはｎ型拡散層６が形成され、更にゲー
ト絶縁膜７を介してゲート電極８が成されている。

【０００８】保護ダイオードＤ１は、ｐ型ウエル３内に
ドレイン或いはソースとなるｎ型拡散層６と同様に形成
されたｎ型領域９を形成し、このｎ型領域９をカソード
とし、ｐ型ウエル３をアノードとして利用し、ｎ型領域
９は素子間分離絶縁膜４によって囲まれ分離されてい
る。保護ダイオードＤ２は、ｎ型ウエル２内にドレイン
或いはソースとなるｐ型拡散層５と同様に形成されたｐ
型領域１０をアノードとして、ｎ型ウエル２をカソード
として利用し、ｐ型拡散層５は素子間分離絶縁膜４によ
って囲まれ分離されている。

【０００９】形成されたＦＥＴ及び保護ダイオードＤ
１，Ｄ２は、半導体基板１主面の全面に形成された１層
目の層間絶縁膜１１によって覆われ、この１層目の層間
絶縁膜１１上に１層目の配線層１２が形成され、入力信
号配線層１２ａとゲート電極８或いは保護ダイオードＤ
１，Ｄ２のｐ型拡散層５，ｎ型領域６とが層間絶縁膜１
１を貫通するプラグ１３によって接続され、電源配線層
１２ｂと拡散層５とが同様に接続され、接地配線層１２
ｃと拡散層６とが同様に接続されている。また、電源配
線層１２ｂにはｎ型ウエル２の給電部１４が同様に接続
され、接地配線層１２ｂにはｐ型ウエル３の給電部１５
が同様に接続されている。

【００１０】更に、１層目の配線層１２は２層目の層間
絶縁膜１６に覆われ、この２層目の層間絶縁膜１６上に
２層目の配線層１７が形成され、２層目の配線層と１層
目の入力信号配線層とが層間絶縁膜１６を貫通するプラ
グ１８によって接続されている。

【００１１】この保護ダイオードＤ１，Ｄ２では、入力
配線ＩＮがプラズマからの荷電粒子によってチャージア
ップし、正の高電圧が発生すると保護ダイオードＤ２を
通じてｎ型ウエル２に電流が流れ出し、負の高電圧が発
生すると保護ダイオードＤ１を通じてｐ型ウエル３から
電流が流れ込む。こうして入力配線ＩＮに蓄積された電
荷は、保護ダイオードＤ１，Ｄ２を通じてウエル２，３
との間で放電し、ゲート絶縁膜７に高電界が印加される
のを防止することができる。

【００１２】しかし、このように双方向に保護ダイオー
ドを設けた場合には、図２から判るようにこれらの保護
ダイオード形成のために広いスペースが必要となり、回
路の占有面積が増加するため、高集積化が困難になる。

【００１３】このため保護ダイオードを１つとする技術
が考えられた。図３に示すのは１つの保護ダイオードを
接続したＣＭＩＳ型のインバータ回路を示す等価回路図
であり、（ａ）に示すように図１に示す保護ダイオード
Ｄ１のみを接続する構成、（ｂ）に示すように図１に示
す保護ダイオードＤ２のみを接続する構成とし、図４に
（ｂ）の構成の縦断面図を示す。保護ダイオードＤ１
は、先程と同様にトランジスタのゲートと接続する入力
配線ＩＮを、ｎ型ＭＩＳトランジスタＴｒｐが形成され
ているｐ型ウエルに接続する。

【００１４】この保護ダイオードＤ１では、入力配線Ｉ
Ｎがプラズマからの荷電粒子によってチャージアップ
し、順方向にバイアスされた場合には、保護ダイオード
Ｄ１を通じてｐ型ウエル３に電流が流れ出し、逆方向に
降伏電圧を越える電圧が印加された場合には、保護ダイ
オードＤ１を通じてｐ型ウエル３から逆方向電流が流れ
込む。こうして入力配線ＩＮに蓄積された電荷は、保護
ダイオードＤ３を通じてｐ型ウエル３との間で放電し、
ゲート絶縁膜７に高電界が印加されるのを防止すること
ができる。そして、形成する保護ダイオードが１つとな
ることから、回路の占有面積の増加を低く抑えることが
できる。

【００１５】

【発明が解決しようとする課題】しかしながら、前述し
た微細化の進展によってゲート絶縁膜が更に薄膜化し、
電源電圧の低下に伴いゲート絶縁膜の耐圧も低くなる。
一般にｐｎ接合の逆方向降伏電圧は１０ｖ程度あるため
に、ゲート絶縁膜の耐圧が低下し逆方向降伏電圧よりも
低くなる場合には、前述した技術ではゲート絶縁膜を保
護することができなくなる。ゲート絶縁膜を保護するこ
とができず、ゲート絶縁膜にチャージアップダメージを
受けた場合には、ＭＩＳＦＥＴのしきい値電圧の変動或
いは信頼性の低下等を引き起こし、半導体装置の信頼性
が低下してしまうこととなる。

【００１６】本発明は、このような問題を解決するため
になされたものであり、回路の占有面積の増加を抑えな
がら、チャージアップダメージからゲート絶縁膜を充分
に保護することのできる技術を提供することを課題とす
るものである。

【００１７】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１９】半導体基板に形成されたＦＥＴのゲートに
配線が接続されている半導体装置であって、前記配線或
いはゲートと半導体基板とにコレクタ或いはエミッタを
夫々接続し、ベースをフローティングとしたバイポーラ
トランジスタ（以下、保護バイポーラという）を形成
し、このバイポーラトランジスタのベースの不純物濃度
を前記エミッタ或いはコレクタの不純物濃度よりも低く
する。

【００２０】上述した手段によれば、保護バイポーラに
は、正負何れに帯電した場合にも降伏電流が流れ、ゲー
トに過度の電圧が印加されない。また、保護バイポーラ
形成のために必要なスペースは、保護バイポーラを縦型
とすることによって、保護ダイオード１つの場合と略同
等であり回路占有面積の増加も抑えることができる。

【００２１】以下、本発明の構成について、実施の形態
とともに説明する。

【００２２】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。

【００２３】

【発明の実施の形態】（実施の形態１）図５は、本発明
の一実施の形態である半導体装置の要部であるインバー
タを示す等価回路図であり、図６はその縦断面図であ
り、図７はその平面図である。

【００２４】図４に示すインバータ回路では、ｐ型ＭＩ
ＳトランジスタＴｒｐとｎ型ＭＩＳトランジスタＴｒｎ
とが直列に接続されており、両トランジスタのゲートに
は信号を入力する入力配線ＩＮが接続され、保護バイポ
ーラＢｉは、コレクタをＭＩＳＦＥＴのゲートと接続す
る入力配線ＩＮに接続し、エミッタを接地配線に接続
し、ベースをフローティング状態とする。

【００２５】図６或いは図７に示すように、本実施の形
態の半導体装置は、単結晶シリコン等の半導体基板１に
形成された、ｎ型ウエル２の活性領域と、ｐ型ウエル３
の活性領域とを、周囲に形成した溝に酸化シリコン等の
素子間分離絶縁膜４（図７中斜線を付す）を埋め込んで
素子間分離を行なっている。なお、ここで半導体基板１
としては、半導体基体単体から構成されたもの、半導体
基体にエピタキシャル層等の半導体層を形成したもの、
半導体基体に絶縁層を介して半導体層を形成したもの
（ＳＯＩ基板）等の種々の形態のものを含んでもよい。

【００２６】そして、夫々の活性領域となるｎ型ウエル
２及びｐ型ウエル３には、ドレイン或いはソースとなる
ｐ型拡散層５或いはｎ型拡散層６が形成され、更にゲー
ト絶縁膜７を介してゲート電極８が形成されている。

【００２７】保護バイポーラは、ｎ型ウエル２の半導体
基板１主面にｎ型拡散層６と同様に形成されたｎ型のコ
レクタ領域１９、コレクタ領域１９の直下に形成された
ｐ型のベース領域２０を形成し、ｎ型ウエル２をエミッ
タとして利用した縦型構造となっており、コレクタ領域
１９は素子間分離絶縁膜４によって囲まれて他の素子か
ら分離されている。

【００２８】形成されたＦＥＴ及び保護バイポーラは、
半導体基板１主面の全面に形成された１層目の層間絶縁
膜１１によって覆われ、この１層目の層間絶縁膜１１上
に１層目の配線層１２が形成され、入力信号配線層１２
ａとゲート電極８或いは保護バイポーラのコレクタ領域
１９とが層間絶縁膜１１を貫通するプラグ１３によって
接続され、電源配線層１２ｂと拡散層５とが同様に接続
され、接地配線層１２ｃと拡散層６とが同様に接続され
ている。また、電源配線層１２ｂにはｎ型ウエル２の給
電部１４が同様に接続され、接地配線層１２ｃにはｐ型
ウエル３の給電部１５が同様に接続されている。

【００２９】更に、１層目の配線層１２は２層目の層間
絶縁膜１６に覆われ、この２層目の層間絶縁膜１６上に
２層目の配線層１７が形成され、２層目の配線層と１層
目の入力信号配線層とが層間絶縁膜１６を貫通するプラ
グ１８によって接続されている。

【００３０】本実施の形態の保護バイポーラのコレクタ
領域１９としては例えばリンを４０ＫｅＶのエネルギで
２Ｅ１５／ｃｍ²のドーズ量を注入し、ベース領域２０
としては例えばボロンを４０ＫｅＶのエネルギで２Ｅ１
３／ｃｍ²のドーズ量を注入し、エミッタとなるｎ型ウ
エル２としては例えばリンを２４０ＫｅＶのエネルギで
２Ｅ１３／ｃｍ²のドーズ量を注入する。

【００３１】ベース幅はベース領域２０の接合深さによ
って決まり、不純物濃度はエミッタ，コレクタ何れの不
純物濃度よりも低くなっている。これはエミッタ注入効
率を１に近くまで高めて、保護バイポーラの電流利得を
増大させることで降伏電圧を所望の値に制御するためで
ある。更に、ベースをエミッタ，コレクタ，その他の領
域とは接続せずにフローティング状態とすることで、保
護バイポーラの降伏電圧を従来のｐｎ接合における逆方
向降伏電圧よりも低く設計することができる。

【００３２】即ち、保護バイポーラの降伏電圧ＢＶｃｅ
ｏは、従来のｐｎ接合における逆方向降伏電圧ＢＶｃｂ
ｏに対して電流利得β，定数η（２〜６）から下記の式
で与えられる。

【００３３】

【数１】ＢＶｃｅｏ＝ＢＶｃｂｏ（β）^-1/ ^η この式から、保護バイポーラの降伏電圧ＢＶｃｅｏを、
従来のｐｎ接合における逆方向降伏電圧ＢＶｃｂｏより
も小さくするためには電流利得βを１以上にする必要が
あり、βを調整することで所望の降伏電圧の保護バイポ
ーラを形成することができる。図８は夫々の降伏現象の
電流‐電圧特性を示すグラフであり、例えば降伏電圧Ｂ
Ｖｃｂｏが１２Ｖの場合に、保護バイポーラの降伏電圧
ＢＶｃｅｏは電流利得β＝５０，η＝４とすることで
４．５Ｖまで低下する。これは、なだれ増倍によりエミ
ッタからベースに流れた電流がコレクタ接合を通過する
ときに増倍係数Ｍ倍に増大するためである。

【００３４】例えば電源電圧２．５ＶのＭＩＳＦＥＴで
はゲート耐圧が５Ｖ〜７．５Ｖ程度に設計されており、
従来のｐｎ接合における逆方向降伏では降伏電圧がゲー
ト耐圧を越えてしまい、先にゲート絶縁膜が損傷しゲー
ト絶縁膜を保護することができないが、本実施の形態の
保護バイポーラの降伏電圧が４．５Ｖであればゲート耐
圧の範囲内でチャージアップを解消することが可能であ
る。加えて、保護バイポーラ形成のために必要なスペー
スは保護ダイオード１つの場合と略同等であり回路占有
面積の増加も抑えることができる。

【００３５】図９に示すのは、入力信号配線ＩＮが正に
帯電した場合の保護バイポーラＢｉの動作を説明する等
価回路である。ゲートに接続されている入力信号配線Ｉ
Ｎが正に帯電した場合、接地電位である半導体基板に対
してゲートの電位が高くなり、この電位が保護バイポー
ラＢｉの降伏電圧を越えると入力信号配線ＩＮから基板
に降伏電流が流れる。この時保護バイポーラＢｉのエミ
ッタは基板となる。

【００３６】図１０に示すのは、入力信号配線ＩＮが負
に帯電した場合の保護バイポーラＢｉの動作を説明する
等価回路である。ゲートに接続されている入力信号配線
ＩＮが負に帯電した場合、接地電位である半導体基板に
対してゲートの電位が低くなり、その電位差が保護バイ
ポーラＢｉの降伏電圧を越えると基板から入力信号配線
ＩＮに降伏電流が流れる。この時保護バイポーラＢｉの
エミッタはｎ型ソース，ドレインとなる。

【００３７】このようにして、本発明の保護バイポーラ
では、正負何れに帯電した場合にも降伏電流が流れるた
め、ゲートに過度の電圧が印加されることがなくゲート
絶縁膜の絶縁破壊等の損傷を防止することができる。な
お、本実施の形態の保護バイポーラは、チャージアップ
ダメージの受けやすい回路、具体的にはゲートに接続さ
れる配線が面積比で１００以上となる（ここで厳密に
は、ゲートの面積は、ゲート電極のうち活性領域に位置
しゲート絶縁膜と接している部分の面積であり、活性領
域から外れゲート絶縁膜と接していない部分のゲート電
極の面積は配線の面積となる）回路にのみ接続する構成
としてもよい。

【００３８】（実施の形態２）図１１は、本発明の他の
実施の形態である半導体装置の要部であるインバータを
示す縦断面図である。本実施の形態の半導体装置は保護
バイポーラの構成以外は前述した実施の形態のものと同
様である。

【００３９】本実施の形態の保護バイポーラは、半導体
基板１主面にｎ型拡散層６と同様に形成されたｎ型のコ
レクタ領域１９、コレクタ領域１９の直下にｐ型ウエル
３と同様に形成されたｐ型のベース領域２０を形成し、
半導体基板１をエミッタとして利用した縦型構造となっ
ており、コレクタ領域１９は素子間分離絶縁膜４によっ
て囲まれて他の素子から分離されている。

【００４０】エミッタ‐ベース接合領域及びコレクタ‐
ベース接合領域のベースの不純物濃度はエミッタ，コレ
クタ何れの不純物濃度よりも低くなっている。このため
に半導体基板１の不純物濃度を高くする必要があり、こ
のため本実施の形態では、半導体基板１を１Ｅ１８／ｃ
ｍ³程度の高不純物濃度の高不純物濃度層１ａと通常の
不純物濃度の低不純物濃度層１ｂとによって構成し、ベ
ース領域２０は高不純物濃度層１ａと接続されている。

【００４１】本実施の形態では、前述の実施の形態では
別工程でベース領域２０を形成していたのに対して、ｐ
型ウエル３形成の工程でベース領域２０を形成すること
ができるので工程数を少なくすることができる。

【００４２】（実施の形態３）図１２は、本発明の他の
実施の形態である半導体装置の要部であるインバータを
示す縦断面図である。本実施の形態の半導体装置は保護
バイポーラの構成以外は前述した実施の形態のものと同
様である。

【００４３】本実施の形態の保護バイポーラは、ｐ型ウ
エル３の半導体基板１主面にｎ型拡散層８と同様に形成
されたｎ型のコレクタ領域１９を形成し、ｐ型ウエル３
をベースとして利用し、半導体基板１をエミッタとして
利用した縦型構造となっており、コレクタ領域１９は素
子間分離絶縁膜４によって囲まれて他の素子から分離さ
れている。

【００４４】ベースの不純物濃度はエミッタ，コレクタ
何れの不純物濃度よりも低くなっている。このために半
導体基板１の不純物濃度を高くする必要があり、このた
め本実施の形態では、半導体基板１を１Ｅ１８／ｃｍ³
程度の高不純物濃度の高不純物濃度層１ａと通常の不純
物濃度の低不純物濃度層１ｂとによって構成し、ｐ型ウ
エル３は高不純物濃度層１ａと接続されている。このた
め、ベース‐エミッタ間に接合容量が接続され保護バイ
ポーラの応答速度が低下し、急激に電圧が変化した場合
には降伏が起きる前にゲート絶縁膜が損傷してしまうこ
とも考えられるので、ｐ型ウエル３と高不純物濃度層１
ａとの接合面積はできるだけ小さくしておくのが望まし
い。

【００４５】本実施の形態では、前述の実施の形態１で
は別工程でベース領域２０を形成していたのに対して、
ベース領域２０を形成する工程を省略することができる
ので工程数を少なくすることができる。加えて、前述の
実施の形態２と比較して、ｐ型ウエル３とベース領域２
０との分離距離が不要となるのでチップサイズの増大を
抑えることができる。

【００４６】（実施の形態４）図１３は、本発明の他の
実施の形態である半導体装置の要部であるインバータを
示す縦断面図である。本実施の形態の半導体装置は保護
バイポーラの構成以外は前述した実施の形態のものと同
様である。

【００４７】本実施の形態の保護バイポーラは、ｐ型ウ
エル３の半導体基板１主面にｎ型拡散層６と同様に形成
されたｎ型のコレクタ領域１９を形成し、ｐ型ウエル３
をベースとして利用し、ｐ型ウエル３と半導体基板１主
面とにわたってｎ型拡散層６と同様に形成されたｎ型の
エミッタ領域２１を形成した横型構造となっており、コ
レクタ領域１９及びエミッタ領域２１は素子間分離絶縁
膜４によって囲まれて他の素子から分離されている。

【００４８】エミッタ‐ベース接合領域及びコレクタ‐
ベース接合領域のベースの不純物濃度はエミッタ，コレ
クタ何れの不純物濃度よりも低くなっている。

【００４９】本実施の形態では、前述の実施の形態ベー
ス幅がイオン打込みの条件によって決められていたが、
本実施の形態ではコレクタ領域１９，エミッタ領域２１
形成のマスクによって決められる。イオン打込みの条件
によってベース幅を制御する場合と比較して、ベースを
形成するイオン注入やエミッタ領域を高不純物濃度層と
するための工程を必要としないため工程数が少なくな
る。保護バイポーラの降伏電圧は電源電圧の最大値に対
して、例えば２Ｖ越えた値に設定することで、より確実
にゲート絶縁膜の絶縁破壊を防止することができる。

【００５０】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【００５１】例えば、前述した実施の形態では半導体基
板がｎ型の場合について説明したが、ｐ型の半導体基板
を用いた場合にも夫々の導電型を変更することによっ
て、容易に同一機能を有する構造が得ることができる。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。（１）本発明の保護バイポーラでは、正負何れに帯電し
た場合にも降伏電流が流れ、ゲートに過度の電圧が印加
されないという効果がある。（２）本発明によれば、上記効果（１）により、ゲート
絶縁膜の絶縁破壊等の損傷を防止することができるとい
う効果がある。（３）本発明によれば、保護バイポーラ形成のために必
要なスペースは、保護バイポーラを縦型とすることによ
って、保護ダイオード１つの場合と略同等であり回路占
有面積の増加も抑えることができるという効果がある。

【図面の簡単な説明】

【図１】従来の保護ダイオードを接続したＣＭＩＳ型の
インバータ回路を示す等価回路図である。

【図２】図１に示す保護ダイオードを接続したＣＭＩＳ
型のインバータ回路の縦断面図である。

【図３】従来の保護ダイオードを接続したＣＭＩＳ型の
インバータ回路を示す等価回路図である。

【図４】図２に示す保護ダイオードを接続したＣＭＩＳ
型のインバータ回路の縦断面図である。

【図５】本発明の一実施の形態である保護バイポーラト
ランジスタを接続したＣＭＩＳ型のインバータ回路を示
す等価回路図である。

【図６】本発明の一実施の形態である保護バイポーラト
ランジスタを接続したＣＭＩＳ型のインバータ回路を示
す縦断面図である。

【図７】本発明の一実施の形態である保護バイポーラト
ランジスタを接続したＣＭＩＳ型のインバータ回路を示
す平面図である。

【図８】本発明の保護バイポーラの降伏と従来のｐｎ接
合における逆方向降伏とについて、降伏現象の電流‐電
圧特性を示すグラフである。

【図９】本発明の一実施の形態である保護バイポーラト
ランジスタの動作を説明する等価回路である。

【図１０】本発明の一実施の形態である保護バイポーラ
トランジスタの動作を説明する等価回路である。

【図１１】本発明の他の実施の形態である半導体装置の
要部であるインバータを示す縦断面図である。

【図１２】本発明の他の実施の形態である半導体装置の
要部であるインバータを示す縦断面図である。

【図１３】本発明の他の実施の形態である半導体装置の
要部であるインバータを示す縦断面図である。

【符号の説明】

１…半導体基板、２…ｎ型ウエル、３…ｐ型ウエル、４
…素子間分離絶縁膜、５…ｐ型拡散層、６…ｎ型拡散
層、７…ゲート絶縁膜、８…ゲート電極、９…ｎ型領
域、１０…ｐ型領域、１１，１６…層間絶縁膜、１２，
１７…配線層、１２ａ…入力信号配線層、１２ｂ…電源
配線層、１２ｃ…接地配線層、１３，１８…プラグ、１
４，１５…給電部、１９…コレクタ領域、２０…ベース
領域、２１…エミッタ領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/78 ３０１Ｋ 27/092 29/78 Ｆターム(参考） 5F038 BH06 BH15 CA02 EZ12 EZ20 5F040 DA23 DB03 DB07 5F048 AA01 AA02 AA07 AA09 AB04 AC03 BA01 BA02 BA16 BE03 BF11 BG14 CA01 CA03 CC10 CC13 CC15 CC19 DA09 5F082 AA08 AA31 BA26 BA28 BA47 BC01 BC09 EA10 FA12 GA04

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されたＦＥＴのゲート
に配線が接続されている半導体装置であって、前記配線或いはゲートと半導体基板とにコレクタ或いは
エミッタを夫々接続し、ベースをフローティングとした
バイポーラトランジスタを形成し、このバイポーラトラ
ンジスタのベースの不純物濃度を前記エミッタ或いはコ
レクタの不純物濃度よりも低くしたことを特徴とする半
導体装置。
【請求項２】半導体基板に第１導電型ウエル及び第２
導電型ウエルを形成し、第１導電型ウエルに第１ＭＩＳ
ＦＥＴを形成し、第２導電型ウエルに第２ＭＩＳＦＥＴ
を形成し、第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴのゲ
ートに配線を接続するＣＭＩＳ型の半導体装置であっ
て、前記配線或いはゲートと接続する第１導電型半導体領域
と、この第１導電型半導体領域の直下に設けられた第２
導電型半導体領域と、この第２導電型の半導体領域の周
囲に位置する第１導電型ウエルとによって縦型構造のｎ
ｐｎ型或いはｐｎｐ型バイポーラトランジスタを形成
し、ベースとなる前記第２導電型半導体領域を、フロー
ティングとし、かつその不純物濃度を前記夫々の第１導
電型半導体領域の不純物濃度よりも低くしたことを特徴
とする半導体装置。
【請求項３】半導体基板に第１導電型ウエル及び第２
導電型ウエルを形成し、第１導電型ウエルに第１ＭＩＳ
ＦＥＴを形成し、第２導電型ウエルに第２ＭＩＳＦＥＴ
を形成し、第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴのゲ
ートに配線を接続するＣＭＩＳ型の半導体装置であっ
て、前記配線或いはゲートと接続する第１導電型半導体領域
と、この第１導電型半導体領域の直下に設けられた第２
導電型ウエルと、この第２導電型ウエルと接続した第１
導電型の高不純物濃度半導体基板とによって縦型構造の
ｎｐｎ型或いはｐｎｐ型バイポーラトランジスタを形成
し、ベースとなる前記第２導電型ウエルを、フローティ
ングとし、かつその不純物濃度を前記夫々の第１導電型
半導体領域の不純物濃度よりも低くしたことを特徴とす
る半導体装置。
【請求項４】半導体基板に第１導電型ウエル及び第２
導電型ウエルを形成し、第１導電型ウエルに第１ＭＩＳ
ＦＥＴを形成し、第２導電型ウエルに第２ＭＩＳＦＥＴ
を形成し、第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴのゲ
ートに配線を接続するＣＭＩＳ型の半導体装置であっ
て、前記配線或いはゲートと接続し、前記第２導電型ウエル
に形成された第１導電型半導体領域と、前記第２導電型
ウエルと接続した第１導電型の高不純物濃度半導体基板
とによって縦型構造のｎｐｎ型或いはｐｎｐ型バイポー
ラトランジスタを形成し、ベースとなる前記第２導電型
ウエルを、フローティングとし、かつその不純物濃度を
前記夫々の第１導電型半導体領域の不純物濃度よりも低
くしたことを特徴とする半導体装置。
【請求項５】半導体基板に第１導電型ウエル及び第２
導電型ウエルを形成し、第１導電型ウエルに第１ＭＩＳ
ＦＥＴを形成し、第２導電型ウエルに第２ＭＩＳＦＥＴ
を形成し、第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴのゲ
ートに配線を接続するＣＭＩＳ型の半導体装置であっ
て、前記配線或いはゲートと接続し、前記第２導電型ウエル
に設けられた第１導電型半導体領域と、前記第２導電型
ウエルと半導体基板主面とにわたって形成された第１導
電型半導体領域とによって横型構造のｎｐｎ型或いはｐ
ｎｐ型バイポーラトランジスタを形成し、ベースとなる
前記第２導電型半導体領域を、フローティングとし、か
つその不純物濃度を前記夫々の第１導電型半導体領域の
不純物濃度よりも低くしたことを特徴とする半導体装
置。