JP2007103809A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】製造プロセスにおけるプラズマ電流により破壊されることを防止でき、且つダイオードの耐圧が上昇してしまうことを回避した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１０は、支持基板であるシリコン基板１０１ａと、シリコン基板１０１ａ上の酸化膜１０１ｂと、酸化膜１０１ｂ上のシリコン薄膜１０１ｃとを有するＳＯＩ基板１０１を用い、これのシリコン薄膜１０１ｃ上に形成された入力端子ＩＮ（第２上層配線１３４）と、シリコン薄膜１０１ｃ上に形成されたＶｓｓ端子Ｔvss（第１上層配線１３９）と、シリコン薄膜１０１ｃに形成され、入力端子ＩＮとＶｓｓ端子Ｔvssとに接続された半導体素子（例えばインバータ１１）と、シリコン薄膜１０１ｃに形成され、Ｖｓｓ端子Ｔvssから入力端子ＩＮへ順方向に接続された保護ダイオード１２とを有する。
【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特にＳＯＩ基板を用いた半導体装置及び半導体装置の製造方法であって、製造プロセスにおけるダメージの発生を防止した半導体装置及び半導体装置の製造方法に関する。
従来、バルク基板を用いた半導体装置では、製造プロセスにおけるプラズマ電流によって半導体素子がダメージを受けることを防止するために、回路の入力端子と基板との間に順方向に保護ダイオードを接続していた。このような構成を有する半導体装置９０の回路構成を図１に示す。なお、本説明では、バルク基板にインバータ９１が作り込まれた半導体装置９０を例に挙げる。
図１に示すように、従来技術による半導体装置９０は、電源線Ｖｄｄと電源線Ｖｓｓとの間に直列に接続されたｐ型のＭＯＳ（Metal-Oxide Semiconductor）トランジスタ（以下、ＰＭＯＳトランジスタという）Ｐ９１及びｎ型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｎ９１を有する。ＰＭＯＳトランジスタＰ９１のソースは電源線Ｖｄｄに接続される。ＮＭＯＳトランジスタＮ９１のソースは電源線Ｖｓｓに接続される。ＰＭＯＳトランジスタＰ９１とＮＭＯＳトランジスタＮ９１とのドレインは、共通結線され、出力端子ＯＵＴに接続される。また、ＰＭＯＳトランジスタＰ９１とＮＭＯＳトランジスタＮ９１とのゲートは共通結線され、入力端子ＩＮに接続される。入力端子ＩＮは、半導体装置９０における上層のメタル配線９３に接続されると共に、順方向に接続された保護ダイオード９２を介してバルク基板に接続される。
このように、従来技術において、保護ダイオード９２は入力端子ＩＮとバルク基板との間にのみ設けられていた。
また、近年の半導体装置では、小型化及び動作の高速化を目的として、バルク基板の代わりに、ＳＯＩ（Silicon On Insulator）構造を有する半導体基板（以下、ＳＯＩ基板という）が用いられるようになってきた。
なお、参考として、以下に示す特許文献１には、ＳＯＩ基板に作り込まれた半導体装置の動作中のサージ電流に対する耐性を向上するために、入力端子と電源Ｖｓｓ又は電源Ｖｄｄとの間に保護ダイオードを設ける構成が開示されている。
特許第３４１５４０１号公報
上記のようなバルク基板に形成された半導体装置は、製造プロセス中、ソースとドレインとゲートとの電位がバルク基板と同電位に保たれる。なお、ゲートは、上述したように、保護ダイオードを介してバルク基板に接続されることで、これと同電位に保たれている。
これに対して、ＳＯＩ基板を用いた半導体装置では、バルク基板に形成された半導体装置と異なり、ソースとドレインとゲートとがＳＯＩ基板から電気的に浮いた状態となっている。これは、ＳＯＩ基板の構造上、半導体素子の形成領域であるシリコン薄膜と基板との間に絶縁層が介在するためである。このような構成を有する半導体装置に対して、バルク基板を用いた半導体装置と同様に、ゲートと基板との間に保護ダイオードを挿入すると、ゲートのみがソース及びドレインに対して電位を持ってしまう。このため、製造プロセスにおけるプラズマ電流がゲートに集中して流れてしまい、この結果、半導体素子が破壊されてしまうという問題が発生する。
なお、上述した特許文献１により開示された構造も、入力端子と電源Ｖｓｓ又は電源Ｖｄｄとの間に保護ダイオードを設ける構成であるため、上記の問題を解決することはできない。また、この特許文献１が開示する保護トランジスタは、ｎ型又はｐ型の不純物が拡散された領域上に導電性の膜が形成されている。このように、不純物拡散領域上に導電膜が存在すると、例えば完全空乏型のＳＯＩ基板を用いた場合、この不純物拡散領域が空欠化してしまい、ダイオードの耐圧、すなわちブレークダウン時の電圧が高くなってしまう。このため、プラズマ電流などのサージ電流を効率よく放出することが困難となり、保護性能が低下してしまうという問題がある。また、このようにダイオードの耐圧が高くなると、プラズマダメージに対する制御性が低下してしまうという問題も発生させる。
そこで本発明は、上記の問題に鑑みてなされたものであり、製造プロセスにおけるプラズマ電流により破壊されることを防止でき、且つダイオードの耐圧が上昇してしまうことを回避した半導体装置及び半導体装置の製造方法を提供することを目的とする。
かかる目的を達成するために、本発明による半導体装置は、支持基板と、支持基板上の酸化膜と、酸化膜上の半導体薄膜と、半導体薄膜上に形成された第１端子と、半導体薄膜上に形成された第２端子と、半導体薄膜に形成され、第１端子と第２端子とに接続された半導体素子と、半導体薄膜に形成され、第２端子から第１端子へ順方向に接続された保護ダイオードとを有して構成される。
例えば半導体素子が半導体薄膜に形成されたソースとドレインとゲートとを有するトランジスタを含む場合、ソースとドレインとゲートとは、支持基板から電気的に浮いた状態である。そこで、ソースとゲートとの間に順方向に保護ダイオードを接続することで、ソース・ゲート間の電位差を解消することが可能となる。この結果、特に製造プロセス中においてプラズマ電流がゲートに集中して流れることを防止でき、これにより半導体装置が破壊されることを回避できる。また、本発明による保護ダイオードは、ｐ型の導電性を持つ拡散領域とｎ型の導電性を持つ拡散領域との間の領域上に導電性の膜を有さない。これにより、保護ダイオードの耐圧が上昇することを回避でき、プラズマ電流などのサージ電流の放電効率が低下すること、並びに制御性が低下することを回避できる。
また、本発明による半導体装置の製造方法は、支持基板と、支持基板上の酸化膜と、酸化膜上の半導体薄膜とを含むＳＯＩ基板を準備する工程と、ＳＯＩ基板における半導体薄膜を第１素子形成領域と第２素子形成領域とを区画する工程と、第１素子形成領域に、ｐ型の導電性を有する第１領域と、ｎ型の導電性を有する第２領域とを有する保護ダイオードを形成する工程と、第２素子形成領域に、ゲート絶縁膜とゲート電極と一対の拡散領域とを有するトランジスタを形成する工程と、保護ダイオードの第１領域と、トランジスタの拡散領域とを電気的に接続する第１配線を形成する工程と、保護ダイオードの第２領域と、トランジスタのゲートとを電気的に接続する第２配線を形成する工程とを有して構成される。
上述したように、例えば半導体素子が半導体薄膜に形成されたソースとドレインとゲートとを有するトランジスタを含む場合、ソースとドレインとゲートとは、支持基板から電気的に浮いた状態である。そこで、半導体薄膜に保護ダイオードを形成し、これをトランジスタにおけるソースとゲートとの間に順方向に接続することで、ソース・ゲート間の電位差を解消することが可能となる。この結果、特に製造プロセス中においてプラズマ電流がゲートに集中して流れることを防止でき、これにより半導体装置が破壊されることを回避できる。また、本発明による保護ダイオードは、上述したように、ｐ型の導電性を持つ拡散領域とｎ型の導電性を持つ拡散領域との間の領域上に導電性の膜を有さない。これにより、保護ダイオードの耐圧が上昇することを回避でき、プラズマ電流などのサージ電流の放電効率が低下すること、並びに制御性が低下することを回避できる。
本発明によれば、製造プロセスにおけるプラズマ電流により破壊されることを防止でき、且つダイオードの耐圧が上昇してしまうことを回避した半導体装置及び半導体装置の製造方法を提供することを目的とする。
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、本実施例では、ＳＯＩ基板に形成する半導体素子をインバータとした場合を例に挙げて説明する。
・全体構成
図２は、本実施例による半導体装置１０の構成を示す回路図である。図２に示すように、半導体装置１０は、電源線Ｖｄｄと電源線Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１を有する。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とのドレインは、共通結線され、出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＰ１１のソースは電源線Ｖｄｄに接続される。ＮＭＯＳトランジスタＮ１１のソースは電源線Ｖｓｓに接続されると共に、Ｖｓｓ端子Ｔvss（第２端子）に接続される。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とのゲートは共通結線され、入力端子ＩＮ（第１端子）に接続される。
また、半導体装置１０は、保護ダイオード１２を有する。保護ダイオード１２のアノードはＶｓｓ端子Ｔvssに接続される。また、保護ダイオード１２のカソードは、入力端子ＩＮに接続されると共に、メタル配線１３に接続される。すなわち、本実施例では、半導体素子であるインバータ１１のソースとゲートとの間に順方向に保護ダイオード１２を設ける。メタル配線１３は、図示しない配線を介してＳＯＩ基板における支持基板（後述するシリコン基板１０１ａに相当）に接続される。このような構成とすることで、メタル配線１３又は入力端子ＩＮからＮＭＯＳトランジスタＮ１１のソースへ、これをチャージする電流が流れることを防止でき、インバータ１１におけるソースとゲートとの電位を同電位に保つことが可能となる。結果、ＳＯＩ基板に形成された半導体素子がプラズマ電流により破損されることを防止できる。なお、保護ダイオード１２のカソードと、インバータ１１のゲートとは、信号線であるメタル配線１３（メタル層）に電気的に接続される。
・半導体装置の断面構造
次に、本実施例による半導体装置１０の層構造を図面と共に詳細に説明する。図３は、半導体装置１０の層構造を示す断面図である。なお、図３では、ＳＯＩ基板１０１上面に対して垂直な面で保護ダイオード１２を切断した際の断面図を示す。また、図３では、説明の簡略化のため、ＰＭＯＳトランジスタＰ１１の構成を省略する。
図３に示すように、保護ダイオード１２及びＮＭＯＳトランジスタＮ１１は、シリコン基板１０１ａ（支持基板）上に酸化膜１０１ｂとシリコン薄膜１０１ｃ（半導体薄膜）とが順次積層された構造を持つＳＯＩ基板１０１の、シリコン薄膜１０１ｃに形成される。なお、酸化膜１０１ｂは、埋め込み酸化膜（ＢＯＸ膜）であってもよい。また、保護ダイオード１２とＮＭＯＳトランジスタＮ１１との間は、ＳＯＩ基板１０１における素子形成領域を区画する素子分離絶縁膜１０２により電気敵に分離されている。なお、この構造は、ＰＭＯＳトランジスタＰ１１も同様である。
・・保護ダイオードの断面構造
保護ダイオード１２は、ｐ型の導電性を持つ拡散領域（以下、Ｐ拡散領域という）１１１ｐと、Ｐ拡散領域１１１ｐ（第１拡散領域又は第１領域）上部に形成されたシリサイド膜１１１ａと、ｎ型の導電性を持つ拡散領域（以下、Ｎ拡散領域という）１１２ｎと、Ｎ拡散領域１１２ｎ（第２拡散領域又は第２領域）上部に形成されたシリサイド膜１１２ａと、ｐ型又はｎ型の導電性を持つ低拡散領域１１３（第３拡散領域）とを有する。このように、本実施例による保護ダイオード１２は、ＳＯＩ基板１０１に対してラテラルな構造を持つ。すなわち、本実施例では、保護ダイオード１２にラテラル型のダイオードが適用される。
上記構成において、Ｐ拡散領域１１１ｐは、シリコン薄膜１０１ｃの所定の領域にｐ型の不純物イオン（例えばフッ化ボロンＢＦ2）を例えば１×１０15／ｃｍ2程度のドーズ量となるように注入することで形成される。また、このＰ拡散領域１１１ｐの上部は、上述したようにシリサイド膜１１１ａが形成されることで低抵抗化されている。
Ｎ拡散領域１１２ｎは、シリコン薄膜１０１ｃの所定の領域にｎ型の不純物イオン（例えばリンＰ）を例えば１×１０15／ｃｍ2程度のドーズ量となるように注入することで形成される。また、このＮ拡散領域１１２ｎの上部も、Ｐ拡散領域１１１ｐと同様に、シリサイド膜１１２ａが形成されることで低抵抗化されている。
Ｐ拡散領域１１１ｐとＮ拡散領域１１２ｎとの間には、上述したように、ｐ型又はｎ型の導電性を持つ低拡散領域１１３が形成される。本実施例では、この低拡散領域１１３がｐ型の導電性を持つとする。この低拡領域１１３の不純物濃度は、例えばｐ型のシリコン基板を用いてＳＯＩ基板１０１を作成した場合、基板濃度をそのまま使用することができる。なお、使用するシリコン基板の基板抵抗は、たとえば８から２２Ω（オーム）程度とする。
なお、保護ダイオード１２は、Ｐ拡散領域１１１ｐ上面の一部から低拡散領域１１３上面を介してＮ拡散領域１１２ｎ上面の一部にかけて形成された保護膜１１４を有する。この保護膜１１４はシリサイド膜１１１ａ、１１２ａおよび１２２ａを形成する際のシリサイド化に対する保護膜である。この保護膜１１４は、例えばシリコン酸化膜とすることができる。また、その膜厚は、例えば４００Å（オングストローム）程度とすることができる。
・・ＮＭＯＳトランジスタの断面構造
ＮＭＯＳトランジスタＮ１１は、シリコン薄膜１０１ｃ上に形成されたゲート絶縁膜１２１と、ゲート絶縁膜１２１上に形成されたゲート電極１２２と、ゲート電極１２２上部に形成されたシリサイド膜１２２ａと、ｎ型の導電性を持つ一対のソース１２３ｓ及びドレイン１２４ｄ（一対の拡散領域）と、ソース１２３ｓ上部及びドレイン１２４ｄ上部にそれぞれ形成されたシリサイド膜１２３ａ及び１２４ａと、ｐ型の導電性を持つウェル領域１２５とを有する。
上記構成において、ゲート絶縁膜１２１は、例えばシリコン酸化膜である。その膜厚は、例えば４０Å程度とすることができる。なお、この膜厚は、上述した保護膜１１４と同じとすると良い。これにより、保護膜１１４とゲート絶縁膜１２１との形成を同一の工程で行うことができる。
ゲート電極１２２は、例えば所定の不純物を含むことで導電性を有するポリシリコン膜である。その膜厚は、例えば２０００Å程度とすることができる。
ソース１２３ｓ及びドレイン１２４ｄは、シリコン薄膜１０１ｃにおけるゲート電極１２２下を挟む一対の領域に形成された拡散領域である。このソース１２３ｓ及びドレイン１２４ｄは、例えばゲート電極１２２をマスクとして自己整合的にｎ型の不純物（例えばリンＰ）を例えば１×１０15／ｃｍ2程度のドーズ量となるようにシリコン薄膜１０１ｃへ注入することで形成することができる。また、このソース１２３ｓ及びドレイン１２４ｄそれぞれの上部は、上述したようにシリサイド膜１２３ａ及び１２４ａがそれぞれ形成されることで低抵抗化されている。
Ｐ拡散領域１１１ｐとＮ拡散領域１１２ｎとの間は、ｐ型の導電性を持つ不純物（例えばボロンＢ）が例えば１×１０12／ｃｍ2程度のドーズ量となるように注入されることで形成されたウェル領域１２５である。このウェル領域１２５は、動作時に空乏層が形成され、電流が流れる領域である。
以上のように保護ダイオード１２とＮＭＯＳトランジスタＮ１１とが形成されたＳＯＩ基板１０１上には、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とが形成され、これにより保護ダイオード１２とＮＭＯＳトランジスタＮ１１とが上層における半導体素子や配線などから電気的に分離される。第１パッシベーション１０３は例えばシリコン酸化膜とすることができる。その膜厚は、例えば７００Å程度とすることができる。第２パッシベーション１０４は例えばシリコン酸化膜とすることができる。その膜厚は、例えば１０００Å程度とすることができる。第１層間絶縁膜１０５は例えばシリコン酸化膜とすることができる。その膜厚は、例えば８０００Å程度とすることができる。また、第１層間絶縁膜１０５上には、第２層間絶縁膜１０６が形成される。この第２層間絶縁膜１０６は、例えばシリコン酸化膜とすることができる。その膜厚は、例えば８０００Å程度とすることができる。
保護ダイオード１２のＮ拡散領域１１２ｎは、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とを貫通するように形成されたコンタクト内配線１３１と、第１層間絶縁膜１０５上に形成された第１上層配線１３２と、第２層間絶縁膜１０６を貫通するように形成されたコンタクト内配線１３３とを介して、第２層間絶縁膜１０６上に形成された第２上層配線１３４に電気的に接続される。また、ＮＭＯＳトランジスタＮ１１におけるゲート電極１２２は、同じく、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とを貫通するように形成されたコンタクト内配線１３７と、第１層間絶縁膜１０５上に形成された第１上層配線１３６と、第２層間絶縁膜１０６を貫通するように形成されたコンタクト内配線１３５とを介して、第２層間絶縁膜１０６上に形成された第２上層配線１３４に電気的に接続される。これにより、保護ダイオード１２のＮ拡散領域１１２ｎとＮＭＯＳトランジスタＮ１１のゲート電極１２２とが電気的に接続される。なお、第２上層配線１３４は、図２における入力端子ＩＮ及びメタル配線１３に接続されている。また、コンタクト内配線１３１と第１上層配線１３２とコンタクト内配線１３３と第２上層配線１３４とコンタクト内配線１３５と第１上層配線１３６とコンタクト内配線１３７とは、保護ダイオード１２のＮ拡散領域１１２ｎとＮＭＯＳトランジスタＮ１１のゲートとを接続する第２配線である。
また、保護ダイオード１２のＰ拡散領域１１１ｐは、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とを貫通するように形成されたコンタクト内配線１３８を介して、第１層間絶縁膜１０５上に形成された第１上層配線１３９に電気的に接続される。また、ＮＭＯＳトランジスタＮ１１におけるソース１２３ｓは、同じく、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とを貫通するように形成されたコンタクト内配線１４０を介して、第１層間絶縁膜１０５上に形成された第１上層配線１３９に電気的に接続される。これにより、保護ダイオード１２のＰ拡散領域１１１ｐとＮＭＯＳトランジスタＮ１１のソース１２３ｓとが電気的に接続される。なお、第１上層配線１３９は、図２におけるＶｓｓ端子Ｔvssを含む。また、コンタクト内配線１３８と第１上層配線１３９とコンタクト内配線１４０とは、保護ダイオード１２のＰ拡散領域１１１ｐとＮＭＯＳトランジスタＮ１１のソースとを接続する第１配線である。
さらに、ＮＭＯＳトランジスタＮ１１におけるドレイン１２４ｄは、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とを貫通するように形成されたコンタクト内配線１４１を介して、第１層間絶縁膜１０５上に形成された第１上層配線１４２に電気的に接続される。第１上層配線１４２は、図示しないＰＭＯＳトランジスタＰ１１におけるドレイン及び出力端子ＯＵＴに電気的に接続される。これにより、ＮＭＯＳトランジスタＮ１１のドレイン１２４ｄがＰＭＯＳトランジスタＰ１１のドレインと出力端子ＯＵＴとに電気的に接続される。
なお、上述におけるコンタクト内配線１３１、１３７、１３８、１４０及び１４１は、例えば第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５に形成したコンタクトホール内にタングステン（Ｗ）などの導電体を充填することで形成することができる。また、コンタクト内配線１３３及び１３５は、例えば第２層間絶縁膜１０６に形成したコンタクトホール内にタングステン（Ｗ）などの導電体を充填することで形成することができる。
さらに、上述における第１上層配線１３２、１３６、１３９及び１４２は、例えば、膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜との積層膜１３２ａと、膜厚５０００Å程度のアルミニウム（Ａｌ）と銅（Ｃｕ）との合金膜１３２ｂと、膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜との積層膜１３２ｃとを、第１層間絶縁膜１０５上に順次積層し、これらをパターニングすることでそれぞれ形成することができる。同様に、第２上層配線１３４は、例えば、膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜との積層膜１３４ａと、膜厚５０００Å程度のアルミニウム（Ａｌ）と銅（Ｃｕ）との合金膜１３４ｂと、膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜との積層膜１３４ｃとを、第１層間絶縁膜１０５上に順次積層し、これらをパターニングすることでそれぞれ形成することができる。
・製造方法
次に、本実施例による半導体装置１０の製造方法を図面と共に詳細に説明する。なお、以下では、図３と同様に、ＳＯＩ基板１０１に対して垂直な面で保護ダイオード１２を切断した際の断面図を示す。また、以下では、保護ダイオード１２とＮＭＯＳトランジスタＮ１１とに着目して、その製造方法を説明する。
図３から図９は、本実施例による半導体装置１０の製造方法を示すプロセス図である。
本製造方法では、まず、シリコン基板１０１ａ上に酸化膜１０１ｂとシリコン薄膜１０１ｃとが順次積層されたＳＯＩ基板１０１を準備し、これに例えばＳＴＩ（Shallow Trench Isolation）法を用いることで、図４（ａ）に示すように、素子分離絶縁膜１０２を形成する。これにより、素子形成領域であるアクティブ領域がシリコン薄膜１０１ｃに形成される。なお、ここで準備するＳＯＩ基板１０１は、例えば基板抵抗が８〜２２Ω程度のｐ型のシリコン基板を用いて作成されたＳＯＩ基板とする。
次に、ＳＯＩ基板１０１上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、保護ダイオード１２用のアクティブ領域上に、レジストパターンＲ１を形成する。なお、このレジストパターンＲ１は、ＰＭＯＳトランジスタＰ１１用のアクティブ領域上にも形成される。続いて、レジストパターンＲ１をマスクとして、ＮＭＯＳトランジスタＮ１１用のアクティブ領域に、例えばフッ化ボロンイオンを例えば１×１０12／ｃｍ2程度のドーズ量となるように注入することで、図４（ｂ）に示すように、ＮＭＯＳトランジスタＮ１１が形成されるアクティブ領域にウェル領域１２５Ａを形成する。この際、フッ化ボロンイオンは例えば１０ＫｅＶ（キロエレクトロンボルト）程度のエネルギーに加速される。なお、この工程では、ＰＭＯＳトランジスタＰ１１を形成するためのアクティブ領域がレジストパターンにより覆われることで、これにフッ化ボロンイオンが注入されることが防止されている。また、ＰＭＯＳトランジスタＰ１１のウェル領域は、保護ダイオード１２用のアクティブ領域およびＮＭＯＳトランジスタＮ１１用のアクティブ領域上にレジストパターンを形成し、これをマスクとして例えばリンイオンを例えば１×１０12／ｃｍ2程度のドーズ量となるように注入することで形成することができる。さらに、この工程で使用されたレジストパターンは、低拡散領域又はウェル領域を形成後、適宜除去される。
次に、ＳＯＩ基板１０１表面を熱酸化することで、図４（ｃ）に示すように、例えば膜厚４００Å程度のシリコン酸化膜１１４Ａを形成する。膜厚４００Å程度のシリコン酸化膜１１４Ａは、例えば加熱温度を８５０℃とし、加熱時間を５時間とすることで形成することができる。
次に、シリコン酸化膜１１４Ａ上にレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、保護ダイオード１２における保護膜１１４を形成する領域上にレジストパターンＲ２を形成する。続いて、既知のエッチング技術を用い、レジストパターンＲ２をマスクとしてシリコン酸化膜１１４Ａをパターニングすることで、図５（ａ）に示すように、保護ダイオード１２用のアクティブ領域上に保護膜１１４を形成する。なお、この際のエッチングとしては、例えばＨＦやＢＨＦなどをエッチャントとして用いたウェットエッチングを適用することができる。
次に、レジストパターンＲ２を除去した後、露出されたＳＯＩ基板１０１上面を、再度、熱酸化することで、図５（ｂ）に示すように、例えば膜厚４０Å程度のシリコン酸化膜１２１Ａを形成する。膜厚４０Å程度のシリコン酸化膜１２１Ａは、例えば加熱温度を５００℃程度とし、加熱時間を４時間程度とすることで形成することができる。
次に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、シリコン酸化膜１２１Ａ上に所定の不純物を混入しつつ、シリコン（Ｓｉ）を２０００Å程度に堆積させることで、図５（ｃ）に示すように、導電性を有するポリシリコン膜１２２Ａを形成する。
次に、ポリシリコン膜１２２Ａ上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、ＮＭＯＳトランジスタＮ１１におけるゲート電極１２２を形成する領域上に、レジストパターンＲ３を形成する。続いて、既知のエッチング技術を用い、レジストパターンＲ３をマスクとしてポリシリコン膜１２２Ａをパターニングすることで、図６（ａ）に示すように、ＮＭＯＳトランジスタＮ１１用のアクティブ領域におけるシリコン酸化膜１１４Ａ上にゲート電極１２２を形成する。なお、ポリシリコン膜１２２Ａの際のエッチングには、シリコン酸化膜１２１Ａとの選択比が十分に取れる条件を適用することが好ましい。また、ポリシリコン膜１２２Ａのエッチングは、例えば、ポリシリコン膜１２２Ａをパターニングするための工程（これをメインエッチング工程という）とオーバエッチングのための工程（これをオーバエッチング工程という）で行われる。メインエッチング工程での条件には、エッチングガスに例えばＣｌ2ガスとＨＢｒガスとＯ2ガスとの混合ガスを用いることが適用できる。また、オーバエッチング工程での条件には、エッチングガスに例えばＨＢｒガスとＨｅガスとＯ2ガスとの混合ガスを用いることが適用できる。
次に、レジストパターンＲ３を除去した後、既知のエッチング技術を用い、ゲート電極１２２をマスクとしてシリコン酸化膜１２１Ａをパターニングする。これにより、図６（ｂ）に示すように、ＮＭＯＳトランジスタＮ１１用のアクティブ領域上にゲート絶縁膜１２１とゲート電極１２２とが形成される。この際、保護ダイオード１２用のアクティブ領域上に形成された保護膜１１４が多少薄膜化されてもよい。なお、シリコン酸化膜１２１Ａのエッチングは、ゲート電極１２２との選択比が十分に取れる条件を適用することが好ましい。このエッチングには、例えばエッチャントにＨＦやＢＨＦなどを用いたウェットエッチングを適用することができる。
次に、レジストパターンＲ３を除去した後、以上のように加工されたＳＯＩ基板１０１上に、再度、レジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、保護ダイオード１２におけるＮ拡散領域１１２ｎが形成される領域上と、ＮＭＯＳトランジスタＮ１１におけるソース１２３ｓ及びドレイン１２４ｄがそれぞれ形成される領域上とに開口を有するレジストパターンＲ４を形成する。続いて、レジストパターンＲ４の開口から露出された保護ダイオード１２用のアクティブ領域及びＮＭＯＳトランジスタＮ１１用のアクティブ領域に、レジストパターンＲ４をマスクとして、例えばリンイオンを例えば１×１０15／ｃｍ2程度のドーズ量となるように注入することで、図７（ａ）に示すように、保護ダイオード１２用のアクティブ領域にＮ拡散領域１１２ｎ’を形成すると共に、ＮＭＯＳトランジスタＮ１１用のアクティブ領域にソース１２３ｓ’及びドレイン１２４ｄ’を形成する。この際、リンイオンは例えば１０ＫｅＶ程度のエネルギーに加速される。
次に、レジストパターンＲ４を除去した後、再度、ＳＯＩ基板１０１上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、保護ダイオード１２におけるＰ拡散領域１１１ｐが形成される領域上に開口を有するレジストパターンＲ５を形成する。続いて、レジストパターンＲ５の開口から露出された保護ダイオード１２用のアクティブ領域に、レジストパターンＲ５をマスクとして、例えばフッ化ボロンイオンを例えば１×１０15／ｃｍ2程度の濃度となるように注入することで、図７（ｂ）に示すように、保護ダイオード１２用のアクティブ領域にＰ拡散領域１１１ｐ’を形成する。この際、フッ化ボロンイオンは例えば１０ＫｅＶ程度のエネルギーに加速される。なお、以上のように、Ｐ拡散領域１１１ｐ’を形成後、レジストパターンＲ５は除去される。
その後、ＳＯＩ基板１０１を熱処理することで、Ｐ拡散領域１１１ｐ’及びＮ拡散領域１１２ｎ’とソース１２３ｓ’及びドレイン１２４ｄ’とにそれぞれ注入されたイオンを拡散する。これにより、保護ダイオード１２の形成領域にＰ拡散領域１１１ｐ及びＮ拡散領域１１２ｎが形成されると共に、ＮＭＯＳトランジスタＮ１１の形成領域にソース１２３ｓ及びドレイン１２４ｄが形成される。この際の熱処理では、例えば加熱温度を１０００℃とし、加熱時間を１０秒としたランプアニールを用いることができる。
次に、ＳＯＩ基板１０１上に例えばコバルト（Ｃｏ）やチタニウム（Ｔｉ）などの金属を堆積させ、これをシリサイド化することで、図８（ａ）に示すように、Ｐ拡散領域１１１ｐ上部及びＮ拡散領域１１２ｎ上部とソース１２３ｓ上部及びドレイン１２４ｄ上部とに、自己整合的にシリサイド膜１１１ａ、１１２ａ、１２３ａ及び１２４ａをそれぞれ形成する。この際、保護ダイオード１２用のアクティブ領域上に形成された保護膜１１４がマスクとなるため、保護膜１１４下のアクティブ領域にはシリサイド膜が形成されない。
以上のような工程を経ることで、ＳＯＩ基板１０１における各アクティブ領域に、それぞれ保護ダイオード１２とＮＭＯＳトランジスタＮ１１とが形成される。なお、ＰＭＯＳトランジスタＰ１１も、使用するイオン等の極性を替えることで、同様に形成することが可能である。
次に、図８（ｂ）に示すように、保護ダイオード１２及びＮＭＯＳトランジスタ（ＰＭＯＳトランジスタＰ１１も含む）が形成されたＳＯＩ基板１０１上に、例えばＣＶＤ法にて、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とを順次形成する。それぞれの膜厚及び膜種は、上述したように、第１パッシベーション１０３が例えば膜厚７００Å程度のシリコン酸化膜であり、第２パッシベーション１０４が例えば膜厚１０００Å程度のシリコン酸化膜であり、第１層間絶縁膜１０５が例えば膜厚８０００Å程度のシリコン酸化膜である。なお、第１層間絶縁膜１０５上面は、例えばＣＭＰ（Chemical and Mechanical Polishing）法を用いて平坦化されている。
次に、既存のフォトリソグラフィ技術及びエッチング技術を用いることで、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とにコンタクトホールを形成し、これにタングステン（Ｗ）などの導電体を充填することで、Ｐ拡散領域１１１ｐ上のシリサイド膜１１１ａに接続されたコンタクト内配線１３８と、Ｎ拡散領域１１２ｎ上のシリサイド膜１１２ａに接続されたコンタクト内配線１３１と、ゲート電極１２２上のシリサイド膜１２２ａに接続されたコンタクト内配線１３７と、ソース１２３ｓ上のシリサイド膜１２３ａに接続されたコンタクト内配線１４０と、ドレイン１２４ｄ上のシリサイド膜１２４ａに接続されたコンタクト内配線１４１とをそれぞれ形成する。続いて、第１層間絶縁膜１０５上に、例えばＣＶＤ法にて、例えば膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜とよりなる積層膜１３２ａと、例えば膜厚５０００Å程度のアルミニウム（Ａｌ）と銅（Ｃｕ）との合金膜１３２ｂと、例えば膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜とよりなる積層膜１３２ｃとを順次形成し、これらからなる積層膜を既存のフォトリソグラフィ技術及びエッチング技術を用いてパターニングすることで、図９に示すように、第１層間絶縁膜１０５上に、コンタクト内配線１３１と電気的に接続された第１上層配線１３２と、コンタクト内配線１３７と電気的に接続された第１上層配線１３６と、コンタクト内配線１３８及び１４０と電気的に接続された第１上層配線１３９と、コンタクト内配線１４１と電気的に接続された第１上層配線１４２とを形成する。
次に、例えばＣＶＤ法にて、第１層間絶縁膜１０５上に、例えば膜厚８０００Å程度の第２層間絶縁膜１０６を形成する。なお、第２層間絶縁膜１０６上面は、例えばＣＭＰ法を用いて平坦化されている。
次に、既存のフォトリソグラフィ技術及びエッチング技術を用いることで、第２層間絶縁膜１０６にコンタクトホールを形成し、これにタングステン（Ｗ）などの導電体を充填することで、第１上層配線１３２に接続されたコンタクト内配線１３３と、第１上層配線１３６に接続されたコンタクト内配線１３５とをそれぞれ形成する。続いて、第２層間絶縁膜１０６上に、例えばＣＶＤ法にて、例えば膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜とよりなる積層膜１３４ａと、例えば膜厚５０００Å程度のアルミニウム（Ａｌ）と銅（Ｃｕ）との合金膜１３４ｂと、例えば膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜とよりなる積層膜１３４ｃとを順次形成し、これらからなる積層膜を既存のフォトリソグラフィ技術及びエッチング技術を用いてパターニングすることで、図３に示すように、第２層間絶縁膜１０６上に、コンタクト内配線１３３及び１３５と電気的に接続された第２上層配線１３４を形成する。
以上のような工程を経ることで、図３に示すような、本実施例による半導体装置１０を製造することができる。なお、本説明では、ＰＭＯＳトランジスタＰ１１の構成を省略したが、これを含む製造方法は、上述した内容から容易に想定することが可能であるため、ここでは詳細な説明を省略する。
・作用効果
以上のように、本実施例による半導体装置１０は、支持基板であるシリコン基板１０１ａと、シリコン基板１０１ａ上の酸化膜１０１ｂと、酸化膜１０１ｂ上のシリコン薄膜１０１ｃとを有するＳＯＩ基板１０１を用い、これのシリコン薄膜１０１ｃ上に形成された入力端子ＩＮ（第２上層配線１３４）と、シリコン薄膜１０１ｃ上に形成されたＶｓｓ端子Ｔvss（第１上層配線１３９）と、シリコン薄膜１０１ｃに形成され、入力端子ＩＮとＶｓｓ端子Ｔvssとに接続された半導体素子（例えばインバータ１１）と、シリコン薄膜１０１ｃに形成され、Ｖｓｓ端子Ｔvssから入力端子ＩＮへ順方向に接続された保護ダイオード１２とを有して構成される。
また、本実施例による半導体装置１０の製造方法は、支持基板であるシリコン基板１０１ａと、シリコン基板１０１ａ上の酸化膜１０１ｂと、酸化膜１０１ｂ上のシリコン薄膜１０１ｃとを含むＳＯＩ基板１０１を準備し、ＳＯＩ基板１０１におけるシリコン薄膜１０１ｃを素子分離絶縁膜１０２により保護ダイオード１２用のアクティブ領域と半導体素子（例えばＮＭＯＳトランジスタＮ１１）用のアクティブ領域とに区画し、保護ダイオード１２用のアクティブ領域に、ｐ型の導電性を有するＰ拡散領域１１１ｐと、ｎ型の導電性を有するＮ拡散領域１１２ｎとを有する保護ダイオード１２を形成し、半導体素子（例えばＮＭＯＳトランジスタＮ１１）用のアクティブ領域に、ゲート絶縁膜１２１とゲート電極１２２と一対のソース１２３ｓ及びドレイン１２４ｄとを有するトランジスタ（例えばＮＭＯＳトランジスタＮ１１）を形成し、保護ダイオードのＰ拡散領域１１１ｐと、トランジスタのソース１２３ｓとを電気的に接続する配線（上述における第１配線）を形成し、保護ダイオードのＮ拡散領域１１２ｎと、トランジスタのゲート１２２とを電気的に接続する配線（上述における第１配線）を形成する。
例えば半導体素子がシリコン薄膜１０１ｃに形成されたソースとドレインとゲートとを有するトランジスタ（本例ではＮＭＯＳトランジスタＮ１１）を含む場合、ソースとドレインとゲートとは、支持基板であるシリコン基板１０１ａから電気的に浮いた状態である。そこで、本実施例のように、ソースとゲートとの間に順方向に保護ダイオード１２を接続することで、ソース・ゲート間の電位差を解消することが可能となる。この結果、特に製造プロセス中においてプラズマ電流がゲートに集中して流れることを防止でき、これにより半導体装置１０が破壊されることを回避できる。また、本実施例による保護ダイオード１２は、Ｐ拡散領域１１１ｐとＮ拡散領域１１２ｎとの間の領域上に導電性の膜を有さない。これにより、保護ダイオード１２の耐圧が上昇することを回避でき、プラズマ電流などのサージ電流の放電効率が低下すること、並びに制御性が低下することを回避できる。
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。また、本実施例では、実施例１と同様に、ＳＯＩ基板に形成する半導体素子をインバータとした場合を例に挙げて説明する。
・全体構成
図１０は、本実施例による半導体装置２０の構成を示す回路図である。図１０に示すように、半導体装置２０は、実施例１による半導体装置１０（図２参照）と同様の構成において、保護ダイオード１２のアノードとＶｓｓ端子Ｔvssとを結ぶ配線が基板に接続された構成を有する。なお、その他の構成は、半導体装置１０と同様であるため、ここでは詳細な説明を省略する。
このように、保護ダイオード１２のアノード及びＶｓｓ端子Ｔvssを基板に接続することで、例えば保護ダイオード１２の接合耐圧以上の電流がＶｓｓ端子Ｔvssと入力端子ＩＮとの間に入力された場合でも、これをＳＯＩ基板１０１におけるシリコン基板１０１ａへ流すことが可能となり、結果、ＳＯＩ基板に形成された半導体素子がプラズマ電流により破損されることを更に防止できる。なお、ここで言う接合耐圧とは、保護ダイオード１２がブレークダウンを起こす際の電圧である。また、保護ダイオード１２のカソードと、インバータ１１のゲートとは、メタル配線１３に電気的に接続される。
・半導体装置の断面構造
次に、本実施例による半導体装置２０の層構造を図面と共に詳細に説明する。図１１は、半導体装置２０の層構造を示す断面図である。なお、図１１では、ＳＯＩ基板１０１上面に対して垂直な面で保護ダイオード１２を切断した際の断面図を示す。また、図１１では、説明の簡略化のため、ＰＭＯＳトランジスタＰ１１の構成を省略する。
図３に示すように、半導体装置２０は、実施例１による半導体装置１０と同様の構成（図３参照）において、保護ダイオード１２のＰ拡散領域１１１ｐと、ＮＭＯＳトランジスタＮ１１のソース１２３ｓとを電気的に接続する第１上層配線１３９が、コンタクト内配線２０２を介して、ＳＯＩ基板１０１に形成された基板コンタクト２０１に接続された構成を有する。なお、基板コンタクト２０１とは、ＳＯＩ基板１０１におけるシリコン基板１０１ａと電気的なコンタクトを取るための構成である。また、基板コンタクト２０１の上部は、シリサイド膜２０１ａが形成されることで低抵抗化されている。
この構成において、基板コンタクト２０１は、ＳＯＩ基板１０１におけるシリコン基板１０１ａにｐ型の不純物（例えばボロンＢ）を例えば１×１０15／ｃｍ2程度のドーズ量となるように注入することで形成される。この基板コンタクト２０１は、例えば素子分離絶縁膜１０２及びＳＯＩ基板１０１における酸化膜１０１ｂを貫通するコンタクトホールを設け、これからシリコン基板１０１ａにイオンを注入し、拡散することで形成することができる。
他の構成は、実施例１による半導体装置１０（図３参照）と同様であるため、ここでは詳細な説明を省略する。
・製造方法
次に、本実施例による半導体装置２０の製造方法を図面と共に詳細に説明する。なお、以下では、図１１と同様に、ＳＯＩ基板１０１に対して垂直な面で保護ダイオード１２を切断した際の断面図を示す。また、以下では、保護ダイオード１２とＮＭＯＳトランジスタＮ１１とに着目して、その製造方法を説明する。
図１２から図１８は、本実施例による半導体装置２０の製造方法を示すプロセス図である。
本製造方法では、まず、シリコン基板１０１ａ上に酸化膜１０１ｂとシリコン薄膜１０１ｃとが順次積層されたＳＯＩ基板１０１を準備し、これに例えばＳＴＩ法を用いることで、図１２（ａ）に示すように、素子分離絶縁膜１０２を形成する。これにより、素子形成領域であるアクティブ領域がシリコン薄膜１０１ｃに形成される。なお、ここで準備するＳＯＩ基板１０１は、実施例１と同様に、例えば基板抵抗が８〜２２Ω程度のｐ型のシリコン基板を用いた作成されたＳＯＩ基板である。
次に、ＳＯＩ基板１０１上にレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、保護ダイオード１２用のアクティブ領域に、レジストパターンＲ１１を形成する。なお、このレジストパターンＲ１は、ＰＭＯＳトランジスタＰ１１用のアクティブ領域上にも形成される。続いて、レジストパターンＲ１１をマスクとして、ＮＭＯＳトランジスタＮ１１用のアクティブ領域に、例えばフッ化ボロンイオンを例えば１×１０12／ｃｍ2程度のドーズ量となるように注入することで、図１２（ｂ）に示すように、ＮＭＯＳトランジスタＮ１１が形成されるアクティブ領域にウェル領域１２５Ａを形成する。この際、フッ化ボロンイオンは例えば１０ＫｅＶ（キロエレクトロンボルト）程度のエネルギーに加速される。なお、この工程では、ＰＭＯＳトランジスタＰ１１を形成するためのアクティブ領域がレジストパターンにより覆われることで、これにフッ化ボロンイオンが注入されることが防止されている。また、ＰＭＯＳトランジスタＰ１１のウェル領域は、保護ダイオード１２用のアクティブ領域およびＮＭＯＳトランジスタＮ１１用のアクティブ領域上にレジストパターンを形成し、これをマスクとして例えばリンイオンを例えば１×１０12／ｃｍ2程度のドーズ量となるように注入することで形成することができる。さらに、この工程で使用されたレジストパターンは、低拡散領域又はウェル領域を形成後、適宜除去される。
次に、ＳＯＩ基板１０１表面を熱酸化することで、図１２（ｃ）に示すように、例えば膜厚４００Å程度のシリコン酸化膜１１４Ａを形成する。膜厚４００Å程度のシリコン酸化膜１１４Ａは、例えば加熱温度を８５０℃とし、加熱時間を５時間とすることで形成することができる。
次に、シリコン酸化膜１１４Ａ上にレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、保護ダイオード１２における保護膜１１４を形成する領域上にレジストパターンＲ１２を形成する。続いて、既知のエッチング技術を用い、レジストパターンＲ１２をマスクとしてポリシリコン膜１１４Ａをパターニングすることで、図１３（ａ）に示すように、保護ダイオード１２用のアクティブ領域上に保護膜１１４を形成する。なお、この際のエッチングとしては、例えばＨＦやＢＨＦなどをエッチャントとして用いたウェットエッチングを適用することができる。
次に、レジストパターンＲ１２を除去した後、露出されたＳＯＩ基板１０１上面を、再度、熱酸化することで、図１３（ｂ）に示すように、例えば膜厚４０Å程度のシリコン酸化膜１２１Ａを形成する。膜厚４０Å程度のシリコン酸化膜１２１Ａは、例えば加熱温度を５００℃程度とし、加熱時間を４時間程度とすることで形成することができる。
次に、例えばＣＶＤ法を用いて、シリコン酸化膜１２１Ａ上に所定の不純物を混入しつつ、シリコン（Ｓｉ）を２０００Å程度に堆積させることで、図１３（ｃ）に示すように、導電性を有するポリシリコン膜１２２Ａを形成する。
次に、ポリシリコン膜１２２Ａ上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、ＮＭＯＳトランジスタＮ１１におけるゲート電極１２２を形成する領域上に、レジストパターンＲ１３を形成する。続いて、既知のエッチング技術を用い、レジストパターンＲ１３をマスクとしてポリシリコン膜１２２Ａをパターニングすることで、図１４（ａ）に示すように、ＮＭＯＳトランジスタＮ１１用のアクティブ領域におけるシリコン酸化膜１１４Ａ上にゲート電極１２２を形成する。なお、ポリシリコン膜１２２Ａのエッチングには、シリコン酸化膜１２１Ａとの選択比が十分に取れる条件を適用することが好ましい。また、ポリシリコン膜１２２Ａのエッチングは、例えば、実施例１と同様に、メインエッチング工程とオーバエッチング工程とで行われる。メインエッチング工程での条件には、エッチングガスに例えばＣｌ2ガスとＨＢｒガスとＯ2ガスとの混合ガスを用いることが適用できる。また、オーバエッチング工程での条件には、エッチングガスに例えばＨＢｒガスとＨｅガスとＯ2ガスとの混合ガスを用いることが適用できる。
次に、レジストパターンＲ１３を除去した後、既知のエッチング技術を用い、ゲート電極１２２をマスクとしてシリコン酸化膜１２１Ａをパターニングする。これにより、図１４（ｂ）に示すように、ＮＭＯＳトランジスタＮ１１用のアクティブ領域上にゲート絶縁膜１２１とゲート電極１２２とが形成される。この際、保護ダイオード１２用のアクティブ領域上に形成された保護膜１１４が多少薄膜化されてもよい。なお、シリコン酸化膜１２１Ａのエッチングには、ゲート電極１２２との選択比が十分に取れる条件を適用することが好ましい。このエッチング条件には、例えばエッチャントにＨＦやＢＨＦなどを用いたウェットエッチングを適用することができる。なお、以上までの工程は、実施例１による工程（図４（ａ）から図６（ｂ）参照））と同様である。
次に、以上のように加工されたＳＯＩ基板１０１上に、再度、レジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、図１５（ａ）に示すように、フィールド領域を定義する素子分離絶縁膜１０２上の一部に開口を有するレジストパターンＲ１４を形成する。なお、レジストパターンＲ１４における開口は、各アクティブ領域から十分離れた位置に形成される。
次に、レジストパターンＲ１４の開口から露出された素子分離絶縁膜１０２及びＳＯＩ基板１０１における酸化膜１０１ｂを、既知のエッチング技術を用いて順次エッチングすることで、図１５（ｂ）に示すように、これらを貫通する開口を形成する。
次に、レジストパターンＲ１４を除去した後、以上のように加工されたＳＯＩ基板１０１上に、再度、レジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、保護ダイオード１２におけるＮ拡散領域１１２ｎが形成される領域上と、ＮＭＯＳトランジスタＮ１１におけるソース１２３ｓ及びドレイン１２４ｄがそれぞれ形成される領域上とに開口を有するレジストパターンＲ１５を形成する。続いて、レジストパターンＲ１５の開口から露出された保護ダイオード１２用のアクティブ領域及びＮＭＯＳトランジスタＮ１１用のアクティブ領域に、レジストパターンＲ１５をマスクとして、例えばリンイオンを例えば１×１０15／ｃｍ2程度のドーズ量となるように注入することで、図１６（ａ）に示すように、保護ダイオード１２用のアクティブ領域にＮ拡散領域１１２ｎ’を形成すると共に、ＮＭＯＳトランジスタＮ１１用のアクティブ領域にソース１２３ｓ’及びドレイン１２４ｄ’を形成する。この際、リンイオンは例えば１０ＫｅＶ程度のエネルギーに加速される。
次に、レジストパターンＲ１５を除去した後、再度、ＳＯＩ基板１０１上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、保護ダイオード１２におけるＰ拡散領域１１１ｐが形成される領域上と、素子分離絶縁膜１０２及びＳＯＩ基板１０１における酸化膜１０１ｂに形成された開口上とに開口を有するレジストパターンＲ１６を形成する。続いて、レジストパターンＲ１６の開口から露出された保護ダイオード１２用のアクティブ領域及びＳＯＩ基板１０１におけるシリコン基板１０１ａに、レジストパターンＲ１６をマスクとして、例えばフッ化ボロンイオンを例えば１×１０15／ｃｍ2程度のドーズ量となるように注入することで、図１６（ｂ）に示すように、保護ダイオード１２用のアクティブ領域にＰ拡散領域１１１ｐ’を形成すると共に、ＳＯＩ基板１０１のシリコン基板１０１ａに基板コンタクト２０１となるＰ拡散領域２０１’を形成する。この際、フッ化ボロンイオンは例えば１０ＫｅＶ程度のエネルギーに加速される。なお、以上のように、Ｐ拡散領域１１１ｐ’及び２０１’を形成後、レジストパターンＲ１６は除去される。
その後、ＳＯＩ基板１０１を熱処理することで、Ｐ拡散領域１１１ｐ’及びＮ拡散領域１１２ｎ’と、ソース１２３ｓ’及びドレイン１２４ｄ’と、Ｐ拡散領域２０１’とにそれぞれ注入されたイオンを拡散する。これにより、保護ダイオード１２の形成領域にＰ拡散領域１１１ｐ及びＮ拡散領域１１２ｎが形成され、ＮＭＯＳトランジスタＮ１１の形成領域にソース１２３ｓ及びドレイン１２４ｄが形成され、シリコン基板１０１ａに基板コンタクト２０１が形成される。この際の熱処理では、例えば加熱温度を１０００℃とし、加熱時間を１０秒としたランプアニールを用いることができる。
次に、ＳＯＩ基板１０１上に例えばコバルト（Ｃｏ）やチタニウム（Ｔｉ）などの金属を堆積させ、これをシリサイド化することで、図１７（ａ）に示すように、Ｐ拡散領域１１１ｐ上部及びＮ拡散領域１１２ｎ上部と、ソース１２３ｓ上部及びドレイン１２４ｄ上部と、基板コンタクト２０１上部とに、自己整合的にシリサイド膜１１１ａ、１１２ａ、１２３ａ、１２４ａ及び２０１ａをそれぞれ形成する。この際、保護ダイオード１２用のアクティブ領域上に形成された保護膜１１４がマスクとなるため、保護膜１１４下のアクティブ領域にはシリサイド膜が形成されない。
以上のような工程を経ることで、ＳＯＩ基板１０１における各アクティブ領域に、それぞれ保護ダイオード１２とＮＭＯＳトランジスタＮ１１とが形成される。なお、ＰＭＯＳトランジスタＰ１１も、使用するイオン等の極性を替えることで、同様に形成することが可能である。
次に、図１７（ｂ）に示すように、以上のように加工されたＳＯＩ基板１０１上に、例えばＣＶＤ法にて、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とを順次形成する。なお、第１パッシベーション１０３は、ＳＯＩ基板１０１の酸化膜１０１ｂ及び素子分離絶縁膜１０２に形成された開口を埋め込みつつ形成される。また、それぞれの膜厚及び膜種は、上述したように、第１パッシベーション１０３が例えば膜厚７００Å程度のシリコン酸化膜であり、第２パッシベーション１０４が例えば膜厚１０００Å程度のシリコン酸化膜であり、第１層間絶縁膜１０５が例えば膜厚８０００Å程度のシリコン酸化膜である。さらに、第１層間絶縁膜１０５上面は、例えばＣＭＰ（Chemical and Mechanical Polishing）法を用いて平坦化されている。
次に、既存のフォトリソグラフィ技術及びエッチング技術を用いることで、第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とに、Ｐ拡散領域１１１ｐ上のシリサイド膜１１１ａと、Ｎ拡散領域１１２ｎ上のシリサイド膜１１２ａと、ゲート電極１２２上のシリサイド膜１２２ａと、ソース１２３ｓ上のシリサイド膜１２３ａと、ドレイン１２４ｄ上のシリサイド膜１２４ａとをそれぞれ露出させるコンタクトホールを形成すると共に、ＳＯＩ基板１０１の酸化膜１０１ｂと素子分離絶縁膜１０２と第１パッシベーション１０３と第２パッシベーション１０４と第１層間絶縁膜１０５とに、基板コンタクト２０１上のシリサイド膜２０１ａを露出させるコンタクトホールを形成する。続いて、以上のように形成したコンタクトホールにタングステン（Ｗ）などの導電体を充填することで、Ｐ拡散領域１１１ｐ上のシリサイド膜１１１ａに接続されたコンタクト内配線１３８と、Ｎ拡散領域１１２ｎ上のシリサイド膜１１２ａに接続されたコンタクト内配線１３１と、ゲート電極１２２上のシリサイド膜１２２ａに接続されたコンタクト内配線１３７と、ソース１２３ｓ上のシリサイド膜１２３ａに接続されたコンタクト内配線１４０と、ドレイン１２４ｄ上のシリサイド膜１２４ａに接続されたコンタクト内配線１４１と、基板コンタクト２０１上のシリサイド膜２０１ａに接続されたコンタクト内配線２０２とをそれぞれ形成する。続いて、第１層間絶縁膜１０５上に、例えばＣＶＤ法にて、例えば膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜との積層膜１３２ａと、例えば膜厚５０００Å程度のアルミニウム（Ａｌ）と銅（Ｃｕ）との合金膜膜１３２ｂと、例えば膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜との積層膜１３２ｃとを順次形成し、これらからなる積層膜を既存のフォトリソグラフィ技術及びエッチング技術を用いてパターニングすることで、図１８に示すように、第１層間絶縁膜１０５上に、コンタクト内配線１３１と電気的に接続された第１上層配線１３２と、コンタクト内配線１３７と電気的に接続された第１上層配線１３６と、コンタクト内配線１３８、１４０及び２０２と電気的に接続された第１上層配線１３９と、コンタクト内配線１４１と電気的に接続された第１上層配線１４２とを形成する。
次に、例えばＣＶＤ法にて、第１層間絶縁膜１０５上に、例えば膜厚８０００Å程度の第２層間絶縁膜１０６を形成する。なお、第２層間絶縁膜１０６上面は、例えばＣＭＰ法を用いて平坦化されている。
次に、既存のフォトリソグラフィ技術及びエッチング技術を用いることで、第２層間絶縁膜１０６にコンタクトホールを形成し、これにタングステン（Ｗ）などの導電体を充填することで、第１上層配線１３２に接続されたコンタクト内配線１３３と、第１上層配線１３６に接続されたコンタクト内配線１３５とをそれぞれ形成する。続いて、第２層間絶縁膜１０６上に、例えばＣＶＤ法にて、例えば膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜との積層膜１３４ａと、例えば膜厚５０００Å程度のアルミニウム（Ａｌ）と銅（Ｃｕ）との合金膜１３４ｂと、例えば膜厚３００Å程度のチタン（Ｔｉ）膜と膜厚２００Å程度の窒化チタン（ＴｉＮ）膜とからなる積層膜１３４ｃとを順次形成し、これらからなる積層膜を既存のフォトリソグラフィ技術及びエッチング技術を用いてパターニングすることで、図１１に示すように、第２層間絶縁膜１０６上に、コンタクト内配線１３３及び１３５と電気的に接続された第２上層配線１３４を形成する。
以上のような工程を経ることで、図１１に示すような、本実施例による半導体装置２０を製造することができる。なお、本説明では、ＰＭＯＳトランジスタＰ１１の構成を省略したが、これを含む製造方法は、上述した内容から容易に想定することが可能であるため、ここでは詳細な説明を省略する。
・作用効果
以上のように、本実施例による半導体装置１０は、支持基板であるシリコン基板１０１ａと、シリコン基板１０１ａ上の酸化膜１０１ｂと、酸化膜１０１ｂ上のシリコン薄膜１０１ｃとを有するＳＯＩ基板１０１を用い、これのシリコン薄膜１０１ｃ上に形成された入力端子ＩＮ（第２上層配線１３４）と、シリコン薄膜１０１ｃ上に形成されたＶｓｓ端子Ｔvss（第１上層配線１３９）と、シリコン薄膜１０１ｃに形成され、入力端子ＩＮとＶｓｓ端子Ｔvssとに接続された半導体素子（例えばインバータ１１）と、シリコン薄膜１０１ｃに形成され、Ｖｓｓ端子Ｔvssから入力端子ＩＮへ順方向に接続された保護ダイオード１２とを有し、第２端子がシリコン基板１０１ａに接続された構成を有する。
また、本実施例による半導体装置１０の製造方法は、支持基板であるシリコン基板１０１ａと、シリコン基板１０１ａ上の酸化膜１０１ｂと、酸化膜１０１ｂ上のシリコン薄膜１０１ｃとを含むＳＯＩ基板１０１を準備し、ＳＯＩ基板１０１におけるシリコン薄膜１０１ｃを素子分離絶縁膜１０２により保護ダイオード１２用のアクティブ領域と半導体素子（例えばＮＭＯＳトランジスタＮ１１）用のアクティブ領域とに区画し、保護ダイオード１２用のアクティブ領域に、ｐ型の導電性を有するＰ拡散領域１１１ｐと、ｎ型の導電性を有するＮ拡散領域１１２ｎとを有する保護ダイオード１２を形成し、半導体素子（例えばＮＭＯＳトランジスタＮ１１）用のアクティブ領域に、ゲート絶縁膜１２１とゲート電極１２２と一対のソース１２３ｓ及びドレイン１２４ｄとを有するトランジスタ（例えばＮＭＯＳトランジスタＮ１１）を形成し、保護ダイオードのＰ拡散領域１１１ｐと、トランジスタのソース１２３ｓとを電気的に接続する配線（上述における第１配線）を形成し、保護ダイオードのＮ拡散領域１１２ｎと、トランジスタのゲート１２２とを電気的に接続する配線（上述における第１配線）を形成し、さらに、保護ダイオード１２におけるＰ拡散領域１１１ｐをシリコン基板１０１ａに接続する。
以上のような構成を有することで、例えば保護ダイオード１２の接合耐圧以上の電流がＶｓｓ端子Ｔvssと入力端子ＩＮとの間に入力された場合でも、これをＳＯＩ基板１０１におけるシリコン基板１０１ａへ流すことが可能となり、結果、ＳＯＩ基板に形成された半導体素子がプラズマ電流により破損されることを更に防止できる。なお、この他は実施例１と同様であるため、ここでは詳細な説明を省略する。
また、上記実施例１及び実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
また、上記した実施例１及び実施例２では、保護ダイオード１２における低拡散領域１１３（図３又は図１１参照）をＳＯＩ基板１０１に用いた基板濃度としたが、本発明はこれに限定されず、必要に応じて、不純物の種類や不純物濃度や注入する際の加速エネルギーを変更することで、半導体装置１０／２０の製造プロセスに応じた保護ダイオード１２の接合耐圧を実現することができる。例えば、第２上層配線１３４（メタル配線１３に相当）を７層構造とした場合、上述した実施例のように、これを３層構造とした場合と比較して、プラズマを用いたプロセスの回数が多くなる。このため、第２上層配線１３４（メタル配線１３）にプラズマ電流が入力される回数が多くなり、これによって保護ダイオード１２などに蓄積されるダメージが大きくなる。そこで、低拡散領域１１３のドーズ量を、例えば１×１０13／ｃｍ2程度とすることで、保護ダイオード１２におけるＰ拡散領域１１１ｐとＮ拡散領域１１２ｎとの接合耐圧を高くすることが可能となる。言い換えれば、低拡散領域１１３の不純物濃度は、メタル配線１３の層構造に応じて適宜設定される。これにより、保護ダイオード１２のブレークダウン電圧を高くすることができる。この結果、製造時のプラズマ電流に対して、より高い耐性を有する半導体装置を実現することができる。
従来技術による半導体装置９０の構成を示す回路図である。 本発明の実施例１による半導体装置１０の構成を示す回路図である。 本発明の実施例１による半導体装置１０の層構造を示す断面図である。 本発明の実施例１による半導体装置１０の製造方法を示すプロセス図である（１）。 本発明の実施例１による半導体装置１０の製造方法を示すプロセス図である（２）。 本発明の実施例１による半導体装置１０の製造方法を示すプロセス図である（３）。 本発明の実施例１による半導体装置１０の製造方法を示すプロセス図である（４）。 本発明の実施例１による半導体装置１０の製造方法を示すプロセス図である（５）。 本発明の実施例１による半導体装置１０の製造方法を示すプロセス図である（６）。 本発明の実施例２による半導体装置２０の構成を示す回路図である。 本発明の実施例２による半導体装置２０の層構造を示す断面図である。 本発明の実施例１による半導体装置２０の製造方法を示すプロセス図である（１）。 本発明の実施例１による半導体装置２０の製造方法を示すプロセス図である（２）。 本発明の実施例１による半導体装置２０の製造方法を示すプロセス図である（３）。 本発明の実施例１による半導体装置２０の製造方法を示すプロセス図である（４）。 本発明の実施例１による半導体装置２０の製造方法を示すプロセス図である（５）。 本発明の実施例１による半導体装置２０の製造方法を示すプロセス図である（６）。 本発明の実施例１による半導体装置２０の製造方法を示すプロセス図である（７）。
符号の説明
１０、２０ 半導体装置
１１ インバータ
１２ 保護ダイオード
１３ メタル配線
１０１ ＳＯＩ基板
１０１ａ シリコン基板
１０１ｂ 酸化膜
１０１ｃ シリコン薄膜
１０２ 素子分離絶縁膜
１０３ 第１パッシベーション
１０４ 第２パッシベーション
１０５ 第１層間絶縁膜
１０６ 第２層間絶縁膜
１１１ａ、１１２ａ、１２２ａ、１２３ａ、１２４ａ、２０１ シリサイド膜
１１１ｐ、１１１ｐ’ Ｐ拡散領域
１１２ｎ、１１２ｎ’ Ｎ拡散領域
１１３ 低拡散領域
１１３Ａ、１２５、１２５Ａ ウェル領域
１１４ 保護膜
１１４Ａ シリコン酸化膜
１２１ ゲート絶縁膜
１２２ ゲート電極
１２２Ａ ポリシリコン膜
１２３ｓ、１２３ｓ’ ソース
１２４ｄ、１２４ｄ’ ドレイン
１３１、１３３、１３５、１３７、１３８、１４０、１４１、２０２ コンタクト内配線
１３２、１３６、１３９、１４２ 第１上層配線
１３２ａ、１３２ｃ、１３４ａ、１３４ｃ 窒化チタン膜
１３２ｂ、１３４ｂ チタン膜
１３４ 第２上層配線
２０１ 基板コンタクト

ＩＮ 入力端子
Ｎ１１ ＮＭＯＳトランジスタ
ＯＵＴ 出力端子
Ｐ１１ ＰＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５ レジストパターン
Ｔvss Ｖｓｓ端子
Ｖｄｄ、Ｖｓｓ 電源線

Claims (12)

  1. 支持基板と、
    前記支持基板上の酸化膜と、
    前記酸化膜上の半導体薄膜と、
    前記半導体薄膜上に形成された第１端子と、
    前記半導体薄膜上に形成された第２端子と、
    前記半導体薄膜に形成され、前記第１端子と前記第２端子とに接続された半導体素子と、
    前記半導体薄膜に形成され、前記第２端子から前記第１端子へ順方向に接続された保護ダイオードと
    を有することを特徴とする半導体装置。
  2. 前記保護ダイオードはラテラル型のダイオードであることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体素子はトランジスタを含み、
    前記第１端子は前記トランジスタのゲートに接続され、
    前記第２端子は前記トランジスタのソースに接続されることを特徴とする請求項１または２記載の半導体装置。
  4. 前記半導体薄膜上に形成された信号線と、
    前記半導体薄膜上に形成された電源線とをさらに有し、
    前記第１端子は前記信号線に接続され、
    前記第２端子は前記電源線に接続されることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
  5. 前記保護ダイオードは、前記半導体薄膜に形成されたｐ型の導電性を有する第１拡散領域と、前記半導体薄膜に形成されたｎ型の導電性を有する第２拡散領域と、前記第１拡散領域と前記第２拡散領域との間に形成された第３拡散領域とを含み、
    前記第３拡散領域は、ｐ型またはｎ型の不純物が前記第１及び第２拡散領域の不純物濃度よりも低い濃度で拡散された領域であることを特徴とする請求項１から４の何れか１項に記載の半導体装置。
  6. 前記第１拡散領域上部に形成された第１シリサイド膜と、
    前記第２拡散領域上部に形成された第２シリサイド膜と、
    少なくとも前記第３拡散領域上に形成された酸化膜と
    をさらに有することを特徴とする請求項５記載の半導体装置。
  7. 前記第２端子は前記支持基板に接続されていることを特徴とする請求項１から６の何れか１項に記載の半導体装置。
  8. 前記支持基板はｐ型またはｎ型の不純物が拡散された第４拡散領域を有し、
    前記第２端子は、前記第４拡散領域に電気的に接続されていることを特徴とする請求項７記載の半導体装置。
  9. 前記半導体素子が形成された層よりも上層に形成されたメタル層をさらに有し、
    前記第３拡散領域は、前記メタル層の層構造に応じて前記不純物の濃度が設定された領域であることを特徴とする請求項５記載の半導体装置。
  10. 支持基板と、前記支持基板上の酸化膜と、前記酸化膜上の半導体薄膜とを含むＳＯＩ基板を準備する工程と、
    前記ＳＯＩ基板における前記半導体薄膜を第１素子形成領域と第２素子形成領域とを区画する工程と、
    前記第１素子形成領域に、ｐ型の導電性を有する第１領域と、ｎ型の導電性を有する第２領域とを有する保護ダイオードを形成する工程と、
    前記第２素子形成領域に、ゲート絶縁膜とゲート電極と一対の拡散領域とを有するトランジスタを形成する工程と、
    前記保護ダイオードの前記第１領域と、前記トランジスタの前記拡散領域とを電気的に接続する第１配線を形成する工程と、
    前記保護ダイオードの前記第２領域と、前記トランジスタの前記ゲートとを電気的に接続する第２配線を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  11. 前記第１素子形成領域全体に所定の不純物を拡散する工程をさらに有し、
    前記第１領域と前記第２領域とは離間されていることを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記第１領域を前記支持基板に電気的に接続する工程をさらに有することを特徴とする請求項１０または１１記載の半導体装置の製造方法。
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