CN115312463B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，所述半导体器件包括：第一绝缘层；位于第一绝缘层的正面表面上分立的第一垂直栅极、第二垂直栅极和电感器；覆盖第一绝缘层的正面表面的第二绝缘层；贯穿第二绝缘层、第一垂直栅极和第一绝缘层的第一有源区，以及贯穿第二绝缘层、第二垂直栅极和第一绝缘层的第二有源区；位于第一有源区顶部中的第一源漏区，位于第二有源区顶部中的第二源漏区；将电感器的第一端与第二源漏区电连接的第一金属布线层；位于第一有源区底部中的第三源漏区，位于第二有源区的底部中的第四源漏区；位于第一绝缘层的背面表面上的连接第三源漏区和第四源漏区的金属连接层。本申请实现不同晶体管与电感器的集成。

Description

半导体器件及其形成方法
技术领域
本申请涉及半导体领域，尤其涉及一种半导体器件及其形成方法。
背景技术
互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管是现代逻辑电路中的基本单元，其中包含相连接的一个PMOS晶体管与一个NMOS晶体管，而每一个PMOS晶体管(或NMOS晶体管)都包括：位于半导体衬底中的掺杂阱区上；位于半导体衬底表面的栅极结构；位于栅极结构两侧的半导体衬底中的中N型(或N型)源区以及漏区；位于源区与漏区之间沟道(Channel)。
现有形成CMOS的工艺一般包括：提供半导体衬底，所述半导体衬底包括N型阱区和P型阱区；在所述N型阱区上形成PMOS晶体管的栅极结构(栅极结构包括栅介质层和位于所述栅介质层上的栅电极)，在所述P型阱区上形成NMOS晶体管的栅极结构(栅极结构包括栅介质层和位于所述栅介质层上的栅电极)；在所述PMOS晶体管的栅极结构两侧的N型阱区内形成P型的源区和漏区；在所述NMOS晶体管的栅极结构两侧的P型阱区内形成N型的源区和漏区；在所述半导体衬底上形成底层介质层；在所述底层介质层中形成将PMOS晶体管的漏级和NMOS晶体管的漏极连接的金属连接结构。
但是现有的CMOS中PMOS晶体管和NMOS晶体管栅极和源漏区都是水平设置，占据了较大的半导体衬底面积，不利于器件集成度的提高，且不利于与其他器件的集成制作。
发明内容
本申请一些实施例提供了一种半导体器件的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成第一绝缘层；
在所述第一绝缘层的正面上形成分立的第一垂直栅极、第二垂直栅极以及电感器，所述电感器包括分别位于首尾的第一端和第二端；
形成覆盖所述第一垂直栅极、第二垂直栅极、电感器和第一绝缘层的第二绝缘层；
刻蚀所述第二绝缘层、第一垂直栅极、第二垂直栅极和第一绝缘层，形成贯穿所述第二绝缘层、第一垂直栅极和第一绝缘层的第一通孔，以及形成贯穿所述第二绝缘层、第二垂直栅极和第一绝缘层的第二通孔；
在所述第一通孔的侧壁表面形成第一栅介质层，在所述第二通孔的侧壁表面形成第二栅介质层；
在所述第一通孔和第二通孔中填充满半导体材料分别形成第一有源区和第二有源区；
在所述第一有源区的顶部中形成第一源漏区，在所述第二有源区的顶部中形成第二源漏区，所述第一源漏区与所述第二源漏区中掺杂的杂质离子类型相反；
在所述第二绝缘层表面上以及第二绝缘层中形成将所述电感器的第一端与所述第二源漏区电连接的第一金属布线层；
去除所述半导体衬底以暴露出所述第一有源区和第二有源区的底部表面；
在所述第一有源区的底部中形成第三源漏区，在所述第二有源区的底部中形成第四源漏区，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型相同，所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型相同；
在所述第一绝缘层的背面上形成连接所述第三源漏区和第四源漏区的金属连接层。
在一些实施例中，所述第一垂直栅极、第二垂直栅极和电感器的形成过程包括：
在所述第一绝缘层上形成多晶硅层；在所述多晶硅层上形成图形化的第一掩膜层，所述图形化的第一掩膜层暴露出所述多晶硅层需要被刻蚀的区域；以所述图形化的第一掩膜层为掩膜刻蚀所述多晶硅层，在所述第一绝缘层上形成分立的第一垂直栅极和第二垂直栅极；在所述第一绝缘层表面上形成导电金属层；在所述导电金属层上形成图形化的第二掩膜层，所述图形化的第二掩膜层暴露出所述导电金属层需要被刻蚀的区域；以所述图形化的第二掩膜层为掩膜刻蚀所述导电金属层，在所述第一垂直栅极或第二垂直栅极一侧的第一绝缘层上形成电感器。
在一些实施例中，所述电感器的形成过程包括：在所述第一绝缘层上形成图形化的硬掩膜层，所述图形化的硬掩膜层中具有暴露出所述第一绝缘层部分表面的第一开口；在所述第一开口中填充满金属材料层，形成电感器；去除所述图形化的硬掩膜层。
在一些实施例中，还包括：还包括：在所述第二绝缘层上形成层间介质层；在所述层间介质层中以及第二绝缘层中形成第一金属布线层，所述第一金属布线层将所述电感器的第一端与所述第二源漏区电连接；在所述层间介质层中形成第二金属布线层，所述第二金属布线层与所述第一源漏区电连接；所述去除所述半导体衬底之前，还包括：在所述层间介质层表面上形成顶层氧化硅层；在所述顶层氧化硅层表面键合一载板；键合所述载板后，翻转所述半导体衬底，然后去除所述半导体衬底。
在一些实施例中，在去除所述半导体衬底后，还包括：沿所述第一绝缘层的背面方向依次刻蚀所述第一绝缘层、第二绝缘层和层间介质层，直至暴露出所述第二金属布线层的下表面，在所述第一绝缘层、第二绝缘层和层间介质层中形成暴露出所述第二金属布线层的底部表面的第三通孔；沿所述第一绝缘层的背面方向刻蚀所述第一绝缘层，直至暴露出所述电感器的第二端下表面，在所述第一绝缘层中形成暴露出所述电感器的第二端下表面的第四通孔；在所述第三通孔中填充金属形成第一通孔连接结构，在所述第四通孔中填充金属形成第二通孔连接结构。
在一些实施例中，所述去除所述半导体衬底以暴露出所述第一有源区和第二有源区的底部表面以及形成金属连接层的过程包括：去除全部的半导体衬底，以暴露所述第一绝缘层的背面以及所述第一有源区和第二有源区的底部表面；在所述暴露的第一绝缘层的背面表面形成连接所述第三源漏区和第四源漏区的金属连接层。
在一些实施例中，所述去除所述半导体衬底以暴露出所述第一有源区和第二有源区的底部表面以及形成金属连接层的过程包括：去除部分厚度的半导体衬底；刻蚀剩余的所述半导体衬底，在所述剩余的半导体衬底中形成暴露出所述第一有源区和第二有源区的底部表面通孔；在所述第一绝缘层的背面表面上剩余的半导体衬底的表面以及所述通孔中形成连接所述第三源漏区和第四源漏区的金属连接层。
在一些实施例中，所述第一有源区和第二有源区的材料为单晶的半导体材料，所述第一有源区和第二有源区通过外延工艺形成。
在一些实施例中，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型为N型，且所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型为P型。
在一些实施例中，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型为P型，且所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型为N型。
在一些实施例中，形成所述第一源漏区和第二源漏区分别通过第一离子注入工艺和第二离子注入工艺进行，且所述第一离子注入工艺和第二离子注入工艺注入的杂质离子的类型相反。
在一些实施例中，形成所述第三源漏区和第四源漏区分别通过第三离子注入工艺和第四离子注入工艺进行，且所述第三离子注入工艺和第四离子注入工艺注入的杂质离子的类型相反。
本申请一些实施例还提供了一种半导体器件，包括：
第一绝缘层，所述第一绝缘层包括正面表面和与正面表面相对的背面表面；
位于所述第一绝缘层的正面表面上分立的第一垂直栅极、第二垂直栅极和电感器，所述电感器包括分别位于首尾的第一端和第二端；
覆盖所述第一垂直栅极、第二垂直栅极、电感器和第一绝缘层的正面表面的第二绝缘层；
位于所述第二绝缘层、第一垂直栅极和第一绝缘层中的第一有源区，以及位于所述第二绝缘层、第二垂直栅极和第一绝缘层中的第二有源区；
位于所述第一有源区与所述第一垂直栅极之间的第一栅介质层，位于所述第二有源区与所述第二垂直栅极之间的第二栅介质层；
位于所述第一有源区的顶部中的第一源漏区，位于所述第二有源区的顶部中的第二源漏区，所述第一源漏区与所述第二源漏区中掺杂的杂质离子类型相反；
位于所述第二绝缘层表面上以及第二绝缘层中的将所述电感器的第一端与所述第二源漏区电连接的第一金属布线层；
位于所述第一有源区的底部中的第三源漏区，位于所述第二有源区的底部中的第四源漏区，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型相同，所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型相同；
位于第一绝缘层的背面表面上的连接所述第三源漏区和第四源漏区的金属连接层。
在一些实施例中，还包括：还包括：位于所述第二绝缘层上的层间介质层，位在所述层间介质层中以及第二绝缘层中的第一金属布线层，所述第一金属布线层将所述电感器的第一端与所述第二源漏区电连接；位于所述层间介质层中的第二金属布线层，所述第二金属布线层与所述第一源漏区电连接。
在一些实施例中，还包括：位于所述层间介质层表面上的顶层氧化硅层；位于所述顶层氧化硅层上与所述顶层氧化硅层键合的载板；位于所述第一绝缘层、第二绝缘层和层间介质层中的暴露出所述第二金属布线层的底部表面的第三通孔，位于所述第一绝缘层中暴露出所述电感器的第二端下表面的第四通孔；位于所述第三通孔中的第一通孔连接结构，位于所述第四通孔中的第二通孔连接结构。
在一些实施例中，所述第一栅介质层和第二栅介质层的材料为氧化硅或高K介电材料，所述第一垂直栅极和第二垂直栅极的材料为多晶硅或金属，所述第一有源区和第二有源区的材料为单晶的半导体材料。
在一些实施例中，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型为N型，且所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型为P型。
在一些实施例中，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型为P型，且所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型为N型。
在一些实施例中，所述电感器位于所述第一绝缘层表面。
在一些实施例中，所述第一绝缘层表面还具有层间隔离层，所述层间隔离层的表面低于所述第一垂直栅极和第二垂直栅极的顶部表面，所述电感器位于所述层间隔离层的表面；所述第二绝缘层覆盖所述层间隔离层。
与现有技术相比，本申请的技术方案的优点在于：
本申请前述一些实施例中的半导体器件，包括第一绝缘层，所述第一绝缘层包括正面表面和与正面表面相对的背面表面；位于所述第一绝缘层的正面表面上分立的第一垂直栅极、第二垂直栅极和电感器，所述电感器包括分别位于首尾的第一端和第二端；覆盖所述第一垂直栅极、第二垂直栅极、电感器和第一绝缘层的正面表面的第二绝缘层；位于所述第二绝缘层、第一垂直栅极和第一绝缘层中的第一有源区，以及位于所述第二绝缘层、第二垂直栅极和第一绝缘层中的第二有源区；位于所述第一有源区与所述第一垂直栅极之间的第一栅介质层，位于所述第二有源区与所述第二垂直栅极之间的第二栅介质层；位于所述第一有源区的顶部中的第一源漏区，位于所述第二有源区的顶部中的第二源漏区，所述第一源漏区与所述第二源漏区中掺杂的杂质离子类型相反；位于所述第二绝缘层表面上以及第二绝缘层中的将所述电感器的第一端与所述第二源漏区电连接的第一金属布线层；位于所述第一有源区的底部中的第三源漏区，位于所述第二有源区的底部中的第四源漏区，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型相同，所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型相同；位于第一绝缘层的背面表面上的连接所述第三源漏区和第四源漏区的金属连接层。本申请实现两个不同类型的不同类型的晶体管(PMOS晶体管和NMOS晶体管)相连接以及其中一个晶体管与电容器的电连接，由于不同类型的晶体管(PMOS晶体管和NMOS晶体管)的栅极、有源区和源漏区以及所述电感器都是垂直设置，使得栅极、有源区和源漏区以及所述电感器占据的半导体衬底的横向面积会减小，从而使得半导体器件整个占据的半导体衬底的横向面积会减小，提高了半导体器件的集成度，并且金属连接层是形成在所述第一绝缘层的背面，简化了金属布线结构，并且本申请还实现了CMOS晶体管与电感器的集成制作，工艺简单。
附图说明
图1-图12为本申请一些实施例中半导体器件的形成过程的结构示意图。
具体实施方式
下面结合附图对本申请的具体实施方式做详细的说明。在详述本申请实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本申请一实施例提供了一种半导体器件的形成方法，参考图1，提供半导体衬底201，所述半导体衬底201的表面形成有第一绝缘层202。
所述半导体衬底200作为后续工艺的平台。在一些实施例中，所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施中，所述半导体衬底200的材料为硅。
所述第一绝缘层202用于器件之间的隔离。在一些实施例中，所述第一绝缘层202的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种或几种。本实施例中，所述第一绝缘层202的材料为氧化硅，通过对所述半导体衬底200进行炉管氧化形成。在其他实施例中，所述第一绝缘层202也可以通过沉积工艺形成。
参考图2，在所述第一绝缘层202的正面上形成分立的第一垂直栅极203、第二垂直栅极204和电感器228，所述电感器228包括分别位于首尾的第一端11和第二端12。
所述第一垂直栅极203和所述第二垂直栅极204分别作为不同类型的两个晶体管的栅极，在一实施例中，当所述第一垂直栅极203作为PMOS晶体管的栅极时，相应的所述第二垂直栅极204作为NMOS晶体管的栅极。在其他实施例中，当所述第一垂直栅极203作为NMOS晶体管的栅极时，相应的所述第二垂直栅极204作为PMOS晶体管的栅极。所述电感器228作为电感，可以与NMOS晶体管或PMOS晶体管电连接。
在一实施例中，所述第一垂直栅极203、第二垂直栅极204为多晶硅，所述电感器228的材料为金属，所述金属可以为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。在一实施例中，所述第一垂直栅极203、第二垂直栅极204和电感器228的形成过程包括：在所述第一绝缘层202上形成多晶硅层(图中未示出)，所述多晶硅层中根据需要可以掺杂杂质离子，所述杂质离子包括N型杂质离子和/或P型杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子中的一种或几种，N型的杂质离子包括磷离子、砷离子或锑离子中的一种或几种；在所述多晶硅层上形成图形化的第一掩膜层(图中未示出)，所述图形化的第一掩膜层暴露出所述多晶硅层需要被刻蚀的区域；以所述图形化的第一掩膜层为掩膜刻蚀所述多晶硅层，在所述第一绝缘层202上形成分立的第一垂直栅极203和第二垂直栅极204；在所述第一绝缘层202表面上形成导电金属层(图中未示出)；在所述导电金属层上形成图形化的第二掩膜层(图中未示出)，所述图形化的第二掩膜层暴露出所述导电金属层需要被刻蚀的区域；以所述图形化的第二掩膜层为掩膜刻蚀所述导电金属层，在所述第一垂直栅极203或第二垂直栅极204一侧的第一绝缘层202上形成电感器228。所述电感器228可以在形成第一垂直栅极203和第二垂直栅极204之后或之前形成。
本实施例中，所述电感器228形成在所述第二垂直栅极204的一侧第一绝缘层202。在一些实施例中，所述电感器228为螺旋形状，所述电感器包括位于首尾的第一端11和第二端12，所述第一端11呈螺旋状延伸到第二端12。在其他实施例中，所述电感器228可以为其他的形状。
本实施例中，所述电感器228直接形成在第一绝缘层202的表面。在其他实施例中，在形成第一垂直栅极203和第二垂直栅极204后；在所述第一绝缘层202上形成层间隔离层，所述层间隔离层的表面低于所述第一垂直栅极203和第二垂直栅极204的顶部表面，在所述层间隔离层的表面形成所述电感器228。所述层间隔离层可以作为后续形成的第二绝缘层的一部分。所述电感器228可以采用沉积和刻蚀工艺形成。在其他实施例中，所述电感器228的形成过程包括：在所述层间隔离层上形成图形化的硬掩膜层，所述图形化的硬掩膜层中具有暴露出所述层间隔离层部分表面的第一开口；在所述第一开口中填充满金属材料层，形成电感器；去除所述图形化的硬掩膜层。
本实施例中，所述形成的第一垂直栅极203和第二垂直栅极204为实心结构。
在一些实施例中，所述形成的第一垂直栅极和第二垂直栅极为环形的结构，即第一垂直栅极和第二垂直栅极中具有贯穿所述第一垂直栅极和第二垂直栅极厚度的空心部分，所述空心部分后续可以直接作为第一通孔或第二通孔的一部分，所述第一通孔和第二通孔中后续分别用于形成第一有源区和第二有源区，后续刻蚀第二绝缘层、第一垂直栅极(或第二垂直栅极)和第一绝缘层形成第一通孔(或第二通孔)时无需再刻蚀第一垂直栅极(或第二垂直栅极)只需要将第一垂直栅极(或第二垂直栅极)的空心部分填充的第二绝缘层材料去除就可以，因而可以减少形成第一通孔和第二通孔时的刻蚀难度，提高形成的第一通孔和第二通孔侧壁形貌的均匀性和尺寸的均匀性，提高器件的电学性能。
在其他的实施例中，所述第一垂直栅极203和第二垂直栅极204的材料为金属，所述电感器228的材料也为金属，且所述电感器228的材料与所述第一垂直栅极203和第二垂直栅极204的材料相同，所述金属可以为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种，所述第一垂直栅极203、第二垂直栅极204和电感器228的形成过程可以包括：在所述第一绝缘层上形成图形化的硬掩膜层(图中未示出)，所述图形化的硬掩膜层中具有暴露出所述第一绝缘层202表面的第一开口、第二开口和第三开口，所述第一开口中后续用于形成电感器，所述第二开口中后续用于形成第一垂直栅极，所述第三开口中后续用于形成第二垂直栅极；在所述第一开口、第二开口和第三开口中以及所述图形化的硬掩膜层表面形成金属材料层，所述第一开口可以呈螺旋状；采用化学机械研磨工艺去除高于所述图形化的硬掩膜层表面的金属材料层，在所述第一开口中形成电感器228，在所述第二开口中形成第一垂直栅极203，在所述第三开口中形成第二垂直栅极204；去除所述图形化的硬掩膜层。从而实现第一垂直栅极203、第二垂直栅极204和电感器228的同步集成制作，简化了制作工艺。
参考图3，形成覆盖所述第一垂直栅极203、第二垂直栅极204、电感器228和第一绝缘层202的第二绝缘层205。
所述第二绝缘层205用于器件之间的隔离，所述形成的第二绝缘层205的表面高于所述第一垂直栅极203和第二垂直栅极204的表面。在一些实施例中，所述第二绝缘层205的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种或几种。本实施例中，所述第二绝缘层205的材料为氧化硅。所述第二绝缘层205先通过化学气相沉积工艺形成膜层，后通过化学机械研磨工艺使其表面平坦。
参考图4，刻蚀所述第二绝缘层205、第一垂直栅极203、第二垂直栅极204和第一绝缘层202，形成贯穿所述第二绝缘层205、第一垂直栅极203和第一绝缘层202的第一通孔206，以及形成贯穿所述第二绝缘层205、第二垂直栅极204和第一绝缘层202的第二通孔207。
所述第一通孔206和第二通孔207中后续分别形成NMOS晶体管或PMOS晶体管的第一有源区和第二有源区。
在一实施例中，所述刻蚀工艺包括各向异性的干法刻蚀工艺，可以为各向异性的等离子体刻蚀工艺。
参考图5，在所述第一通孔206的侧壁表面形成第一栅介质层208，在所述第二通孔207的侧壁表面形成第二栅介质层209。
在一些实施例中，所述第一垂直栅极203和第二垂直栅极204的材料为多晶硅时，所述第一栅介质层208和所述第二栅介质层209的材料为氧化硅，所述第一栅介质层208和所述第二栅介质层209通过炉管氧化或沉积工艺形成，后续在第一通孔206和第二通孔207分别形成第一有源区和第二有源区之前需要通过刻蚀工艺去除所述第一通孔206和第二通孔207底部的半导体衬底201表面的氧化硅层。
在另一实施例中，所述第一垂直栅极203和第二垂直栅极204的材料为金属时，所述第一栅介质层208和所述第二栅介质层209的材料为高K介电材料，所述第一栅介质层208和所述第二栅介质层209通过沉积工艺形成，后续在第一通孔206和第二通孔207分别形成第一有源区和第二有源区之前需要通过刻蚀工艺去除所述第一通孔206和第二通孔207底部的半导体衬底201表面的高K介电材料层。在一些实施例中，所述高K介电材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO中的一种或几种。
参考图6，在所述第一通孔和第二通孔中分别填充满半导体材料形成第一有源区210和第二有源区211。
在所述第一通孔中填充半导体材料形成第一有源区210，在所述第二通孔中填充半导体材料形成第二有源区211。
本申请中，由于形成的3D CMOS包括相连的一个PMOS晶体管和一个NMOS晶体管，所述第一有源区210和第二有源区211中后续分别用于两个不同类型的晶体管的(PMOS晶体管或NMOS晶体管)的沟道区和源漏区。
所述第一有源区210和第二有源区211的材料为单晶的半导体材料，在一实施例中，所述第一有源区210和第二有源区211的材料可以为单晶硅或单晶锗。在其他实施例中，所述第一有源区210和第二有源区211的材料还可以为硅锗(GeSi)或碳化硅(SiC)。所述第一有源区210和第二有源区211通过外延工艺形成，具体包括选择性外延工艺。
所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型为N型，且所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型为P型。
在一些实施例中，所述第一有源区210和所述第二有源区211根据形成的晶体管的类型可以分别掺杂不同类型的杂质离子。在一具体的实施例中，当所述第一有源区210和所述第二有源区211中分别掺杂不同类型的杂质离子时，所述第一有源区210和所述第二有源区211分别通过不同步骤的外延工艺形成。
在其他一些实施例中，所述第一有源区210和第二有源区211可以先于所述第一垂直栅极203和第二垂直栅极204形成，具体过程包括：在所述半导体衬底上形成分立的第一有源区和第二有源区；在所述半导体衬底上形成覆盖所述第一有源区和第二有源区的底部部分侧壁的第一绝缘层，所述第一绝缘层的顶部表面低于所述第一有源区和第二有源区的顶部表面；在所述第一有源区的侧壁表面形成第一栅介质层；在所述第二有源区的侧壁表面形成第二栅介质层；在所述第一栅介质层的表面和所述第一绝缘层的部分表面形成环绕所述第一有源区的中间部分的第一垂直栅极，所述第一垂直栅极的顶部表面低于所述第一有源区的顶部表面；在所述第二栅介质层的表面和所述第一绝缘层的部分表面形成环绕所述第二有源区的中间部分的第二垂直栅极，所述第二垂直栅极的顶部表面低于所述第二有源区的顶部表面；形成覆盖所述第一垂直栅极、第二垂直栅极和第一绝缘层的第二绝缘层，所述第二绝缘层暴露出所述第一有源区和第二有源区的顶部表面。
参考图7，在所述第一通孔中的第一有源区210的顶部中形成第一源漏区212，在所述第二通孔中的第二有源区211的顶部中形成第二源漏区213，所述第一源漏区212与所述第二源漏区213中掺杂的杂质离子类型相反。
所述第一源漏区212和第二源漏区213分别作为不同类型的晶体管的源漏区，当所述第一源漏区212作为PMOS晶体管的源区或漏区时，所述第一源漏区212中的掺杂的杂质离子类型为P型，相应的所述第二源漏区213作为NMOS晶体管的源区或漏区，所述第二源漏区213中的掺杂的杂质离子类型为N型。在其他实施例中，当所述第一源漏区212作为NMOS晶体管的源区或漏区时，所述第一源漏区212中的掺杂的杂质离子类型为N型，相应的所述第二源漏区213作为PMOS晶体管的源区或漏区，所述第二源漏区213中的掺杂的杂质离子类型为P型。
通过离子注入工艺形成所述第一源漏区212和所述第二源漏区213，具体的，形成所述第一源漏区212和所述第二源漏区213分别通过第一离子注入工艺和第二离子注入工艺进行，且所述第一离子注入工艺和第二离子注入工艺注入的杂质离子的类型相反。具体的，当所述第一离子注入工艺注入的杂质离子类型为P型时，相应的所述第二离子注入工艺注入的杂质离子的类型为N型。当所述第一离子注入工艺注入的杂质离子类型为N型时，相应的所述第二离子注入工艺注入的杂质离子的类型为P型。需要说明的是，在进行第一离子注入工艺或第二离子注入工艺时，不需要注入的区域可以通过掩膜层(比如光刻胶层)覆盖，在注入完成后，去除相应的掩膜层。
在一些实施例中，所述P型的杂质离子为硼离子、镓离子或铟离子中的一种或几种，N型的杂质离子包括磷离子、砷离子或锑离子中的一种或几种。
在一些实施例中，在形成所述第一源漏区212和第二源漏区213，还可以包括：在所述第一源漏区212和第二源漏区213表面形成金属硅化物层；在所述第二绝缘层205上形成层间介质层216；在所述层间介质层216中以及第二绝缘层205中形成第一金属布线层215，所述第一金属布线层215将所述电感器228的第一端与所述第二源漏区213电连接；在所述层间介质层216中形成第二金属布线层214，所述第二金属布线层214与所述第一源漏区212电连接。
在一些实施例中，所述第二金属布线层214包括一个与第一源漏区212或第二源漏区连接的金属插塞和与金属插塞连接的金属线。所述第一金属布线层215包括两个分别与第二源漏区213和电感器228的第一端连接的金属插塞和与所述两个金属插塞连接的金属线。
在一些实施例中，所述层间介质层216的材料可以为氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(fluoride-dopedsilicateglass，简称FSG)、低介电常数材料、其它适合的材料及/或上述的组合。
在一些实施例中，还包括：在所述层间介质层216表面上形成顶层氧化硅层217；参考图9，在所述顶层氧化硅层217表面键合一载板221。形成所述顶层氧化硅层217的作用是用于通过直接键合工艺或者扩散键合工艺键合所述载板221。形成载板221的作用是：后续进行背面工艺(移除半导体衬底以及形成金属连接层)时，用于支撑和保护整个已形成的叠层结构。在其他实施例中，所述载板221可以采用其他的键合工艺键合在所述顶层氧化硅层217上。
在一些实施例中，所述载板221的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料。
参考图10，去除所述半导体衬底以暴露出所述第一有源区210和第二有源区211的底部表面。
本实施例中，去除全部的半导体衬底，以暴露所述第一绝缘层202的背面以及所述第一有源区210和第二有源区211的底部表面，后续可以直接在所述暴露的第一绝缘层的背面表面形成连接所述第三源漏区和第四源漏区的金属连接层。
去除所述半导体衬底201可以采用刻蚀和化学机械研磨工艺相结合的工艺。
在一些实施例中，在去除所述半导体衬底时，可以根据实际的工艺，将所述载板221翻转到下方。
在其他一些实施例中，去除所述半导体衬底时，只去除部分厚度的半导体衬底，仍剩余部分厚度的半导体衬底，后续可以刻蚀剩余的所述半导体衬底，在所述剩余的半导体衬底中形成暴露出所述第一有源区和第二有源区的底部表面通孔；在所述第一绝缘层的背面表面上剩余的半导体衬底的表面以及所述通孔中形成连接所述第三源漏区和第四源漏区的金属连接层。
参考图11，在所述第一有源区210的底部中形成第三源漏区218，在所述第二有源区211的底部中形成第四源漏区219，所述第三源漏区218与所述第一源漏区212中的掺杂的杂质离子类型相同，所述第四源漏区219与所述第二源漏区213中的掺杂的杂质离子类型相同。
在一实施例中，所述第一有源区210的顶部和底部中形成的第一源漏区212和第三源漏区218分别作为PMOS晶体管的源区或漏区，相应的，所述第二有源区211的顶部和底部中形成的第二源漏区213和第四源漏区219分别作为NMOS晶体管的源区或漏区。
在另一实施例中，所述第一有源区210的顶部和底部中形成的第一源漏区212和第三源漏区218分别作为NMOS晶体管的源区或漏区，相应的，所述第二有源区211的顶部和底部中形成的第二源漏区213和第四源漏区219分别作为PMOS晶体管的源区或漏区。
所述第三源漏区218与所述第一源漏区212中的掺杂的杂质离子类型相同，所述第四源漏区219与所述第二源漏区213中的掺杂的杂质离子类型相同，即所述第三源漏区218与所述第四源漏区219中的掺杂的杂质离子类型相反。在一具体的实施例中，当所述第三源漏区218与所述第一源漏区212中的掺杂的杂质离子类型为P型，则所述第四源漏区219与所述第二源漏区213中的掺杂的杂质离子类型为N型。在另一具体的实施例中，当所述第三源漏区218与所述第一源漏区212中的掺杂的杂质离子类型为N型，则所述第四源漏区219与所述第二源漏区213中的掺杂的杂质离子类型为P型。
通过离子注入工艺形成所述第三源漏区218和所述第四源漏区219，在一具体的实施例中，所述第三源漏区218和所述第四源漏区219分别通过第三离子注入工艺和第四离子注入工艺进行，且所述第三离子注入工艺和第四离子注入工艺注入的杂质离子的类型相反。具体的，当所述第三离子注入工艺注入的杂质离子类型为P型时，相应的所述第四离子注入工艺注入的杂质离子的类型为N型。当所述第三离子注入工艺注入的杂质离子类型为N型时，相应的所述第四离子注入工艺注入的杂质离子的类型为P型。需要说明的是，在进行第三离子注入工艺或第四离子注入工艺时，不需要注入的区域可以通过掩膜层(比如光刻胶层)覆盖，在注入完成后，去除相应的掩膜层。
在一些实施例中，所述P型的杂质离子为硼离子、镓离子或铟离子中的一种或几种，N型的杂质离子包括磷离子、砷离子或锑离子中的一种或几种。
本申请中，在移除所述半导体衬底后，再通过离子注入工艺形成所述第三源漏区218和所述第四源漏区219，简化了所述第三源漏区218和所述第四源漏区219形成难度，并且所述第三源漏区218和所述第四源漏区219掺杂离子的浓度精度能较准确的控制。
参考图12，在所述第一绝缘层202的背面上形成连接所述第三源漏区218和第四源漏区219的金属连接层220。
本实施例中，直接在所述暴露的第一绝缘层202的表面形成所述第三源漏区218和第四源漏区219的金属连接层220。在其他实施例中，当仍剩余部分厚度的半导体衬底时，刻蚀剩余的所述半导体衬底，在所述剩余的半导体衬底中形成暴露出所述第一有源区和第二有源区的底部表面通孔；在所述第一绝缘层的背面表面上剩余的半导体衬底的表面以及所述通孔中形成连接所述第三源漏区和第四源漏区的金属连接层。所述金属连接层220的材料为金属，在一些实施例中，所述金属连接层220的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。在一些实施例中，可以通过电镀工艺形成所述金属连接层220，也可以通过溅射和刻蚀的工艺形成所述金属连接层220。
所述金属连接层220连接所述第三源漏区218和第四源漏区219，使得本申请中半导体器件中两个不同类型的晶体管(PMOS晶体管和NMOS晶体管)的电连接，并且其中一个晶体管还与电感器228电连接，由于前述形成的两个不同类型的晶体管的栅极、有源区和源漏区以及所述电感器都是垂直设置，使得栅极、有源区和源漏区以及所述电感器占据的半导体衬底的横向面积会减小，从而使得晶体管和电感器整个占据的半导体衬底的横向面积会减小，提高了半导体器件的集成度，并且金属连接层220是形成在所述第一绝缘层的背面，简化了金属布线结构，并且本申请还实现了CMOS晶体管与电感器的集成制作，工艺简单。
在一些实施例中，继续参考图12，在去除所述半导体衬底后，还包括：沿所述第一绝缘层201的背面方向依次刻蚀所述第一绝缘层202、第二绝缘层205和层间介质层216，直至暴露出所述第二金属布线层214的下表面，在所述第一绝缘层202、第二绝缘层205和层间介质层216中形成暴露出所述第二金属布线层214的底部表面的第三通孔；沿所述第一绝缘层202的背面方向刻蚀所述第一绝缘层202，直至暴露出所述电感器228的第二端下表面，在所述第一绝缘层202中形成暴露出所述电感器228的第二端下表面的第四通孔；在所述第三通孔中填充金属形成第一通孔连接结构222，在所述第四通孔中填充金属形成第二通孔连接结构223。从而将所述半导体器件中的两个不同类型的晶体管的未连接在一起的源区或漏区引至所述第一绝缘层202的背面表面，便于与其他器件连接。
在一些实施例中，在形成所述第一通孔连接结构222和第二通孔连接结构223后，还包括形成覆盖所述金属连接层220和第一绝缘层202背面表面的钝化层226，在钝化层226中形成与所述第一通孔连接结构222连接的第一金属凸块224，比如焊球，与所述第二通孔连接结构223连接的第二金属凸块225，比如焊球。
在形成所述第一金属凸块224和第二金属凸块225后，所述载板221可以保留，作为半导体器件的一部分。在其他实施例中，也可以移除所述载板221。
本申请一些实施例还提供了一种半导体器件，参考图12，包括：
第一绝缘层202，所述第一绝缘层202包括正面表面和与正面表面相对的背面表面；
位于所述第一绝缘层202的正面表面上分立的第一垂直栅极203、第二垂直栅极204和电感器228，所述电感器228包括分别位于首尾的第一端11和第二端12；
覆盖所述第一垂直栅极203、第二垂直栅极204、电感器228和第一绝缘层202的正面表面的第二绝缘层205；
位于所述第二绝缘层205、第一垂直栅极203和第一绝缘层202中的第一有源区210，以及位于所述第二绝缘层205、第二垂直栅极204和第一绝缘层202中的第二有源区211；
位于所述第一有源区210和所述第一垂直栅极203之间的第一栅介质层208，位于所述第二有源区211和第二垂直栅极204的栅介质层209；
位于所述第一有源区210的顶部中的第一源漏区212，位于所述第二有源区211的顶部中的第二源漏区213，所述第一源漏区212与所述第二源漏区213中掺杂的杂质离子类型相反；
位于所述第二绝缘层205表面上以及第二绝缘层205中的将所述电感器228的第一端11与所述第二源漏区213电连接的第一金属布线层215；
位于所述第一有源区210的底部中的第三源漏区218，位于所述第二有源区211的底部中的第四源漏区219，所述第三源漏区218与所述第一源漏区212中的掺杂的杂质离子类型相同，所述第四源漏区219与所述第二源漏区213中的掺杂的杂质离子类型相同；
位于第一绝缘层202的背面表面上的连接所述第三源漏区218和第四源漏区219的金属连接层220。
在一些实施例中，还包括：位于所述第二绝缘层205上的层间介质层216，位在所述层间介质层216中以及第二绝缘层205中的第一金属布线层215，所述第一金属布线层215将所述电感器228的第一端11与所述第二源漏区213电连接；位于所述层间介质层216中的第二金属布线层214，所述第二金属布线层214与所述第一源漏区212电连接。
在一些实施例中，还包括：位于所述层间介质层216表面上的顶层氧化硅层217；位于所述顶层氧化硅层上与所述顶层氧化硅层217键合的载板221；位于所述第一绝缘层202、第二绝缘层205和层间介质层216中的暴露出所述第二金属布线层的底部表面的第三通孔；位于所述第一绝缘层202中暴露出所述电感器228的第二端下表面的第四通孔；位于所述第三通孔中的第一通孔连接结构222，位于所述第四通孔中的第二通孔连接结构223。
在一些实施例中，所述第一栅介质层208和第二栅介质层209的材料为氧化硅或高K介电材料，所述第一垂直栅极203和第二垂直栅极204的材料为多晶硅或金属，所述第一有源区210和第二有源区211的材料为单晶的半导体材料。
在一些实施例中，所述第三源漏区218与所述第一源漏区212中的掺杂的杂质离子类型为N型，且所述第四源漏区219与所述第二源漏区213中的掺杂的杂质离子类型为P型。
在一些实施例中，所述第三源漏区218与所述第一源漏区212中的掺杂的杂质离子类型为P型，且所述第四源漏区219与所述第二源漏区213中的掺杂的杂质离子类型为N型。
在一些实施例中，所述电感器228位于所述第一绝缘层202表面。
在一些实施例中，所述第一绝缘层202表面还具有层间隔离层，所述层间隔离层的表面低于所述第一垂直栅极208和第二垂直栅极209的顶部表面，所述电感器228位于所述层间隔离层的表面；所述第二绝缘层覆盖所述层间隔离层。
需要说明的是，本实施(半导体器件)中与前述实施例中(半导体器件的形成方法)相同或相似部分的其他限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
本申请虽然已以较佳实施例公开如上，但其并不是用来限定本申请，任何本领域技术人员在不脱离本申请的精神和范围内，都可以利用上述揭示的方法和技术内容对本申请技术方案做出可能的变动和修改，因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本申请技术方案的保护范围。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成第一绝缘层；
在所述第一绝缘层的正面上形成分立的第一垂直栅极、第二垂直栅极以及电感器，所述电感器包括分别位于首尾的第一端和第二端；
形成覆盖所述第一垂直栅极、第二垂直栅极、电感器和第一绝缘层的第二绝缘层；
刻蚀所述第二绝缘层、第一垂直栅极、第二垂直栅极和第一绝缘层，形成贯穿所述第二绝缘层、第一垂直栅极和第一绝缘层的第一通孔，以及形成贯穿所述第二绝缘层、第二垂直栅极和第一绝缘层的第二通孔；
在所述第一通孔的侧壁表面形成第一栅介质层，在所述第二通孔的侧壁表面形成第二栅介质层；
在所述第一通孔和第二通孔中填充满半导体材料分别形成第一有源区和第二有源区；
在所述第一有源区的顶部中形成第一源漏区，在所述第二有源区的顶部中形成第二源漏区，所述第一源漏区与所述第二源漏区中掺杂的杂质离子类型相反；
在所述第二绝缘层表面上以及第二绝缘层中形成将所述电感器的第一端与所述第二源漏区电连接的第一金属布线层；
去除所述半导体衬底以暴露出所述第一有源区和第二有源区的底部表面；在所述第一有源区的底部中形成第三源漏区，在所述第二有源区的底部中形成第四源漏区，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型相同，所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型相同；
在所述第一绝缘层的背面上形成连接所述第三源漏区和第四源漏区的金属连接层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一垂直栅极、第二垂直栅极和电感器的形成过程包括：
在所述第一绝缘层上形成多晶硅层；在所述多晶硅层上形成图形化的第一掩膜层，所述图形化的第一掩膜层暴露出所述多晶硅层需要被刻蚀的区域；以所述图形化的第一掩膜层为掩膜刻蚀所述多晶硅层，在所述第一绝缘层上形成分立的第一垂直栅极和第二垂直栅极；在所述第一绝缘层表面上形成导电金属层；在所述导电金属层上形成图形化的第二掩膜层，所述图形化的第二掩膜层暴露出所述导电金属层需要被刻蚀的区域；以所述图形化的第二掩膜层为掩膜刻蚀所述导电金属层，在所述第一垂直栅极或第二垂直栅极一侧的第一绝缘层上形成电感器。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述电感器的形成过程包括：在所述第一绝缘层上形成图形化的硬掩膜层，所述图形化的硬掩膜层中具有暴露出所述第一绝缘层部分表面的第一开口；在所述第一开口中填充满金属材料层，形成电感器；去除所述图形化的硬掩膜层。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在所述第二绝缘层上形成层间介质层；在所述层间介质层中以及第二绝缘层中形成第一金属布线层，所述第一金属布线层将所述电感器的第一端与所述第二源漏区电连接；在所述层间介质层中形成第二金属布线层，所述第二金属布线层与所述第一源漏区电连接；所述去除所述半导体衬底之前，还包括：在所述层间介质层表面上形成顶层氧化硅层；在所述顶层氧化硅层表面键合一载板；键合所述载板后，翻转所述半导体衬底，然后去除所述半导体衬底。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，在去除所述半导体衬底后，还包括：沿所述第一绝缘层的背面方向依次刻蚀所述第一绝缘层、第二绝缘层和层间介质层，直至暴露出所述第二金属布线层的下表面，在所述第一绝缘层、第二绝缘层和层间介质层中形成暴露出所述第二金属布线层的底部表面的第三通孔；沿所述第一绝缘层的背面方向刻蚀所述第一绝缘层，直至暴露出所述电感器的第二端下表面，在所述第一绝缘层中形成暴露出所述电感器的第二端下表面的第四通孔；在所述第三通孔中填充金属形成第一通孔连接结构，在所述第四通孔中填充金属形成第二通孔连接结构。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述去除所述半导体衬底以暴露出所述第一有源区和第二有源区的底部表面以及形成金属连接层的过程包括：去除全部的半导体衬底，以暴露所述第一绝缘层的背面以及所述第一有源区和第二有源区的底部表面；在所述暴露的第一绝缘层的背面表面形成连接所述第三源漏区和第四源漏区的金属连接层。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述去除所述半导体衬底以暴露出所述第一有源区和第二有源区的底部表面以及形成金属连接层的过程包括：去除部分厚度的半导体衬底；刻蚀剩余的所述半导体衬底，在所述剩余的半导体衬底中形成暴露出所述第一有源区和第二有源区的底部表面通孔；在所述第一绝缘层的背面表面上剩余的半导体衬底的表面以及所述通孔中形成连接所述第三源漏区和第四源漏区的金属连接层。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一有源区和第二有源区的材料为单晶的半导体材料，所述第一有源区和第二有源区通过外延工艺形成。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型为N型，且所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型为P型。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型为P型，且所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型为N型。
11.如权利要求9或10所述的半导体器件的形成方法，其特征在于，形成所述第一源漏区和第二源漏区分别通过第一离子注入工艺和第二离子注入工艺进行，且所述第一离子注入工艺和第二离子注入工艺注入的杂质离子的类型相反。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，形成所述第三源漏区和第四源漏区分别通过第三离子注入工艺和第四离子注入工艺进行，且所述第三离子注入工艺和第四离子注入工艺注入的杂质离子的类型相反。
13.一种半导体器件，其特征在于，包括：
第一绝缘层，所述第一绝缘层包括正面表面和与正面表面相对的背面表面；位于所述第一绝缘层的正面表面上分立的第一垂直栅极、第二垂直栅极和电感器，所述电感器包括分别位于首尾的第一端和第二端；
覆盖所述第一垂直栅极、第二垂直栅极、电感器和第一绝缘层的正面表面的第二绝缘层；
位于所述第二绝缘层、第一垂直栅极和第一绝缘层中的第一有源区，以及位于所述第二绝缘层、第二垂直栅极和第一绝缘层中的第二有源区；
位于所述第一有源区与所述第一垂直栅极之间的第一栅介质层，位于所述第二有源区与所述第二垂直栅极之间的第二栅介质层；
位于所述第一有源区的顶部中的第一源漏区，位于所述第二有源区的顶部中的第二源漏区，所述第一源漏区与所述第二源漏区中掺杂的杂质离子类型相反；
位于所述第二绝缘层表面上以及第二绝缘层中的将所述电感器的第一端与所述第二源漏区电连接的第一金属布线层；
位于所述第一有源区的底部中的第三源漏区，位于所述第二有源区的底部中的第四源漏区，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型相同，所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型相同；
位于第一绝缘层的背面表面上的连接所述第三源漏区和第四源漏区的金属连接层。
14.如权利要求13所述的半导体器件，其特征在于，还包括：位于所述第二绝缘层上的层间介质层，位在所述层间介质层中以及第二绝缘层中的第一金属布线层，所述第一金属布线层将所述电感器的第一端与所述第二源漏区电连接；位于所述层间介质层中的第二金属布线层，所述第二金属布线层与所述第一源漏区电连接。
15.如权利要求14所述的半导体器件，其特征在于，还包括：位于所述层间介质层表面上的顶层氧化硅层；位于所述顶层氧化硅层上与所述顶层氧化硅层键合的载板；位于所述第一绝缘层、第二绝缘层和层间介质层中的暴露出所述第二金属布线层的底部表面的第三通孔，位于所述第一绝缘层中暴露出所述电感器的第二端下表面的第四通孔；位于所述第三通孔中的第一通孔连接结构，位于所述第四通孔中的第二通孔连接结构。
16.如权利要求13所述的半导体器件，其特征在于，所述第一栅介质层和第二栅介质层的材料为氧化硅或高K介电材料，所述第一垂直栅极和第二垂直栅极的材料为多晶硅或金属，所述第一有源区和第二有源区的材料为单晶的半导体材料。
17.如权利要求13所述的半导体器件，其特征在于，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型为N型，且所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型为P型。
18.如权利要求13所述的半导体器件，其特征在于，所述第三源漏区与所述第一源漏区中的掺杂的杂质离子类型为P型，且所述第四源漏区与所述第二源漏区中的掺杂的杂质离子类型为N型。
19.如权利要求13所述的半导体器件，其特征在于，所述电感器位于所述第一绝缘层表面。
20.如权利要求13所述的半导体器件，其特征在于，所述第一绝缘层表面还具有层间隔离层，所述层间隔离层的表面低于所述第一垂直栅极和第二垂直栅极的顶部表面，所述电感器位于所述层间隔离层的表面；所述第二绝缘层覆盖所述层间隔离层。
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