CN112750824A - 半导体装置 - Google Patents

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周智超
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Abstract

本公开实施例提供一种半导体装置，其包含在外延源极/漏极区和半导体基底之间形成的隔离层的纳米结构场效晶体管及其形成方法。在一实施例中，半导体装置包含电源导轨，在电源导轨上方的介电层，在介电层上方的第一通道区，在第一通道区上方的第二通道区，在第一通道区和第二通道区上方的栅极堆叠，其中栅极堆叠更设置在第一通道区和第二通道区之间，以及邻近栅极堆叠并电连接到电源导轨的第一源极/漏极区。

Description

半导体装置
技术领域
本公开实施例涉及半导体制造技术，尤其涉及半导体装置。
背景技术
半导体装置用于各种电子应用中，举例来说，例如个人电脑、手机、数字相机和其他电子设备。半导体装置的制造通常通过在半导体基底上方依序沉积绝缘层或介电层、导电层和半导体层的材料，并且使用光刻将这些不同材料层图案化，以在半导体基底上形成电路组件和元件。
半导体产业通过不断缩减最小部件尺寸来持续提升各种电子组件(例如晶体管、二极管、电阻器、电容器等)的积体密度，这允许将更多部件整合至给定区域中。然而，随着最小部件尺寸缩减，产生了应被解决的其他问题。
发明内容
根据一些实施例提供半导体装置。此半导体装置包含电源导轨；在电源导轨上方的介电层；在介电层上方的第一通道区；在第一通道区上方的第二通道区；在第一通道区和第二通道区上方的栅极堆叠，其中栅极堆叠更设置在第一通道区和第二通道区之间；以及邻近栅极堆叠并电连接到电源导轨的第一源极/漏极区。
根据另一些实施例提供半导体装置的制造方法。此方法包含在半导体基底上方依序沉积牺牲层、第一半导体层、第二半导体层和第三半导体层；移除牺牲层以形成第一凹槽；在第一凹槽中沉积介电层；形成延伸穿过介电层的外延源极/漏极区；移除第二半导体层以形成第二凹槽；形成在第三半导体层的顶表面以及第三半导体层和第一半导体层的侧壁上方延伸的栅极堆叠，其中栅极堆叠填充第二凹槽；使半导体基底的表面薄化以暴露出外延源极/漏极区和介电层；形成连接到外延源极/漏极区的导电接触件；以及在介电层的与第一半导体层相反的一侧上形成背侧电源导轨，其中背侧电源导轨经由导电接触件电连接至外延源极/漏极区。
根据又另一些实施例提供半导体装置。此半导体装置包含电源导轨；在电源导轨上方的第一通道区；在第一通道区上方的第二通道区；在第一通道区和电源导轨之间延伸的隔离层；在第一通道区、第二通道区和隔离层上方的栅极堆叠，其中栅极堆叠的一部分更设置在第一通道区和第二通道区之间；邻近栅极堆叠的第一源极/漏极区，第一源极/漏极区延伸穿过隔离层；以及直接接触电源导轨的接触插塞，其中接触插塞将电源导轨电连接到第一源极/漏极区。
附图说明
通过以下的详细描述配合说明书附图，可以更加理解本公开实施例的内容。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制，且仅用于说明的目的。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1以三维示意图绘示根据一些实施例的纳米结构场效晶体管(nanostructurefield-effect transistor，nano-FET)的范例。
图2、图3、图4、图5、图6A、图6B、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B、图15C、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21、图22A、图22B、图23A、图23B、图24、图25、图26、图27、图28、图29、图30A、图30B、图31和图32是根据一些实施例的纳米结构场效晶体管的制造期间的中间阶段的剖面示意图。
图33是根据本公开实施例中的一些实施例的上视示意图。
其中，附图标记如下：
10:晶片
30,52,56,60:牺牲层
32,54,58,62:通道层
50:基底
50N,50P:区域
55:通道区
64:多层堆叠
66:鳍片
68:浅沟槽隔离区
70:虚设介电层
72:虚设栅极层
74:遮罩层
76:虚设栅极
78:遮罩
80:栅极密封间隔物
82:栅极间隔物
84,94:凹槽
86:侧壁凹槽
87:内间隔层
88:内间隔物
90:外延源极/漏极区
91:接触蚀刻停止层
92:第一层间介电质
96:栅极介电层
98:栅极电极
100:第二层间介电质
102:栅极遮罩
104:栅极接触件
110,132,150:介电层
112:互连结构
114a,114b:接合层
116:载体基底
118,142:最底部金属化图案
120,144:最顶部金属化图案
122:接触导孔
124:电源导轨
126:硅化物区
128:隔离层
130:凹槽
134,162:表面
136:结构
138:电布线
146:电布线
148:互连结构
152:凸块下金属层
154:电连接器
160:开口
202:第一电路
204:第二电路
206:第三电路
208:第四电路
240:硅锗层
242:轻掺杂的p型区
244:重掺杂的p型区
300,600:半导体装置
A-A’,B-B’,C-C’,D-D’:剖面
T1,T2,T3:厚度
W1,W2:宽度
具体实施方式
以下内容提供许多不同实施例或范例，用于实施本公开实施例的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用于限定本公开实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本公开实施例在不同范例中可重复使用参考数字及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
此外，本文可能使用空间相对用语，例如“下方”、“之下”、“下”、“上方”、“上”及类似的用词，这些空间相对用语为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或操作中的装置的之不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。
各个实施例提供了具有改善的效能的半导体装置及其形成方法。半导体装置可以是纳米结构场效晶体管(nano-FETs，也称为纳米片场效晶体管(nanosheet field-effecttransistors，NSFETs)、纳米线场效晶体管(nanowire field-effect transistors，NWFETs)或全绕式栅极场效晶体管(gate-all-around field-effect transistors，GAAFETs))。这些实施例包含应用于但不限于在纳米结构场效晶体管的背侧上形成电源导轨(power rail)的方法。在一些实施例中，电源导轨可以是金属线，其耦合到参考电压、正供应电压或类似的电压，并且在某些情况下，可用于向晶体管提供功率。可以在用于形成纳米结构场效晶体管中的通道区的半导体层下方的N型金属氧化物半导体场效晶体管(NMOS)和P型金属氧化物半导体场效晶体管(PMOS)区中提供薄半导体层。可以用介电层取代薄半导体层。电源导轨和纳米结构场效晶体管形成在介电层的两侧，并且介电层使电源导轨与纳米结构场效晶体管的通道区绝缘。在此公开的一或多个实施例的有利部件可以包含增加第一金属层互连密度和栅极密度的能力。另外，在此公开的一或多个实施例可以包含降低电阻的能力，其通过在纳米结构场效晶体管的背侧上形成电源导轨时允许较宽的电源导轨宽度来实现。
图1以三维示意图绘示根据一些实施例的纳米结构场效晶体管的范例。纳米结构场效晶体管包含在基底50(例如半导体基底)上的鳍片66上方的通道区55。隔离区68设置在基底50中，并且鳍片66从相邻的隔离区68之间突出并突出于隔离区68上方。虽然隔离区68被描述/绘示为与基底50隔开，但本公开实施例所用的用语“基底”可以指的是只有半导体基底或指的是半导体基底与隔离区的组合。此外，虽然鳍片66被绘示为与基底50单一、连续的材料，但鳍片66及/或基底50可以包含单一材料或多种材料。在本文中，鳍片66指的是在相邻隔离区68之间延伸的部分。
栅极介电层96沿着鳍片66的侧壁并在鳍片66的顶表面上方，并且沿着通道区55的顶表面、侧壁和底表面。栅极电极98在栅极介电层96上方。外延源极/漏极区90设置在相对于栅极介电层96和栅极电极98的鳍片66的两侧。图1更绘示在后续附图中使用的参考剖面。剖面A-A’沿着栅极电极98的纵轴且方向例如垂直于纳米结构场效晶体管的外延源极/漏极区90之间的电流流动方向。剖面B-B’垂直于剖面A-A’，并且沿着纳米结构场效晶体管的PMOS区中的鳍片66的纵轴且方向例如在纳米结构场效晶体管的外延源极/漏极区90之间的电流流动上。剖面C-C’平行于剖面B-B’，并且延伸穿过纳米结构场效晶体管的NMOS区中的鳍片66。剖面D-D’平行于剖面A-A’，并且延伸穿过纳米结构场效晶体管的外延源极/漏极区90。为了清楚起见，后续附图参照这些参考剖面。
本文讨论的一些实施例是在使用栅极后制(gate-last)工艺形成的纳米结构场效晶体管的背景下讨论的。在其他实施例中，可以使用栅极先制(gate-first)工艺。此外，一些实施例考虑了用于平面装置(例如平面场效晶体管)或用于鳍式场效晶体管(fin field-effect transistors，FinFETs)的面向。
图2至图32是根据一些实施例的纳米结构场效晶体管的制造期间的中间阶段的剖面示意图。图2至图5、图6A、图16A、图17A、图18A、图19A、图20A、图21、图22A和图23A绘示图1所示的参考剖面A-A’。图6B、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图16B、图17B、图18B、图19B、图20B、图22B和图23B绘示图1所示的参考剖面B-B’或C-C’。图15B或图15C是沿着图1所示的参考剖面D-D’绘示。
在图2中，提供基底50。基底50可以是半导体基底，例如块体(bulk)半导体、绝缘体上覆半导体(semiconductor-on-insulator，SOI)基底或类似的基底，其可以被掺杂(例如以p型或n型掺质)或不被掺杂。基底50可以是晶片，例如硅晶片。总体而言，绝缘体上覆半导体基底是形成于绝缘体层上的半导体材料层。举例来说，绝缘体层可以是例如埋入式氧化物(buried oxide，BOX)层、氧化硅层或类似的膜层。绝缘层设置在通常是硅或玻璃基底的基底上。也可以使用其他基底，例如多层基底或渐变的(gradient)基底。在一些实施例中，基底50的半导体材料可以包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或前述的组合。
基底50具有区域50N和区域50P。区域50N可以用于形成n型装置，例如NMOS晶体管，例如n型纳米结构场效晶体管。区域50P可以用于形成p型装置，例如PMOS晶体管，例如p型纳米结构场效晶体管。区域50N可以与区域50P物理上分开，并且可以在区域50N和区域50P之间设置任何数量的装置部件(例如其他主动装置、掺杂区、隔离结构等)。虽然绘示两个区域50N和一个区域50P，但可以提供任何数量的区域50N和区域50P。
基底50可以包含重掺杂的p型区244、在重掺杂的p型区244上方的轻掺杂的p型区242、以及在轻掺杂的p型区242上方的硅锗层240。可以使用例如化学气相沉积(chemicalvapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、气相外延(vaporphase epitaxy，VPE)、分子束外延(molecular beam epitaxy，MBE)或类似的工艺来外延成长硅锗层240。
进一步在图2中，在基底50上方形成多层堆叠64。多层堆叠64包含牺牲层52、通道层54、牺牲层56、通道层58、牺牲层60、通道层62、牺牲层30和通道层32。然而，在其他实施例中，多层堆叠64可以包含任何数量的通道层和牺牲层。可以使用例如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)或类似的工艺来外延成长多层堆叠64的每一层。在各种实施例中，多层堆叠64的交替层可以由第一半导体材料(例如硅(Si)、碳硅(SiC)或类似的材料)或第二半导体材料(例如硅锗(SiGe)或类似的材料)形成。举例来说，牺牲层52、牺牲层56、牺牲层60和牺牲层30可以由第二半导体材料形成，并且通道层54、通道层58、通道层62和通道层32可以由第一半导体材料形成。在其他实施例中，牺牲层52、牺牲层56、牺牲层60和牺牲层30可以由第一半导体材料形成，并且通道层54、通道层58、通道层62和通道层32可以由第二半导体材料形成。半导体材料。第一半导体材料和第二半导体材料可以是互相具有高蚀刻选择性的材料。如此一来，可以移除包含第一半导体材料的多层堆叠64的层，而不移除包含第二半导体材料的层，并且可以移除包含第二半导体材料的多层堆叠64的层，而不移除包含第一半导体材料的层。在牺牲层30、牺牲层52、牺牲层56和牺牲层60包含第二半导体材料(例如SiGe)的实施例中，在这些牺牲层30、52、56和50的每一个中的Ge的浓度范围为约10％至约50％。
通道层(例如通道层54、通道层58、通道层62和通道层32)的厚度可以与牺牲层的厚度不同。举例来说，牺牲层52可具有约6nm至约20nm的厚度。通道层可具有约6nm至约15nm的厚度。通道层的厚度对牺牲层52的厚度的比例可以为约1.25至约2.5。如将在以下更详细讨论的，包含具有规定厚度的通道层和牺牲层允许介电层(例如以下参照图13讨论的介电层110)填充由移除牺牲层52所留下的间隙，并允许栅极介电层96和栅极电极(例如栅极电极98，以下参照图19A和图19B讨论)填充由移除牺牲层56、牺牲层60和牺牲层30所留下的间隙。介电层用于将纳米结构场效晶体管的通道层和栅极与基底50隔开，其防止栅极至电源导轨短路。
在图3中，在多层堆叠64和基底50中形成鳍片66。鳍片66可以是半导体条。在一些实施例中，可以通过在多层堆叠64和基底50中蚀刻出沟槽来在多层堆叠64和基底50中形成鳍片66。蚀刻可以是任何合适的蚀刻工艺，例如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、类似的工艺或前述的组合。蚀刻可以是非等向性的。
可以通过任何合适的方法将鳍片66图案化。举例来说，可以使用一或多个光学光刻工艺来将鳍片66图案化，包含双重图案化或多重图案化工艺。总体而言，双重图案化或多重图案化工艺结合光学光刻和自对准工艺，其允许产生的图案的例如节距(pitches)小于使用单一、直接光学光刻工艺可获得的图案的节距。举例来说，在一实施例中，在基底上方形成牺牲层，并且使用光学光刻工艺将牺牲层图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，接着可以使用剩余的间隔物将鳍片66图案化。
在图4中，邻近鳍片66形成浅沟槽隔离(shallow trench isolation，STI)区68。可以通过在基底50和鳍片66上方以及鳍片66之间沉积绝缘材料来形成浅沟槽隔离区68。绝缘材料可以是氧化物，例如氧化硅、氮化物、类似的材料或前述的组合，并且可以通过高密度等离子体化学气相沉积(high-density plasma CVD，HDP-CVD)、可流动式化学气相沉积(flowable CVD，FCVD)、类似的工艺或前述的组合形成。可以使用通过任何合适的工艺所形成的其他绝缘材料。在绘示的实施例中，绝缘材料是通过可流动式化学气相沉积工艺所形成的氧化硅。一旦形成绝缘材料，就可以进行退火工艺。在一实施例中，形成绝缘材料，使得过量的绝缘材料覆盖鳍片66。虽然绝缘材料被绘示为单层，但是一些实施例可以利用多层。举例来说，在一些实施例中，可以先沿着基底50和鳍片66的表面形成衬层(liner)(未单独绘示)。此后，可以在衬层上方形成如前所述的填充材料。
然后，对绝缘材料施加移除工艺以移除鳍片66上方的多余绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械研磨(chemical mechanical polish，CMP)、回蚀刻(etch-back)工艺、前述的组合或类似的工艺。平坦化工艺暴露出鳍片66，使得在平坦化工艺完成之后，鳍片66和绝缘材料的顶表面是齐平的。
然后，凹蚀绝缘材料以形成浅沟槽隔离区68。凹蚀绝缘材料使得区域50N和区域50P中的鳍片66的上部从相邻的浅沟槽隔离区68之间突出。此外，浅沟槽隔离区68可以具有如图所示的平坦表面、凸表面、凹表面(例如碟形(dishing))或前述的组合。可以通过合适的蚀刻使浅沟槽隔离区68的顶表面形成为平坦的、凸的及/或凹的。可以使用合适的蚀刻工艺凹蚀浅沟槽隔离区68，例如对绝缘材料68的材料具有选择性的蚀刻工艺(例如，以比鳍片66的材料更快的速率蚀刻绝缘材料的材料)。举例来说，可以使用氧化物移除，其使用例如稀释的氢氟酸(dilute hydrofluoric，dHF)。
参照图2至图4所述的工艺仅是如何形成鳍片66的一个范例。在一些实施例中，可以通过外延成长工艺形成鳍片66。举例来说，可以在基底50的顶表面上方形成介电层，并且可以蚀刻穿过介电层的沟槽以暴露出下方的基底50。可以在沟槽中外延成长外延结构，并且可以凹蚀介电层，使得外延结构从介电层突出以形成鳍片66。外延结构可以包含上述的交替半导体材料，例如第一半导体材料和第二半导体材料。在外延成长外延结构的一些实施例中，外延成长的材料可以在成长期间被原位(in situ)掺杂，其可以免除之前和之后的注入，但也可以一起使用原位和注入掺杂。
更进一步，在与区域50P(例如PMOS区)中的材料不同的区域50N(例如NMOS区)中外延成长材料可能是有利的。在各种实施例中，鳍片66的多层堆叠64的层可以由硅锗(SixGe1-x，其中x可以在0至1的范围)、碳化硅、纯或大致上纯的锗、III-V族化合物半导体、II-VI族化合物半导体或类似的材料形成。举例来说，用于形成III-V化合物半导体的可用材料包含但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓和类似的材料。
进一步在图4中，可以在鳍片66及/或基底50中形成适当的井(未单独绘示)。在一些实施例中，可以在区域50N中形成P型井，并且可以在区域50P中形成N型井。P型井或N型井可以形成在区域50N和区域50P中的任何一个中。
在具有不同井类型的实施例中，可以使用光刻胶或其他遮罩(未单独绘示)实现对于区域50N和区域50P的不同注入步骤。举例来说，可以在区域50N中的鳍片66和浅沟槽隔离区68上方形成光刻胶。将光刻胶图案化以暴露出基底50的区域50P。可以通过使用旋涂(spin-on)技术来形成光刻胶，并且可以使用合适的光学光刻技术来将光刻胶图案化。一旦图案化光刻胶，就在区域50P中进行n型杂质注入，并且光刻胶可以作为遮罩以大致防止n型杂质被注入到区域50N中。n型杂质可以是磷、砷或类似的杂质，注入到区域中的浓度等于或小于1018原子/cm3，例如约1016原子/cm3至约1018原子/cm3。在注入之后，例如通过合适的灰化(ashing)工艺移除光刻胶。
在注入区域50P之后，在区域50P中的鳍片66和浅沟槽隔离区68上方形成光刻胶。将光刻胶图案化以暴露出基底50的区域50N。可以通过使用旋涂技术来形成光刻胶，并且可以使用合适的光学光刻技术来将光刻胶图案化。一旦图案化光刻胶，就在区域50N中进行p型杂质注入，并且光刻胶可以作为遮罩以大致防止p型杂质被注入到区域50P中。p型杂质可以是硼、氟化硼、铟或类似的杂质，注入到区域中的浓度等于或小于1018原子/cm3，例如约1016原子/cm3至约1018原子/cm3。在注入之后，例如通过合适的灰化工艺移除光刻胶。
在区域50N和区域50P的注入之后，可以进行退火以修复注入损坏并活化注入的p型及/或n型杂质。在一些实施例中，外延鳍片的成长材料可以在成长期间被原位掺杂，其可以免除注入，但可以一起使用原位和注入掺杂。
在图5中，在鳍片66上形成虚设介电层70。虚设介电层70可以是例如氧化硅、氮化硅、前述的组合或类似的材料，并且可以根据合适的技术沉积或热成长。在虚设介电层70上方形成虚设栅极层72，并且在虚设栅极层72上方形成遮罩层74。可以在虚设介电层70上方沉积虚设栅极层72，然后例如通过化学机械研磨平坦化。可以在虚设栅极层72上方沉积遮罩层74。虚设栅极层72可以是导电或非导电材料，并且可以选自包含非晶硅、多晶硅(polysilicon-silicon，polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的群组。虚设栅极层72的沉积可以通过物理气相沉积(physical vapordeposition，PVD)、化学气相沉积、溅镀(sputter)沉积或其他本领域已知且用于沉积所选材料的其他技术。虚设栅极层72可以由对隔离区的蚀刻具有高蚀刻选择性的其他材料制成。遮罩层74可以包含例如氮化硅、氮氧化硅或类似的材料。在此范例中，在区域50N和区域50P上形成单个虚设栅极层72和单个遮罩层74。应注意的是，仅用于说明的目的，虚设介电层70被绘示为只覆盖鳍片66。在一些实施例中，可以沉积虚设介电层70，使得虚设介电层70覆盖浅沟槽隔离区68，并在虚设栅极层72和浅沟槽隔离区68之间延伸。
图6A至图29和图32绘示实施例装置的制造中的各种额外步骤。图6B、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B、图15C、图16B、图17B、图18B、图19B、图20B、图22B、图23B、图24、图25、图26、图27、图28、图29、图31和图32所示的结构绘示可应用于区域50N和区域50P两者的部件。在伴随每个附图的文字描述区域50N和区域50P的结构上的任何差异。
在图6A和图6B中，可以使用合适的光学光刻和蚀刻技术来将遮罩层74(参见图5)图案化以形成遮罩78。然后可以将遮罩78的图案转移至虚设栅极层72。在一些实施例(未单独绘示)中，也可以通过合适的蚀刻技术将遮罩78的图案转移到虚设介电层70以形成虚设栅极76。虚设栅极76覆盖鳍片66的各个通道区。遮罩78的图案可用于将每个虚设栅极76与邻近的虚设栅极76物理隔离。虚设栅极76的长度方向还可以大致垂直于各个鳍片66的长度方向。
在图7中，在虚设栅极76、遮罩78及/或鳍片66的露出表面上形成栅极密封间隔物80。热氧化或沉积及随后的非等向性蚀刻可以形成栅极密封间隔物80。栅极密封间隔物80可以由氧化硅、氮化硅、氮氧化硅或类似的材料形成。
在形成栅极密封间隔物80之后，可以进行用于轻掺杂源极/漏极(lightly dopedsource/drain，LDD)区(未单独绘示)的注入。在具有不同装置类型的实施例中，类似于前面在图4中讨论的注入，可以在区域50N上方形成遮罩(例如光刻胶)，同时暴露出区域50P，可以将适当类型的(例如p型)杂质注入到区域50P中的露出的鳍片66中。然后可以移除遮罩。随后，可以在区域50P上方形成遮罩(例如光刻胶)，同时暴露出区域50N，并且可以将适当类型的(例如n型)杂质注入到区域50N中的露出的鳍片66中。然后可以移除遮罩。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区可以具有约1015原子/cm3至约1019原子/cm3的杂质浓度。退火可用于修复注入损坏并活化注入的杂质。
进一步在图7中，沿着虚设栅极76和遮罩78的侧壁在栅极密封间隔物80上形成栅极间隔物82。可以通过顺应性地(conformally)沉积绝缘材料并随后非等向性地蚀刻绝缘材料来形成栅极间隔物82。栅极间隔物82的绝缘材料可以是氧化硅、氮化硅、氧氮化硅、碳氮化硅、前述的组合或类似的材料。
应注意的是，以上公开内容大致描述了形成间隔物和轻掺杂源极/漏极区的工艺。可以使用其他工艺和顺序。举例来说，可以利用更少或额外的间隔物、可以利用不同的步骤顺序(例如可以在形成栅极间隔物82之前不蚀刻栅极密封间隔物80以产生“L形”栅极密封间隔物)、可以形成和移除间隔物及/或类似的变化。此外，可以使用不同的结构和步骤来形成n型和p型装置，举例来说，可以在形成栅极密封间隔物80之前形成用于n型装置的轻掺杂源极/漏极区，同时可以在形成栅极密封间隔物80之后形成用于p型装置的轻掺杂源极/漏极区。
在图8中，在区域50N和区域50P两者的鳍片66中形成凹槽84。如图8所示，凹槽84延伸穿过通道层32、牺牲层30、通道层62、牺牲层60、通道层58、牺牲层56、通道层54和牺牲层52。凹槽84延伸到基底50的块体部分中。
凹槽84的形成可以通过使用非等向性蚀刻工艺来蚀刻鳍片66，例如反应离子蚀刻、中性束蚀刻或类似的工艺。栅极间隔物82、栅极密封间隔物80和遮罩78在用于形成凹槽84的蚀刻工艺期间遮蔽鳍片66的一部分。可以使用单个蚀刻工艺来蚀刻通道层32、牺牲层30、通道层62、牺牲层60、通道层58、牺牲层56、通道层54和牺牲层52中的每一个。在其他实施例中，可以使用多种蚀刻工艺来蚀刻多层堆叠64的层。可以使用定时蚀刻(timed etch)工艺来停止对凹槽84的蚀刻。在本公开实施例的替代实施例中，多层堆叠64的蚀刻层可以各自具有梯形形状，使得通道层32、牺牲层30、通道层62、牺牲层60、通道层58、牺牲层56、通道层54和牺牲层52中的每一个的底表面具有比通道层32、牺牲层30、通道层62、牺牲层60、通道层58、牺牲层56、通道层54和牺牲层52中的每一个的相应顶表面更大的宽度。随后在图31中绘示通道层32、通道层62、通道层58和通道层54的梯形形状。另外，通道层32、牺牲层30、通道层62、牺牲层60、通道层58、牺牲层56、通道层54和牺牲层52中的每一个的宽度可以随着每个层在远离基底50的方向上逐渐减小。
在图9中，蚀刻由凹槽84暴露出的多层堆叠64的层的侧壁的一部分，以形成侧壁凹槽86。可以使用等向性蚀刻工艺来蚀刻侧壁，例如湿式蚀刻或类似的蚀刻。如图9所示，可以在区域50N和区域50P中蚀刻牺牲层30、牺牲层60和牺牲层56的侧壁。
用于蚀刻牺牲层30、牺牲层60和牺牲层56的蚀刻剂可以对通道层32、通道层62、通道层58、通道层54和牺牲层52的材料具有选择性。在牺牲层30、牺牲层60和牺牲层56包含第二半导体材料(例如SiGe)并且通道层32、通道层62、通道层58和通道层54包含第一半导体材料(例如Si或SiC)的实施例中，四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)、氢氧化铵(NH4OH)或类似的材料可用于蚀刻区域50N和50P中的多层堆叠64的侧壁。牺牲层52也可以包含第二半导体材料(例如SiGe)，并且牺牲层52的锗浓度可以低于牺牲层30、牺牲层60和牺牲层56的锗浓度。举例来说，牺牲层52的锗浓度可为约1010原子/cm3至约1015原子/cm3，并且牺牲层30、牺牲层60和牺牲层56的锗浓度可为约1020原子/cm3至约1035原子/cm3。牺牲层52的锗浓度低于牺牲层30、牺牲层60和牺牲层56的锗浓度，使得用于蚀刻牺牲层30、牺牲层60和牺牲层56的蚀刻剂具有对牺牲层52的材料更高的选择性。结果，牺牲层52的侧壁被蚀刻得比牺牲层30、牺牲层60和牺牲层56的侧壁少。因此，牺牲层52比牺牲层30、牺牲层60和牺牲层56更宽，并且牺牲层52比牺牲层30、60和56从通道层32、62、58和54的侧壁凹入更少。
在其他实施例中，可以使用干式蚀刻工艺来蚀刻层。氟化氢、其他以氟为主的气体或类似的材料可用于蚀刻区域50N和50P中的多层堆叠64的侧壁。虽然在图9中将牺牲层52、通道层54、牺牲层56、通道层58、牺牲层60、通道层62、牺牲层30和通道层32绘示为具有线性侧壁邻近侧壁凹槽86，但是侧壁可以是凹的、凸的或类似的形状。此外，牺牲层52、通道层54、牺牲层56、通道层58、牺牲层60、通道层62、牺牲层30和通道层32中的每一个的侧壁可以延伸超出相邻通道层及/或牺牲层的侧壁、从其凹入或在与其相接。
在图10中，在图9所示的结构上沉积内间隔层87。内间隔层87的沉积可以通过顺应性的沉积工艺，例如化学气相沉积、原子层沉积或类似的工艺。内间隔层87可以包含例如氮化硅或氮氧化硅的材料，但是可以利用任何合适的材料，例如介电常数值(k-value)小于约3.5的低介电常数材料。
在图11中，在侧壁凹槽86中形成内间隔物88以保护牺牲层30、牺牲层60和牺牲层56的侧壁。然而，内间隔物88暴露出牺牲层52的侧壁。可以蚀刻内间隔层87以形成内间隔物88。内间隔层87的蚀刻可以通过非等向性蚀刻工艺，例如反应离子蚀刻、中性束蚀刻或类似的工艺。内间隔物88可用于在通过后续蚀刻工艺的后续移除牺牲层52(以下参照图12讨论)期间保护牺牲层30、牺牲层60和牺牲层56的侧壁。内间隔物88还可以用于通过后续蚀刻工艺的后续形成源极/漏极区(例如以下参照图15A讨论的外延源极/漏极区90)的损坏。虽然内间隔物88被绘示为具有线性侧壁，但是内间隔物88的侧壁可以是凹的、凸的或类似的形状。此外，邻近凹槽84的内间隔物88的侧壁可以延伸超出邻近于内间隔物88或在内间隔物88之上或之下设置的通道层及/或牺牲层的侧壁、从其凹入或与其相接。
在图12中，从区域50N和区域50P移除牺牲层52以形成凹槽130。可以通过等向性蚀刻工艺移除多层堆叠64的牺牲层52，例如湿式蚀刻或类似的蚀刻。用于蚀刻牺牲层52的蚀刻剂可以对通道层32、通道层62、通道层58和通道层54的材料具有选择性。在牺牲层52包含第二半导体材料(例如SiGe)且锗浓度低于牺牲层30、牺牲层60和牺牲层56的锗浓度，并且通道层32、通道层62、通道层58和通道层54包含第一半导体材料(例如Si或SiC)的实施例中，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或类似的材料可用于移除区域50N和区域50P中的牺牲层52。
在图13中，使用顺应性的沉积工艺在图12所示的结构上方和凹槽130中沉积介电层132，例如化学气相沉积、原子层沉积或类似的工艺。介电层可以包含例如氧化硅、氮化硅、氮碳化硅、氮氧碳化硅、金属氧化物(例如氧化铝或氧化锆)、前述的组合或类似的材料。如图12所示，介电层132填充通过移除牺牲层52而形成的凹槽130。
在图14中，通过蚀刻介电层132的一部分来形成介电层110。介电层132的蚀刻可以使用等向性蚀刻工艺，例如湿式蚀刻或类似的蚀刻。虽然介电层110被绘示为具有线性侧壁，但是介电层110的侧壁可以是凸的、凹的或类似的形状。此外，邻近凹槽84的介电层110的侧壁可以延伸超出设置在介电层110之上的通道层或牺牲层的侧壁、从其凹入或与其相接。在一些实施例中，介电层110可以具有约6nm至约20nm的厚度。已经观察到提供在此范围的介电层110具有许多优点。举例来说，提供较薄的介电层110可能使得由在纳米结构场效晶体管的通道层与基底50之间的介电层110所提供的隔离不足。这样不足的隔离可能导致栅极至电源导轨短路。提供较厚的介电层110可能需要沉积低效率的较厚介电层132(以上参照图13讨论)以填充凹槽130，增加制造成本并降低产率。
如图14所示，介电层110可以在基底50和通道层54之间延伸。介电层110用于使随后形成的栅极和纳米结构场效晶体管的通道层(例如通道层54、通道层58、通道层62和通道层32)与基底50隔离，其防止栅极与随后形成的电源导轨124之间的短路(以下参照图29讨论)。
在图15A～图15C中，在区域50N和区域50P中的凹槽84中形成外延源极/漏极区90。在凹槽84中形成外延源极/漏极区90，使得每个虚设栅极76设置在外延源极/漏极区90的各个相邻对之间。在一些实施例中，栅极间隔物82用于以适当的横向距离将外延源极/漏极区90与虚设栅极76隔开，使得外延源极/漏极区90不会使纳米结构场效晶体管的随后形成的栅极短路。内间隔物88还可以用于将外延源极/漏极区90与虚设栅极76隔开，并防止在外延源极/漏极区90与纳米结构场效晶体管的随后形成的栅极之间发生短路。
外延源极/漏极区90可以通过在凹槽84中外延成长任何合适的材料来形成。NMOS区中的外延源极/漏极区90可以包含任何合适的材料，例如适用于n型纳米结构场效晶体管。举例来说，外延源极/漏极区90可以包含在通道层中施加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅、磷化硅或类似的材料。PMOS区中的外延源极/漏极区90可以包含任何合适的材料，例如适合p型纳米结构场效晶体管。举例来说，外延源极/漏极区90可以包含在通道层中施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、锗锡或类似的材料。外延源极/漏极区90可以具有从多层堆叠64的相应表面凸起的表面并且可以具有刻面(facet)。在一些实施例中，还可以选择外延源极/漏极区90的材料以在多层堆叠64的通道层上施加所需的应力，藉此提升效能。举例来说，已经观察到，对于n型纳米结构场效晶体管，施加拉伸应力的材料可能是有益的，而对于p型纳米结构场效晶体管，施加压缩应力的材料可能是有益的。
作为用于在区域50N和区域50P中形成外延源极/漏极区90的外延工艺的结果，外延源极/漏极区90的上表面具有刻面，这些刻面横向向外扩展超过鳍片66的侧壁。在一些实施例中，这些刻面使同一纳米结构场效晶体管的相邻外延源极/漏极区90合并，如图15B所示。在其他实施例中，如图15C所示，在外延工艺完成之后，相邻的外延源极/漏极区90保持分开。在图15B和图15C所示的实施例中，形成为覆盖鳍片66的侧壁的一部分的栅极间隔物82和栅极密封间隔物80在浅沟槽隔离区68上方延伸，藉此阻挡外延成长。在一些其他实施例中，可以调整用于形成栅极间隔物82和栅极密封间隔物80的间隔物蚀刻以移除间隔物材料，以允许外延成长的区域延伸到浅沟槽隔离区68的表面。
可以对外延源极/漏极区90及/或多层堆叠64注入掺质以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，随后是退火。源极/漏极区可具有约1019原子/cm3至约1021原子/cm3的杂质浓度。用于源极/漏极区的n型及/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在成长期间原位掺杂外延源极/漏极区90。
在图16A～图16B中，在图15A和图6A所示的结构上方沉积第一层间介电质(interlayer dielectric，ILD)92。第一层间介电质92可以由介电材料形成，并且可以通过任何合适的方法来沉积，例如化学气相沉积、等离子体辅助化学气相沉积(plasma-enhanced CVD，PECVD)或可流动式化学气相沉积。介电材料可以包含磷硅酸盐玻璃(phospho-silicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phospho-silicate glass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)或类似的材料。可以使用通过任何合适的工艺形成的其他绝缘材料。在一些实施例中，在第一层间介电质92与外延源极/漏极区90、遮罩78和栅极间隔物82之间设置接触蚀刻停止层(contact etch stop layer，CESL)91。接触蚀刻停止层91可以包含蚀刻速率与上方的第一层间介电质92的材料不同的介电材料，例如氮化硅、氧化硅、氮氧化硅或类似的材料。
在图17A～图17B中，可以进行例如化学机械研磨的平坦化工艺，以使第一层间介电质92的顶表面与虚设栅极76或遮罩78的顶表面齐平。平坦化工艺也移除虚设栅极76上的遮罩78、以及沿着遮罩78的侧壁的栅极密封间隔物80和栅极间隔物82的一部分。在平坦化工艺之后，虚设栅极76、栅极密封间隔物80、栅极间隔物82和第一层间介电质92的顶表面是齐平的。因此，虚设栅极76的顶表面由第一层间介电质92暴露出来。在一些实施例中，可以保留遮罩78，在这种情况下，平坦化工艺使第一层间介电质92的顶表面与遮罩78、栅极密封间隔物80和栅极间隔物82的顶表面齐平。
在图18A～图18B中，在一或多个蚀刻步骤中移除虚设栅极76和遮罩78(如果存在)，藉此形成凹槽94。也可以移除虚设介电层70在凹槽94中的部分。在一些实施例中，仅移除虚设栅极76，保留虚设介电层70并由凹槽94暴露出来。在一些实施例中，从晶粒(die)的第一区(例如核心逻辑区域)中的凹槽94移除虚设介电层70，并在晶粒的第二区(例如输入/输出区域)中的凹槽94中保留虚设介电层70。在一些实施例中，通过非等向性干式蚀刻工艺来移除虚设栅极76。举例来说，蚀刻工艺可以包含使用反应气体的干式蚀刻工艺，反应气体选择性地蚀刻虚设栅极76而不蚀刻第一层间介电质92、栅极密封间隔物80或栅极间隔物82。每个凹槽94暴露出及/或覆盖多层堆叠64。多层堆叠64的一部分设置在外延源极/漏极区90的相邻对之间。在移除期间，当蚀刻虚设栅极76时，虚设介电层70可以作为蚀刻停止层。然后，在移除虚设栅极76之后，可以可选地移除虚设介电层70。
在图19A～图19B中，从区域50N和区域50P移除牺牲层56、牺牲层60和牺牲层30。牺牲层56、牺牲层60和牺牲层30的蚀刻可以通过等向性蚀刻工艺，例如湿式蚀刻、干式蚀刻或类似的蚀刻。用于移除牺牲层56、牺牲层60和牺牲层30的蚀刻剂可以对介电层110、通道层54、通道层58、通道层62和通道层32的材料具有选择性。在牺牲层56、牺牲层60和牺牲层30包含第二半导体材料(例如SiGe)，并且通道层54、通道层58、通道层62和通道层32包含第一半导体材料(例如Si或SiC)的实施例中，可以使用以氟为主的蚀刻剂移除区域50N和区域50P中的多层堆叠64的层，例如氟化氢(HF)、以氟为主的气体或类似的材料。
在图20A～图20B中，形成用于替换栅极的栅极介电层96和栅极电极98。栅极介电层96顺应性地沉积在凹槽94中，例如在介电层110的侧壁、通道层54的顶表面和侧壁以及通道层58、通道层62和通道层32的顶表面、侧壁和底表面。栅极介电层96也可以沉积在基底50、第一层间介电质92、接触蚀刻停止层91和浅沟槽隔离区68的顶表面上、在栅极密封间隔物80的顶表面、侧壁和底表面上、栅极间隔物82的顶表面和底表面上以及内间隔物88的侧壁上。根据一些实施例，栅极介电层96包含氧化硅、氮化硅或前述的多层结构。在一些实施例中，栅极介电层96包含高介电常数介电材料，并且在这些实施例中，栅极介电层96可以具有大于约7.0的介电常数值，并且可以包含金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅及前述的组合的硅酸盐。栅极介电层96的形成方法可以包含分子束沉积(molecular-beamdeposition，MBD)、原子层沉积、等离子体辅助化学气相沉积或类似的方法。
栅极电极98分别沉积在栅极介电层96上方，并填充凹槽94的剩余部分。栅极电极98可以包含含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述的组合或多层结构。举例来说，虽然在图20B中绘示单层栅极电极98，但是栅极电极98可以包含任何数量的衬层、任何数量的功函数调整层和填充材料。构成栅极电极98的一些或全部层可以在凹槽94之间延伸，并且在通道层54与通道层58之间、通道层58与通道层62之间以及通道层62与通道层32之间延伸，取决于构成栅极电极的层和凹槽94的间隔。栅极电极98的形成可以通过原子层沉积、化学气相沉积、物理气相沉积、类似的工艺或前述的组合。在一些实施例中，栅极电极98的形成可以通过原子层沉积然后通过物理气相沉积。
在填充凹槽94之后，可以进行例如化学机械研磨的平坦化工艺以移除栅极电极98的材料和栅极介电层96的多余部分，这些多余部分在第一层间介电质92的顶表面上方。栅极介电层96和栅极电极98的材料的剩余部分因此形成所得到的纳米结构场效晶体管的替换栅极。栅极电极98和栅极介电层96可以统称为“栅极堆叠”。栅极和栅极堆叠可以围绕通道层58、通道层62和通道层32中的每一个。
区域50N和区域50P中的栅极介电层96的形成可以同时发生，使得每个区域中的栅极介电层96由相同的材料形成，并且栅极电极98的形成可以同时发生，使得每个区域中的栅极电极98由相同的材料形成。在一些实施例中，每个区域中的栅极介电层96可以由不同的工艺形成，使得栅极介电层96可以是不同的材料、及/或每个区域中的栅极电极98可以由不同的工艺形成，使得栅极电极98可以是不同的材料。当使用不同的工艺时，可以使用各种遮罩步骤来遮蔽和暴露出适当的区域。
虽然在图20A中，栅极堆叠(例如栅极介电层96和栅极电极98)被绘示为在介电层110的底表面下方延伸，但是其他实施例可以具有其他配置。举例来说，在图21中，根据一些替代实施例，浅沟槽隔离区68的顶表面与介电层110的底表面齐平，并且栅极堆叠不在介电层110的底表面下方延伸。在其他实施例中，浅沟槽隔离区68的顶表面的高度可以高于介电层110的底表面的高度，并且栅极堆叠的底表面可以同样地高于介电层110的底表面。使用上方在图20A至图20B中描述的方法，形成用于替换栅极的栅极介电层96和栅极电极98。
在图22A～图22B中，在第一层间介电质92上沉积第二层间介电质100。在一些实施例中，第二层间介电质100是通过可流动式化学气相沉积方法形成的可流动膜。在一些实施例中，第二层间介电质100由介电材料形成，例如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似的材料，并且可以通过任何合适的方法来沉积，例如化学气相沉积、等离子体辅助化学气相沉积或类似的工艺。根据一些实施例，在形成第二层间介电质100之前，凹蚀栅极堆叠(包含栅极介电层96和对应的上方的栅极电极98)，使得在栅极堆叠正上方和栅极密封间隔物80的相对部分之间形成凹槽。在凹槽中填充包含一或多层介电材料(例如氮化硅、氮氧化硅或类似的材料)的栅极遮罩102，然后进行平坦化工艺以移除在第一层间介电质92上方延伸的介电材料的多余部分。随后形成的栅极接触件(例如以下参照图23A～图23B讨论的栅极接触件104)穿过栅极遮罩102以接触凹陷的栅极电极98的顶表面。
在图23A～图23B中，形成栅极接触件104。栅极接触件104可以物理地和电耦合到随后形成的互连结构112(以下参照图24讨论)中的最底部金属化图案118。穿过第二层间介电质100和栅极遮罩102形成用于栅极接触件104的开口。可以使用合适的光学光刻和蚀刻技术来形成开口。在开口中形成衬层(例如扩散阻挡层、粘着层或类似的层)和导电材料。衬层可以包含钛、氮化钛、钽、氮化钽或类似的材料。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍或类似的材料。可以进行例如化学机械研磨的平坦化工艺以从第二层间介电质100的表面移除多余的材料。剩余的衬层和导电材料在开口中形成栅极接触件104。栅极接触件104物理地和电耦合到栅极电极98。
图24、图25、图26、图27、图28、图29和图32是根据各种实施例绘示背侧电源导轨和互连结构的形成的各种剖面示意图。这些步骤用于形成半导体装置300。在图24中，互连结构112可以形成在第二层间介电质100上。在一些实施例中，互连结构112包含在第二层间介电质100上方形成的电布线(electrical routing)138。电布线138可以由介电材料(例如低介电常数介电材料)中的一或多层导电线形成，其具有导电导孔(conductive vias)将导电线的层相互连接。举例来说，电布线138可以包含一至三层导电线。在其他实施例中，电布线138可以包含不同数量层的导电线。导电导孔可以延伸穿过介电质以提供导电线的层之间的垂直连接。可以经由任何合适的工艺(例如沉积、镶嵌、双镶嵌或类似的工艺)形成电布线138。
在一些实施例中，使用镶嵌工艺形成电布线138，其中利用光学光刻技术将相应的介电层图案化和蚀刻，以形成与金属化层及/或导孔的期望图案相对应的沟槽。可以沉积可选的扩散阻挡及/或可选的粘着层，并且可以用导电材料填充沟槽。阻挡层的合适材料包含钛、氮化钛、氧化钛、钽、氮化钽、氧化钛或其他替代材料，而导电材料的合适材料包含铜、银、金、钨、铝、前述的组合或类似的材料。在一实施例中，电布线138的形成可以通过沉积铜或铜合金的晶种层，并通过电镀填充沟槽。可以使用化学机械平坦化(chemicalmechanical planarization，CMP)工艺或类似的工艺从相应的介电层的表面移除多余的导电材料并平坦化表面以用于后续处理。
在图24中，仅绘示互连结构112中的最顶部金属化图案120和最底部金属化图案118。然而，应理解的是，互连结构112可以包含设置在任何数量的介电层中的任何数量的金属化图案。互连结构112可以电连接到栅极接触件104。
接下来，使用合适的技术将载体基底116接合至互连结构112的顶表面，例如介电对介电接合(dielectric-to-dielectric bonding)或类似的技术。载体基底116可以是玻璃载体基底、陶瓷载体基底、晶片(例如硅晶片)或类似的基底。
在各种实施例中，可以使用合适的技术将载体基底116接合至互连结构112，例如介电对介电接合或类似的技术。介电对介电接合可以包含分别在互连结构112的顶表面和载体基底116的底表面上使用接合层114a和接合层114b。在一些实施例中，接合层114a和接合层114b可各自包含分别通过沉积工艺(例如化学气相沉积(CVD)、物理气相沉积(PVD)或类似的工艺)形成在互连结构112的顶表面和载体基底116的底表面上的氧化硅。在其他实施例中，可以通过热氧化载体基底116上的硅表面来形成接合层114b。在替代实施例中，接合层114a和接合层114b可以包含氮氧化硅、氮化硅或类似的材料。
在接合之前，可以对接合层114a或114b中的至少一个进行表面处理。表面处理可以包含等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理可以进一步包含可以施加到接合层114a及/或接合层114b的清洁工艺(例如用去离子水清洗(rinse)或类似的工艺)。然后，将载体基底116对准互连结构112，并且将两者彼此压在一起以启动载体基底116到互连结构112的预接合(pre-bonding)。预接合可以在室温下(约21度至约25度)进行。在预接合之后，可以将随后的退火步骤应用于半导体装置300。举例来说，这可以通过将半导体装置300加热到约170度至约500度的温度来完成。
在图25中，翻转半导体装置300使基底50的表面134暴露出来。接下来，如图25～图26所示，可以对基底50施加薄化工艺。薄化工艺可以包含在基底50的表面134上进行的磨削(grinding)或化学机械研磨工艺、回蚀刻工艺或其他合适的工艺。薄化工艺可以暴露出浅沟槽隔离区68、介电层110、栅极介电层96和外延源极/漏极区90。在薄化工艺期间，可以使用对重掺杂的p型区244、轻掺杂的p型区242和硅锗层240具有不同化学机械研磨选择性的化学机械研磨工艺。掺质的浓度和类型可以影响化学机械研磨工艺期间的移除速率，因此可以控制移除速率以实现所需的最终厚度。在平坦化工艺之后，介电层110和外延源极/漏极区90的顶表面是齐平的。在此薄化工艺之后，介电层110的厚度T1可以在约6nm至20nm的范围。提供具有此厚度的介电层110可以具有优点。举例来说，提供较薄的介电层110可能使得由在纳米结构场效晶体管的通道层与基底50之间的介电层110所提供的隔离不足。这样不足的隔离可能导致栅极至电源导轨短路。提供较厚的介电层110可能需要沉积低效率的较厚介电层132(以上参照图13讨论)以填充凹槽130，增加制造成本并降低产率。
在图27中，在介电层110和外延源极/漏极区90上方沉积隔离层128。隔离层128可以由介电材料形成，并且可以通过任何合适的方法沉积，例如化学气相沉积、等离子体辅助化学气相沉积(PECVD)或类似的工艺。隔离层128可以包含氧化硅、氮氧化硅、氮化硅或类似的材料。穿过隔离层128形成用于随后形成的接触导孔122(以下参照图28讨论)的开口160。可以使用合适的光学光刻和蚀刻技术来形成开口160。
在图28中，形成接触导孔122。接触导孔122可以包含开口160中的衬层(例如扩散阻挡层、粘着层或类似的层)和导电材料。先沉积衬层，并且可以包含钛、氮化钛、钽、氮化钽或类似的材料。接下来，用导电材料填充开口160。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍或类似的材料。接触导孔122的底部与介电层110的顶表面重叠，并且物理地和电耦合到外延源极/漏极区90。可以进行例如化学机械研磨的平坦化工艺以从隔离层128的表面移除多余的导电材料，使得接触导孔122的顶表面和隔离层128的顶表面是齐平的。可以进行退火工艺以在接触导孔122与外延源极/漏极区90之间的界面处形成硅化物区126。介电层110的有利部件在于其提供绝缘，使得接触导孔122可以与通道层54重叠。因此，可以增加接触导孔122的接触面积(例如大于外延源极/漏极区90的宽度)，其改善对准容许度、增加制造效率、并减少缺陷。另外，介电层110通过将接触导孔122与纳米结构场效晶体管的通道层(例如通道层54、通道层58、通道层62和通道层32)隔离，防止纳米结构场效晶体管的通道层与随后形成的电源导轨124(以下参照图29讨论)之间的短路。
在图29中，形成电源导轨124。通过在图28所示的结构上方沉积导电材料来形成电源导轨124。在一些实施例中，电源导轨124包含金属层，其可以是单层或包含由不同材料形成的多个子层的复合层。在一些实施例中，电源导轨124包含铜、铝、钴、钨、钛、钽、钌或类似的材料。可以使用例如物理气相沉积、镀覆(plating)或类似的工艺来形成电源导轨124。电源导轨124经由接触导孔122物理地和电耦合到外延源极/漏极区90。随后，可以对电源导轨124的表面162进行平坦化工艺(例如化学机械研磨(CMP)、磨削、回蚀刻或类似的工艺)。由于此薄化工艺，电源导轨124的厚度T2可以在约10nm至约20nm的范围。如图29所示，在互连结构112和电源导轨124之间的半导体装置300的一部分称为结构136。
图30A绘示参照前面图29的半导体装置300的局部剖面示意图，沿着类似于参照图1所示的剖面B-B’或C-C’的线。如图30A所示，介电层110的底部可以与接触导孔122的顶部重叠。介电层110的厚度T1可以在约6nm至20nm的范围。电源导轨124的厚度T2可以在约10nm至约20nm的范围。接触导孔122的厚度T3可以在约20nm至约40nm的范围。
图30B绘示参照前面图29的半导体装置300的局部剖面示意图，沿着类似于参照图1所示的剖面D-D’的线。图30B绘示彼此相邻的区域50N和区域50P中的外延源极/漏极区90。区域50N可以用于形成n型装置，例如NMOS晶体管，例如n型纳米结构场效晶体管。区域50P可以用于形成p型装置，例如PMOS晶体管，例如p型纳米结构场效晶体管。接触导孔122的宽度W1可以在约10nm至20nm的范围。电源导轨124的宽度W2可以在约20nm至约40nm的范围。在纳米结构场效晶体管的背侧而不是纳米结构场效晶体管的前侧上形成电源导轨124允许使用较大的电源导轨宽度，其有助于降低电阻。举例来说，电源导轨124的宽度W2可以是前侧电源导轨的宽度的两倍以上。当在纳米结构场效晶体管的背侧上形成电源导轨时，可以实现更大的电源导轨宽度，因为电源导轨区不受形成在纳米结构场效晶体管前侧上的第一金属层互连的限制。
图31绘示半导体装置600的局部剖面示意图，沿着类似于参照图1所示的剖面B-B’或C-C’的线。半导体装置600是半导体装置300的另一实施例(先前在图29中绘示)。如图31所示，介电层110的底部可以与接触导孔122的顶部重叠。介电层110、通道层54、通道层58、通道层62和通道层32可以各自具有梯形形状，使得介电层110、通道层54、通道层58、通道层62和通道层32中的每一个的底表面的宽度大于介电层110、通道层54、通道层58、通道层62和通道层32中的每一个的对应顶表面的宽度。接触导孔122的宽度可以大于外延源极/漏极区90的底表面(例如外延源极/漏极区90之面向并直接接触接触导孔122的表面)的宽度。此外，在源极/漏极区90的与接触导孔122相反的表面上，外延源极/漏极区90可以比接触导孔122宽。
图32绘示剖面示意图，其根据各种实施例绘示互连结构、凸块下金属层(UBM)和电连接器的形成。这些步骤用于形成半导体装置300。在图32中，互连结构148可以形成在结构136(前面在图29中描述)和电源导轨124上。在一些实施例中，互连结构148包含形成在结构136和电源导轨124上方的电布线146。电布线146可以由介电材料(例如低介电常数介电材料)中的一或多层导电线形成，其具有导电导孔将导电线的层相互连接。举例来说，电布线146可以包含一至三层导电线。在其他实施例中，电布线146可以包含不同数量层的导电线。导电导孔可以延伸穿过介电质以提供导电线的层之间的垂直连接。可以经由任何合适的工艺(例如沉积、镶嵌、双镶嵌或类似的工艺)形成电布线146。
在一些实施例中，使用镶嵌工艺形成电布线146，其中利用光学光刻技术将相应的介电层图案化和蚀刻，以形成与金属化层及/或导孔的期望图案相对应的沟槽。可以沉积可选的扩散阻挡及/或可选的粘着层，并且可以用导电材料填充沟槽。阻挡层的合适材料包含钛、氮化钛、氧化钛、钽、氮化钽、氧化钛或其他替代材料，而导电材料的合适材料包含铜、银、金、钨、铝、前述的组合或类似的材料。在一实施例中，金属层的形成可以通过沉积铜或铜合金的晶种层，并通过电镀填充沟槽。可以使用化学机械平坦化(CMP)工艺或类似的工艺从相应的介电层的表面移除多余的导电材料并平坦化表面以用于后续处理。
在图32中，仅绘示互连结构148中最顶部金属化图案144和最底部金属化图案142。然而，应理解的是，互连结构148可以包含设置在任何数量的介电层中的任何数量的金属化图案。可以在互连结构148上方形成介电层150。介电层150可以包含聚合物，例如聚苯并双
Figure BDA0002726143150000251
唑(PBO)、聚酰亚胺(polyimide)、苯环丁烯(BCB)或类似的材料。替代地，介电层150可以包含非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅或类似的材料。
图32还绘示根据一些例示性实施例的凸块下金属层152和电连接器154的形成。电连接器154的形成可以包含将焊球放置在凸块下金属层152的露出部分上，然后使焊球回焊。在替代实施例中，电连接器154的形成包含进行镀覆步骤以在最顶部金属化图案144上方形成焊料区，然后使焊料区回焊。电连接器154还可以包含金属柱、或金属柱和焊帽(solder caps)，其也可以经由电镀形成。电连接器154可以电连接到一或多个电源导轨124。
图33绘示根据本公开实施例的例示性实施例的晶片10的俯视图。晶片10包含第一电路202、第二电路204、第三电路206和第四电路208。第一电路202和第二电路204彼此相邻且各自包含纳米结构场效晶体管。第三电路206和第四电路208也彼此相邻且各自包含纳米结构场效晶体管，其与单个栅极接触件104共享共栅极堆叠。第一电路202和第三电路206各自包含p型纳米结构场效晶体管，并且第二电路204和第四电路208各自包含n型纳米结构场效晶体管。第二电路204和第三电路206彼此电性隔离。图33还绘示电源导轨124和每个电源导轨124的宽度W2，以及接触导孔122物理地和电耦合到外延源极/漏极区90。还绘示互连结构112中的最底部金属化图案118。通过将电源导轨从前侧移到后侧，有利部件可以包含能够增加最底部金属化图案118的密度以及增加栅极密度。举例来说，相较于使用前侧电源导轨时的栅极密度，电源导轨124可以允许栅极密度增加超过6％。
本公开实施例中的一些实施例具有一些有利部件。在纳米结构场效晶体管的背侧上形成电源导轨结合形成在纳米结构场效晶体管的块体区之间延伸的介电层，并且纳米结构场效晶体管的栅极和通道区中的每一个可以包含允许形成电源导轨的宽度可以大于前侧电源导轨宽度两倍的能力。较大的电源导轨宽度随后允许增加第一金属层互连密度，并且相较于使用前侧电源导轨时的栅极密度，栅极密度增加超过6％。此外，较宽的电源导轨宽度可以包含降低电阻的能力。
根据一实施例，半导体装置包含电源导轨；在电源导轨上方的介电层；在介电层上方的第一通道区；在第一通道区上方的第二通道区；在第一通道区和第二通道区上方的栅极堆叠，其中栅极堆叠更设置在第一通道区和第二通道区之间；以及邻近栅极堆叠并电连接到电源导轨的第一源极/漏极区。在一实施例中，介电层的侧壁是凸的或凹的。在一实施例中，第一源极/漏极区经由接触导孔电连接到电源导轨。在一实施例中，接触导孔的顶表面直接接触介电层的底表面。在一实施例中，半导体装置还包含在接触导孔和第一源极/漏极区之间的硅化物区。在一实施例中，介电层的厚度在6nm至20nm的范围。在一实施例中，介电层包含氧化硅、氮化硅、氮碳化硅、氮氧碳化硅、金属氧化物或前述的组合。在一实施例中，栅极堆叠在介电层的侧壁上方延伸。
根据一实施例，方法包含：在半导体基底上方依序沉积牺牲层、第一半导体层、第二半导体层和第三半导体层；移除牺牲层以形成第一凹槽；在第一凹槽中沉积介电层；形成延伸穿过介电层的外延源极/漏极区；移除第二半导体层以形成第二凹槽；形成在第三半导体层的顶表面以及第三半导体层和第一半导体层的侧壁上方延伸的栅极堆叠，其中栅极堆叠填充第二凹槽；使半导体基底的表面薄化以暴露出外延源极/漏极区和介电层；形成连接到外延源极/漏极区的导电接触件；以及在介电层的与第一半导体层相反的一侧上形成背侧电源导轨，其中背侧电源导轨经由导电接触件电连接至外延源极/漏极区。在一实施例中，介电层使背侧电源导轨与第一半导体层绝缘。在一实施例中，牺牲层的第一锗浓度低于第二半导体层的第二锗浓度。在一实施例中，第一锗浓度在1010原子/cm3至约1015原子/cm3的范围，并且第二锗浓度在1020原子/cm3至约1035原子/cm3的范围。在一实施例中，在导电接触件接触外延源极/漏极区的界面处，导电接触件比外延源极/漏极区宽。在一实施例中，牺牲层的移除包含：使用蚀刻剂蚀刻第二半导体层的侧壁，蚀刻剂以比牺牲层更快的速率蚀刻第二半导体层；在第二半导体层的侧壁上形成间隔物；以及蚀刻牺牲层，其中在蚀刻牺牲层的同时，间隔物覆盖第二半导体层的侧壁。
根据一实施例，半导体装置包含电源导轨；在电源导轨上方的第一通道区；在第一通道区上方的第二通道区；在第一通道区和电源导轨之间延伸的隔离层；在第一通道区、第二通道区和隔离层上方的栅极堆叠，其中栅极堆叠的一部分更设置在第一通道区和第二通道区之间；邻近栅极堆叠的第一源极/漏极区，第一源极/漏极区延伸穿过隔离层；以及直接接触电源导轨的接触插塞，其中接触插塞将电源导轨电连接到第一源极/漏极区。在一实施例中，半导体装置还包含直接接触电源导轨的第一互连结构；第二互连结构，其中第一互连结构和第二互连结构在电源导轨的相反侧；以及在第一互连结构上方的第一多个导电部件，其中第一多个导电部件包含电耦合到电源导轨的焊料区。在一实施例中，隔离层将电源导轨与第一通道区电隔离。在一实施例中，接触插塞的顶表面直接接触隔离层。在一实施例中，接触插塞的第一宽度小于电源导轨的第二宽度。在一实施例中，半导体装置还包含在隔离层和电源导轨之间延伸的介电层。
以上概述数个实施例的部件，使得本技术领域中技术人员可以更加理解本公开实施例的面向。本技术领域中技术人员应该理解，他们能以本公开实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优点。本技术领域中技术人员也应该理解到，此类等效的结构并未悖离本公开实施例的精神与范围，并且他们能在不违背本公开实施例的精神和范围下，做各式各样的改变、取代和调整。

Claims (1)

1.一种半导体装置，其特征在于，包括：
一电源导轨；
一介电层，在该电源导轨上方；
一第一通道区，在该介电层上方；
一第二通道区，在该第一通道区上方；
一栅极堆叠，在该第一通道区和该第二通道区上方，其中该栅极堆叠更设置在该第一通道区和该第二通道区之间；以及
一第一源极/漏极区，邻近该栅极堆叠并电连接到该电源导轨。
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