JPH11224949A - サブミクロン金属ゲートｍｏｓトランジスタおよびその形成方法 - Google Patents

サブミクロン金属ゲートｍｏｓトランジスタおよびその形成方法

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JPH11224949A
JPH11224949A JP10336093A JP33609398A JPH11224949A JP H11224949 A JPH11224949 A JP H11224949A JP 10336093 A JP10336093 A JP 10336093A JP 33609398 A JP33609398 A JP 33609398A JP H11224949 A JPH11224949 A JP H11224949A
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mos transistor
gate
forming
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Sheng Teng Hsu
テン スー シェン
David Evans
エバンス デビッド
Tue Nguyen
ヌエン ツェ
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Abstract

(57)【要約】 【課題】 サブミクロンチャネル長金属ゲートＭＯＳ集
積回路において、対費用効果が高い製造方法を提供す
る。 【解決手段】 ＭＯＳトランジスタはドープされた単結
晶シリコン基板上に形成され、第１型の導電層を形成す
る。ＭＯＳトランジスタは該基板上に形成された活性領
域と、第２型の導電チャネルを形成するようにドープさ
れた、該活性領域中に位置するソース領域およびドレイ
ン領域と、該活性領域中の該ソース領域および該ドレイ
ン領域間に位置する金属ゲート領域であって、該金属ゲ
ートが１ミクロン未満の幅を有する金属ゲート領域と、
該ゲート領域の上に位置するゲート酸化物領域と、構造
体の上に位置する酸化物領域と、それぞれが対応する領
域と接続し、コンタクト金属と電極金属との組合わせか
らなるソース電極、ゲート電極、およびドレイン電極を
有する。他の実施態様は、ゲート電極の間の相互接続、
および一方のトランジスタのドレイン電極ともう一方の
トランジスタのドレイン電極との相互接続を有する一対
のＭＯＳトランジスタを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ半導体装置
およびその製造方法に関し、特に、非常に薄い金属ゲー
トを有するＭＯＳトランジスタに関する。
【０００２】
【従来の技術】金属酸化物半導体（ＭＯＳ）装置は多種
多様のものが知られている。これらの装置には、集積回
路のゲート領域に非常に短いチャネル長を設けることが
望ましい。このような条件を満たす一方法として、ｎ+
またはｐ+をドープした二極性（dual polarity）ポリシ
リコンゲートを使う方法がある。このようなゲートを形
成するプロセスにおいて、ボロンまたはボロン化合物が
基板へ注入されるが、一般的に、注入されたボロン化合
物が基板の深くへ浸透しすぎてしまう。更に、ボロン化
合物のドーピング密度はかなり高くなけらばならない。
なぜならゲートに空乏ができ(depleted)、チャネル電流
密度が低くなるからである。
【０００３】Chatterjeeらが、「ゲート置換プロセスに
よって形成されたサブ１００ｎｍゲート長金属ゲートＮ
ＭＯＳトランジスタ」（国際電子装置会議、１２月７〜
１０日、１９９７年、８２１〜８２４頁）の中で、この
問題について、ゲート領域の上方でポリシリコン置換に
よって形成されるサブ１００ｎｍゲート構成に関連付け
て論じている。
【０００４】
【発明が解決しようとする課題】既知の金属ゲート形成
プロセスは複雑で、自己整合構成部分の形成時に構造上
の難題が持ち上がる。例えば、銅は理想的な金属ゲート
を形成するが、薄膜としては付着性が乏しくなる。アル
ミニウムも金属ゲートとして使用できるが、電気移動の
問題が生じる。
【０００５】本発明の目的は、サブミクロンチャネル長
金属ゲートＭＯＳ集積回路の対費用効果が高い製造方法
を提供することである。本発明のもう一つの目的は、高
い電流密度を有するサブミクロンチャネル長金属ゲート
ＭＯＳ集積回路を提供することである。
【０００６】本発明におけるこれらおよびその他の目的
ならびに利点は、以下の説明を図面を参照しながら読む
ことで、更に明らかになる。
【０００７】
【課題を解決するための手段】本発明の一つの局面によ
れば、ＭＯＳトランジスタは、第１型の導電層を形成す
るようにドープされた単結晶シリコン基板と、該基板上
に形成された活性領域と、第２型の導電チャネルを形成
するようにドープされた該活性領域に位置するソース領
域およびドレイン領域と、該活性領域にある該ソース領
域と該ドレイン領域との間に位置する金属ゲート領域で
あって、該金属ゲートが１ミクロン未満の幅を有する、
金属ゲート領域と、該ゲート領域の上方に位置するゲー
ト酸化物領域と、構造体の上方に位置する酸化物領域
と、個々がそれぞれの領域と接続し、コンタクト金属と
電極金属との組合せからなるソース電極、ゲート電極、
およびドレイン電極とを有する。これにより、上記目的
が達成される。
【０００８】好ましくは、前記第１型の導電層がｐ-層
である。
【０００９】好ましくは、前記ｐ-層が、約３０ｋｅＶ
から８０ｋｅＶの範囲のエネルギおよび１．０×１０12
ｃｍ-2から０．１×１０14ｃｍ-2のドーズ量での一回の
ボロンイオン注入および、熱拡散によって形成される。
【００１０】好ましくは、前記ｐ-層が、複数のボロン
イオン注入および、熱拡散によって形成される。
【００１１】好ましくは、前記第２型の導電層が、ｎ+
層である。
【００１２】好ましくは、前記ｎ+層が約８０ｋｅＶ以
下のエネルギおよび約１．０×１０1 5ｃｍ-2から５．０
×１０15ｃｍ-2のドーズ量での砒素イオン注入によって
形成される。
【００１３】好ましくは、前記コンタクト金属がＴｉ
Ｎ、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮお
よびＲｅからなる群から選択される。
【００１４】好ましくは、前記電極金属がＣｕ、Ａｌお
よび高融点金属からなる金属の群から選択される。
【００１５】好ましくは、前記ゲート電極と前記ゲート
酸化物層との間にシリサイド層を有する。
【００１６】好ましくは、第２のＭＯＳトランジスタ
が、前記第１のＭＯＳトランジスタに隣接して形成さ
れ、該第１および第２のＭＯＳトランジスタの前記ゲー
ト電極が相互接続され、該第１のＭＯＳトランジスタの
前記ドレイン電極が、該第２のＭＯＳトランジスタのド
レイン電極と相互接続される。
【００１７】好ましくは、前記第２のＭＯＳトランジス
タが、ｎ-ウェル上に形成される。
【００１８】本発明の別の局面によれば、単結晶シリコ
ン基板上にＭＯＳトランジスタを形成する方法は、該基
板にシリコン素子エリアを形成する工程と、該シリコン
素子エリアに第１型のドーピング不純物を注入し、ゲー
ト領域として使用する第１型の導電チャネルを形成する
第１の導電層形成工程と、該素子エリアの各側面に絶縁
領域境界を形成する工程と、該基板上の該絶縁領域境界
の中に酸化シリコン層を堆積する工程と、該酸化シリコ
ン層の上方に約１０ｎｍから５０ｎｍの範囲の所定の厚
さのポリシリコン層を堆積する工程、該ポリシリコン層
の上方に約３００ｎｍから７００ｎｍの所定の厚さまで
窒化シリコン層を堆積する工程と、該窒化シリコン層、
該ポリシリコン層、および該酸化シリコン層をエッチン
グし、窒化シリコンプラグ、ポリシリコン領域、および
酸化シリコンを含むスタック層を該ゲート領域の上方に
形成する工程と、酸化シリコン層を該基板、該絶縁領域
境界、および該スタック層の上方に約５０ｎｍから２０
０ｎｍの間の所定の厚さまで堆積する工程と、該酸化シ
リコン層をエッチングし、該スタック層の側壁あたり
に、スペーサを形成する工程と、第２型のイオンを該基
板内に注入し、ソース領域およびドレイン領域として使
用する、第２型の導電層を形成する第２の導電層形成工
程と、酸化シリコン層を該絶縁領域境界、該第２型の導
電層、および該スタック層の上方に、該スタック層の約
１．５倍から２．０倍の間の所定の厚さに堆積する工程
と、該スタック層の上部の深さまで、構造体を平坦化す
る工程と、ソース電極およびドレイン電極に対して電極
収容構造を形成する工程と、該構造を選択的にエッチン
グし、該窒化シリコンプラグを取り除き、それによって
ゲート電極用の電極収容構造を形成する工程と、コンタ
クト金属層を堆積する工程と、電極金属層を堆積する工
程と、１ミクロン未満の大きさの金属ゲート部を形成す
る工程と、該構造体を平坦化エッチングする工程と、該
構造体を５００℃から９００℃の範囲の所定の温度で３
０分間アニールする工程とを包含する。これにより、上
記の目的が達成される。
【００１９】好ましくは、前記第１の導電層形成工程
が、約３０ｋｅＶから５０ｋｅＶの範囲の所定のエネル
ギ準位および約１．０×１０12ｃｍ-2から５．０×１０
14ｃｍ -2の範囲の所定のドーズ量でボロンイオンを注入
してｐ-ウェルを形成する工程を含む。
【００２０】好ましくは、前記第２の導電層形成工程
が、約１０ｋｅＶから８０ｋｅＶの範囲の所定のエネル
ギ準位および約１．０×１０15ｃｍ-2から５．０×１０
15ｃｍ -2の範囲の所定のドーズ量で砒素イオンの注入し
ｎ+層を形成する工程を含む。
【００２１】好ましくは、前記コンタクト金属層の堆積
工程が、ＴｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、Ｗ
Ｎ、ＷＳｉＮ、およびＲｅからなる群から選択される金
属層の堆積を含む。
【００２２】好ましくは、前記電極金属層の堆積工程
が、Ｃｕ、Ａｌ、および高融点金属からなる金属群から
選択される金属層の堆積を含む。
【００２３】好ましくは、第３型の導電層を、前記第１
の活性領域に隣接するように、前記基板内に形成する工
程およびその上に第２のＭＯＳトランジスタを形成する
工程を更に含む。
【００２４】好ましくは、前記第１および第２のＭＯＳ
トランジスタの前記ゲート電極を相互接続し、該第１の
ＭＯＳトランジスタの前記ドレイン電極を該第２のＭＯ
Ｓトランジスタの前記ドレイン電極に相互接続する工程
を含む。
【００２５】以下に作用について説明する。本発明にお
けるＭＯＳトランジスタは第１型の導電層を形成するよ
うにドープされた単結晶シリコン基板上に形成され、基
板上に形成された活性領域と、第２型の導電チャネルを
形成するようにドープされた、活性領域中に位置するソ
ース領域およびドレイン領域と、活性領域中のソース領
域とドレイン領域との間に位置する金属ゲート領域であ
って、金属ゲートが１ミクロン未満の幅を有する、金属
ゲート領域と、ゲート領域の上に位置するゲート酸化物
領域と、構造体の上に位置する酸化物領域と、それぞれ
が対応する領域と接続し、コンタクト金属と電極金属と
の組合わせからなる、ソース電極、ゲート電極、および
ドレイン電極とを有する。他の実施態様は、二つのゲー
ト電極間の相互接続および一方のトランジスタのドレイ
ン電極ともう一方のトランジスタのドレイン電極との相
互接続を有する一対のＭＯＳトランジスタを含む。この
ようなＭＯＳトランジスタの構成は単純であり、高い駆
動電流と低い基板バイアス効果を有する。また、本発明
の金属ゲートは高い電流密度を確保できる。さらに、本
発明のサブミクロンチャネル長金属ゲートＭＯＳトラン
ジスタ形成方法は、ダミーとなるゲートパターンを形成
してそれを金属と置換する方法であり、簡易で対費用効
果が高い。
【００２６】
【発明の実施の形態】本実施例では、サブミクロン金属
ゲート金属酸化物半導体（ＭＯＳ）トランジスタを提供
する金属として、銅を使用した。「サブミクロン」と
は、本発明の構造に使用される金属ゲートの幅が１００
０ｎｍ未満であることを意味する。言うまでもなく、任
意の適切な集積回路相互接続材料が使用され得る。この
ような材料にはアルミニウムが代表的であり、またはす
べての高融点金属が含まれる。また、本実施例では、ｎ
-チャネルＭＯＳトランジスタが使用されているが、構
造および製造プロセスはｐ-チャネルＭＯＳトランジス
タおよび相補型金属酸化物半導体（ＣＭＯＳ）集積を提
供するためにも使用可能である。但し、この場合も、シ
リコン基板の適当なドーピングを初めに行わなければな
らない。
【００２７】図１は、ＭＯＳトランジスタ１１を形成す
るために使用されるシリコン基板１０を示す。基板１０
は、ｐ- シリコン基板上方の活性領域あたりに、境界１
２および１４で示す酸化物絶縁境界を形成するように処
理され、素子エリア１５を規定する。当業者には当然の
ことながら、シリコン基板は第１型不純物でドーピング
処置されｐ-ウェルを調整し、それによって第１型導電
チャネルを形成し、そして、閾値電圧を本発明の素子製
造に適するよう調節する。例えば、ｐ-基板１０は、３
０ｋｅＶから８０ｋｅＶのエネルギ準位および１．０×
１０12ｃｍ-2から０．１×１０14ｃｍ-2のドーズ量での
一回のボロンイオン注入、それに次いで熱拡散すること
によって形成され得る。あるいは、ｐ-基板１０は、複
数のボロンイオン注入、それに次ぐ熱拡散処理で形成さ
れ得る。
【００２８】図２において、ゲート酸化物領域１６が１
０ｎｍ以下の厚さで形成されている。この酸化物領域
は、従来の熱酸化もしくは高速熱酸化、化学気相成長法
（ＣＶＤ）、またはその他の適した技法によって形成さ
れ得る。
【００２９】プロセスのこの段階で、ポリシリコン材料
層１８が堆積し得る。層１８は、１０ｎｍと５０ｎｍと
の間の所定の厚さである。この層は、ゲート酸化物を後
に続く処理中で保護するために堆積される。この層は、
除去または任意のタイプのバリアもしくは金属層と置換
され得るが、後にゲート領域となるゲート酸化物を効果
的、かつ効率的に保護する。
【００３０】窒化シリコン（Ｓｉ3Ｎ4）層２０が、３０
０ｎｍと７００ｎｍとの間の所定の厚さで堆積し得る。
適切なフォトレジスト材料が塗布され、窒化物層および
ポリシリコン層がプラズマエッチングされることによ
り、図２に示すようにポリシリコン領域１８および窒化
物プラグ２０が形成される。エッチングプロセスは、一
段階もしくは二段階の工程プロセスであり得る。二段階
工程プロセスでは、第１エッチング工程はゲート酸化物
１６で停止し、それに続くエッチング工程でプラグ２０
および領域１８の両側にあるゲート酸化物層が除去され
る。一段階工程プロセスでは、エッチングによってｐ-
シリコン基板１０まで不必要な材料がすべて除去され
る。窒化物プラグ２０、ポリシリコン領域１８、および
残りの酸化物層１６を本明細書では、スタック層と呼
ぶ。適切なイオンが、ＬＤＤ領域（図示せず）を形成す
るために注入される。このような注入によって、ｐ-シ
リコン基板中にゲート領域２５もデフォルトで規定され
る。ゲート領域２５は、本明細書では第１型導電チャネ
ルとも呼ぶ。ソース領域２２およびドレイン領域２４は
任意の周知のプロセスによって形成され、軽くドープさ
れた導電領域を形成する。このプロセスは、ＬＤＤ、Ｍ
ＤＤ，およびＨＡＬＯ構造を包含する。
【００３１】ＣＶＤによって、ポリシリコン領域１８お
よび窒化物プラグ２０の上に５０ｎｍと２００ｎｍとの
間の所定の厚さまで酸化シリコン層が形成される。この
酸化シリコン層はプラズマエッチングされ、図３に示す
ように酸化物スペーサ２６および２８を窒化物プラグ２
０の側面に形成する。シリコン窒化物以外の他の任意の
絶縁体もプロセスのこの工程で必要に応じて使用され得
る。
【００３２】適切なイオンが注入されて、ソース領域２
２およびドレイン領域２４が形成され、中和または活性
化される。ソース領域とドレイン領域を、本明細書では
第２型の導電チャネル（これらはｎ+チャネルである）
と呼ぶ。また、基板内に注入される不純物を第２型のド
ーピング不純物と呼ぶ。例として、ＬＤＤは、リン
（Ｐ）または砒素（Ａｓ）イオンを７０ｋｅＶ（Ｐ）ま
たは１４０ｋｅＶ（Ａｓ）を越えないエネルギ、およ
び、１．０×１０13ｃｍ-2から５．０×１０14ｃｍ-2の
所定のドーズ量で注入することによって行われ得る。ｎ
+層は１０ｋｅＶと８０ｋｅＶとの間の所定のエネルギ
準位および１．０×１０15ｃｍ-2から５．０×１０15ｃ
ｍ-2の所定のドーズ量で砒素イオンを注入することによ
って形成され得る。この時点で、必要に応じてサリサイ
ドプロセスを行うこともできる。サリサイド（自己整合
シリサイド）形成プロセスは、ＴｉまたはＣｏ層を、好
ましくはＣＶＤによって、３０ｎｍと６０ｎｍとの間の
所定の厚さまで、Ｔｉにおいては５００℃から６５０
℃、またはＣｏにおいては４５０℃から６００℃の窒素
雰囲気中で形成するプロセスを含む。過剰のＴｉまたは
Ｃｏは、エッチングで除去され、Ｔｉは７００℃から８
５０℃の、Ｃｏは６５０℃から８００℃の窒素下で高速
熱アニール（ＲＴＡ）される。
【００３３】一旦ソース領域とドレイン領域が形成され
ると、図４に示すように二酸化シリコンがＣＶＤによっ
て窒化シリコンプラグ２０の約１．５から２倍の厚さま
でふたたび追加され、酸化物領域３０および３２にな
る。この構造は、好ましくは化学的機械的研磨プロセス
によって平坦化され、窒化シリコンプラグ２０の上表面
を露出する。ＣＭＰによる平坦化(planarization)は、
約５％の均一性を有する表面を提供する。
【００３４】図５において、この構造は酸化物領域３０
および３２の特定の領域を保護するためにフォトレジス
トによって覆われる。トレンチ３４および３６がソース
電極およびドレイン電極それぞれに対して形成される。
バイアホール３８および４０がソース電極およびドレイ
ン電極のそれぞれの付加部分用に形成され、両電極がそ
れぞれの導電領域に接続され得る。この方法の一部分に
は、従来のツーマスクプロセス、ダブルレジストプロセ
ス、およびハーフトーンマスクプロセスを用いてもよ
い。トレンチおよびバイアホールを本発明では総称して
電極収容構造と呼ぶが、これらが形成された後、フォト
レジストは構造体より剥がされる。プロセスの次の工程
では、リン酸（Ｈ3ＰＯ4）溶液または、窒化シリコンプ
ラグ２０を除去するが、酸化物領域３０および３２、シ
リコン領域１０、および、ポリシリコン層１８をエッチ
ングしない任意の適切なエッチャントにおいてウェット
エッチングが行われる。このようにして、ゲート電極用
のバイアホール４２を備えた図５に示す構造が得られ
る。
【００３５】図６において、Ｔｉ、Ｔａ、ＴａＮ、Ｔａ
ＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮまたはＲｅなどのコンタク
ト金属層およびＴｉＮなどのバリア金属がＣＶＤによっ
て堆積される。これらの層を参照符号４４で示す。次
に、銅などの金属材料がＭＯＣＶＤまたは、他のＣＶ
Ｄ、ＰＶＤおよびスパッタリングプロセスによって堆積
され、領域４６が形成される。前述したように、アルミ
ニウムまたは高融点金属などの他の金属を使用してもよ
い。その後、金属領域４６およびコンタクト金属４４は
平面エッチングされる。このときエッチングは酸化物領
域３０および３２で停止し、図７に示すように、ソース
電極４８、ゲート電極５０、およびドレイン電極５２が
形成される。この平面エッチングとしては、ＣＭＰプロ
セスが好ましい。この構造体は、５００℃と９００℃と
の間の温度で半時間アニールされ、電極と導電チャネル
と間に良好なコンタクトを形成する。ポリシリコン層１
８は、アニーリングプロセス中にシリサイド５４へと変
換される。従来のポリシリコンゲートは、金属ゲート電
極５０によって置き換えらる。この装置におけるゲート
長はゲート電極５０の幅によって決まる。言うまでもな
く、この構造は立体で、幅とほぼ同等の深さ（図のペー
ジ方向）を有し、ゲートには、ほぼ長方形の活性領域を
形成し、トランジスタの活性領域以外の部分には他の立
体構造を形成する。
【００３６】これまでで明らかなように、ソース電極、
ゲート電極、ドレイン電極の材料はいずれも同じもので
あり、第１段階の相互接続中に同時に形成される。ゲー
トはソース領域およびドレーン領域と自己整合する。例
として、ｎ-チャネルＭＯＳトランジスタを使用した
が、同じ方法がシリコンドーパントを的確に交換するこ
とによってｐ-チャネルトランジスタおよびＣＭＯＳＩ
Ｃの製造にも応用できることは言うまでもない。チャネ
ル領域のドーピング密度は、高い駆動電流および低い基
板バイアス効果を得るために低い。
【００３７】以上に代わるプロセスおよび構造として、
一対のＭＯＳトランジスタ５６、５８間に局所的相互接
続を形成してもよい。図８において、前に説明したよう
に同じ初期工程が行われ、基板６０が適切な極性を有す
るように適切にドープされる。この場合にはｐ-基板と
なる基板が形成される。二酸化シリコン絶縁領域６２、
６４、および６６が形成され、二酸化シリコン層６８が
熱成長または、ＣＶＤによって堆積される。本実施態様
においては、基板に第３型ドーピング不純物（即ちリ
ン）を、５０ｋｅＶから１８０ｋｅＶの所定のエネルギ
準位および１．０×１０12ｃｍ-2から５．０×１０13ｃ
ｍ-2の所定のドーズ量で注入することによって、本明細
書では第３型導電チャネルと呼ばれるｎ-ウェル７０も
形成される。
【００３８】図９において、ｎ-チャネル７２およびｐ-
チャネル７４のゲート電極が前に示したように、即ち、
窒化シリコン置換プラグの形成によって、作製される。
ＬＤＤ、およびｐ+とｎ+は従来の方法で注入される。ｐ
-チャネルＬＤＤは、１００ｋｅＶ未満のエネルギおよ
び１．０×１０13ｃｍ-2から５．０×１０14ｃｍ-2の所
定のドーズ量でＢＦ2によって形成され得る。ｐ-チャネ
ルソースおよびドレイン領域はＢＦ2イオンを１０ｋｅ
Ｖから６０ｋｅＶの所定のエネルギおよび１．０×１０
15ｃｍ-2から５．０×１０15ｃｍ-2の所定のドーズ量に
よって注入することにより形成され得る。任意のサリサ
イド領域は、以前に説明したように形成される。ソース
領域７６および８２、ならびにドレイン領域８０および
７８が形成される。
【００３９】次に、酸化物層８４がＣＶＤによって堆積
される。酸化物層８４はバリア金属７２および７４の厚
さの約３倍の厚さであればよい。（図中では一律の縮尺
に従っていない）。酸化物層８４の表面は図９に示す構
成どおりになるよう、化学的機械的研磨により平坦化さ
れる。
【００４０】図１０において、酸化層はフォトレジスト
により覆われ、図１０に示す構成どおりになるようダマ
シーントレンチおよびコンタクトエッチングされる。こ
の結果、ソース７６と接続するソース電極のトレンチお
よびバイアホール８６、ソース領域８２と接続するソー
ス電極の領域を提供するトレンチおよびバイアホール８
８、ならびに、ドレイン領域８０およびドレイン領域７
８に接続する電極を提供するトレンチおよびバイアホー
ル９０が形成される。更に、酸化層はエッチングで除去
され、ホール９２および９４を設けることでゲート電極
のための空間を提供し、この空間は図上にはないが、そ
れぞれゲート７７および７９に接続する相互接続エリア
をさらに含む。
【００４１】このとき、図６を参照しながら説明したよ
うに、第２バリア金属がＣＶＤによって堆積される。第
２バリア金属材料としてはＴｉＮ、ＷＮまたはｎ+およ
びｐ+シリコン両方に良好なオーミック接触を提供し、
シリコンへの金属拡散を防ぐように選択されるその他の
適切な金属が用いられ得る。次に、金属がＣＶＤまたは
スパッタリングによって構造体上に堆積されるが、その
金属としては、Ｃｕ、Ｍｏ、Ｗ、Ａｌ、又は、その他の
適切な金属が用いられ得る。そして、その構造体は酸化
物領域の深さまで化学的機械的研磨され、図１１に示す
構成となる。図１１に示すように、第１にｎＭＯＳＴソ
ース電極９６が形成され、第２にｐＭＯＳＴソース電極
９８が形成される。相互接続電極１００はｎＭＯＳＴド
レイン領域８０およびｐＭＯＳＴドレイン領域７８に接
続する。ゲート電極１０２および１０４は、局所的相互
接続１０６によって結合される。
【００４２】以上のように、サブミクロン金属ゲートＭ
ＯＳトランジスタおよびその改変を説明した。このよう
に形成された集積回路は高い駆動電流および低い基板バ
イアス効果の特徴を持つ。その構造は単純で、なおかつ
対費用効果の高いサブミクロン金属ゲートＭＯＳトラン
ジスタの形成方法である。
【００４３】上記で好ましい実施態様およびその改変を
説明したが、請求項中に定義した本発明の範囲を逸脱す
ることなく上記以外の改変や変更が可能なことは言うま
でもない。
【００４４】
【発明の効果】本発明によると、高い駆動電流と低い基
板バイアス効果を特徴とし、単純な構成のサブミクロン
金属ゲートＭＯＳトランジスタを、対費用効果の高い方
法によって形成することができる。
【図面の簡単な説明】
【図１】本発明によるサブミクロン金属ゲートＭＯＳト
ランジスタの製造の一工程を示す図である。
【図２】本発明によるサブミクロン金属ゲートＭＯＳト
ランジスタの製造の一工程を示す図である。
【図３】本発明によるサブミクロン金属ゲートＭＯＳト
ランジスタの製造の一工程を示す図である。
【図４】本発明によるサブミクロン金属ゲートＭＯＳト
ランジスタの製造の一工程を示す図である。
【図５】本発明によるサブミクロン金属ゲートＭＯＳト
ランジスタの製造の一工程を示す図である。
【図６】本発明によるサブミクロン金属ゲートＭＯＳト
ランジスタの製造の一工程を示す図である。
【図７】本発明に基づいて形成されたＭＯＳＩＣの正面
断面図である。
【図８】本発明によるサブミクロン金属ゲートＭＯＳト
ランジスタの他の実施態様の製造の一工程を示す図であ
る。
【図９】本発明によるサブミクロン金属ゲートＭＯＳト
ランジスタの他の実施態様の製造の一工程を示す図であ
る。
【図１０】本発明によるサブミクロン金属ゲートＭＯＳ
トランジスタの他の実施態様の製造の一工程を示す図で
ある。
【図１１】本発明に基づいて形成されたＭＯＳＩＣの他
の実施態様の正面断面図である。
【符号の説明】
１０、６０ シリコン基板 １１、５６、５８ ＭＯＳトランジスタ １２、１４ 境界 １５ 素子エリア １６ ゲート酸化物領域 １８ ポリシリコン材料層 ２０ 窒化シリコン層、窒化物プラグ ２２、７６、８２ ソース領域 ２４ ７８、８０ドレイン領域 ２５ ゲート領域 ２６、２８ 酸化物スペーサ ３０、３１ 酸化物領域 ３４、３６ トレンチ ３８、４０、４２ バイアホール ４４ コンタクト金属 ４６ 金属領域 ４８ ソース電極 ５０、１０２、１０４ ゲート電極 ５２ ドレイン電極 ５４ シリサイド ６２、６４、６６ 酸化シリコン絶縁領域 ６８ 酸化シリコン層 ７０ ｎ-ウェル ７２ ｎ-チャネル、境界金属 ７４ ｐ-チャネル、境界金属 ７８ ｐＭＯＳＴドレイン領域 ８０ ｎＭＯＳＴドレイン領域 ８４ 酸化物層 ８６、８８、９０ トレンチおよびバイアホール ９２、９４ ホール ９６ ｎＭＯＳＴソース電極 ９８ ｐＭＯＳＴソース電極 １００ 相互接続電極 １０６ 局所的相互接続
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェン テン スー アメリカ合衆国 ワシントン 98607， カマス， エヌダブリュー トロウト コ ート 2216 (72)発明者 デビッド エバンス アメリカ合衆国 オレゴン 97007， ビ ーバートン， エスダブリュー 179ティ ーエイチ プレイス 7574 (72)発明者 ツェ ヌエン アメリカ合衆国 ワシントン 98683， バンクーバー， エスイー 171ティーエ イチ プレイス 1603

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 第１型の導電層を形成するようにドープ
    された単結晶シリコン基板と、 該基板上に形成された活性領域と、 第２型の導電チャネルを形成するようにドープされた該
    活性領域に位置するソース領域およびドレイン領域と、 該活性領域にある該ソース領域と該ドレイン領域との間
    に位置する金属ゲート領域であって、該金属ゲートが１
    ミクロン未満の幅を有する、金属ゲート領域と、 該ゲート領域の上方に位置するゲート酸化物領域と、 構造体の上方に位置する酸化物領域と、 個々がそれぞれの領域と接続し、コンタクト金属と電極
    金属との組合せからなるソース電極、ゲート電極、およ
    びドレイン電極と、 を有する、ＭＯＳトランジスタ。
  2. 【請求項２】 前記第１型の導電層がｐ-層である、請
    求項１に記載のＭＯＳトランジスタ。
  3. 【請求項３】 前記ｐ-層が、約３０ｋｅＶから８０ｋ
    ｅＶの範囲のエネルギおよび１．０×１０12ｃｍ-2から
    ０．１×１０14ｃｍ-2のドーズ量での一回のボロンイオ
    ン注入および、熱拡散によって形成される、請求項２に
    記載のＭＯＳトランジスタ。
  4. 【請求項４】 前記ｐ-層が、複数のボロンイオン注入
    および、熱拡散によって形成される、請求項２に記載の
    ＭＯＳトランジスタ。
  5. 【請求項５】 前記第２型の導電層が、ｎ+層である、
    請求項１に記載のＭＯＳトランジスタ。
  6. 【請求項６】 前記ｎ+層が約８０ｋｅＶ以下のエネル
    ギおよび約１．０×１０15ｃｍ-2から５．０×１０15ｃ
    ｍ-2のドーズ量での砒素イオン注入によって形成され
    る、請求項４に記載のＭＯＳトランジスタ。
  7. 【請求項７】 前記コンタクト金属がＴｉＮ、Ｔａ、Ｔ
    ａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮおよびＲｅから
    なる群から選択される、請求項１に記載のＭＯＳトラン
    ジスタ。
  8. 【請求項８】 前記電極金属がＣｕ、Ａｌおよび高融点
    金属からなる金属の群から選択される、請求項１に記載
    のＭＯＳトランジスタ。
  9. 【請求項９】 前記ゲート電極と前記ゲート酸化物層と
    の間にのシリサイド層を有する、請求項１に記載のＭＯ
    Ｓトランジスタ。
  10. 【請求項１０】 第２のＭＯＳトランジスタが、前記第
    １のＭＯＳトランジスタに隣接して形成され、該第１お
    よび第２のＭＯＳトランジスタの前記ゲート電極が相互
    接続され、該第１のＭＯＳトランジスタの前記ドレイン
    電極が、該第２のＭＯＳトランジスタのドレイン電極と
    相互接続される、請求項１に記載のＭＯＳトランジス
    タ。
  11. 【請求項１１】 前記第２のＭＯＳトランジスタが、ｎ
    -ウェル上に形成される、請求項１０に記載のＭＯＳト
    ランジスタ。
  12. 【請求項１２】 単結晶シリコン基板上にＭＯＳトラン
    ジスタを形成する方法であって、 該基板にシリコン素子エリアを形成する工程と、 該シリコン素子エリアに第１型のドーピング不純物を注
    入し、ゲート領域として使用する第１型の導電チャネル
    を形成する第１の導電層形成工程と、 該素子エリアの各側面に絶縁領域境界を形成する工程
    と、 該基板上の該絶縁領域境界の中に酸化シリコン層を堆積
    する工程と、 該酸化シリコン層の上方に約１０ｎｍから５０ｎｍの範
    囲の所定の厚さのポリシリコン層を堆積する工程、 該ポリシリコン層の上方に約３００ｎｍから７００ｎｍ
    の所定の厚さまで窒化シリコン層を堆積する工程と、 該窒化シリコン層、該ポリシリコン層、および該酸化シ
    リコン層をエッチングし、窒化シリコンプラグ、ポリシ
    リコン領域、および酸化シリコンを含むスタック層を該
    ゲート領域の上方に形成する工程と、 酸化シリコン層を該基板、該絶縁領域境界、および該ス
    タック層の上方に約５０ｎｍから２００ｎｍの間の所定
    の厚さまで堆積する工程と、 該酸化シリコン層をエッチングし、該スタック層の側壁
    あたりに、スペーサを形成する工程と、 第２型のイオンを該基板内に注入し、ソース領域および
    ドレイン領域として使用する、第２型の導電層を形成す
    る第２の導電層形成工程と、 酸化シリコン層を該絶縁領域境界、該第２型の導電層、
    および該スタック層の上方に、該スタック層の約１．５
    から２．０倍の間の所定の厚さに堆積する工程と、 該スタック層の上部の深さまで、構造体を平坦化する工
    程と、 ソース電極およびドレイン電極に対して電極収容構造を
    形成する工程と、 該構造を選択的にエッチングし、該窒化シリコンプラグ
    を取り除き、それによってゲート電極用の電極収容構造
    を形成する工程と、 コンタクト金属層を堆積する工程と、 電極金属層を堆積する工程と、 １ミクロン未満の大きさの金属ゲート部を形成する工程
    と、 該構造体を平坦化エッチングする工程と、 該構造体を５００℃から９００℃の範囲の所定の温度で
    ３０分間アニールする工程と、を包含する、単結晶シリ
    コン基板上にＭＯＳトランジスタを形成する方法。
  13. 【請求項１３】 前記第１の導電層形成工程が、約３０
    ｋｅＶから５０ｋｅＶの範囲の所定のエネルギ準位およ
    び約１．０×１０12ｃｍ-2から５．０×１０ 14ｃｍ-2の
    範囲の所定のドーズ量でボロンイオンを注入してｐ-ウ
    ェルを形成する工程を含む、請求項１２に記載の方法。
  14. 【請求項１４】 前記第２の導電層形成工程が、約１０
    ｋｅＶから８０ｋｅＶの範囲の所定のエネルギ準位およ
    び約１．０×１０15ｃｍ-2から５．０×１０ 15ｃｍ-2の
    範囲の所定のドーズ量で砒素イオンの注入しｎ+層を形
    成する工程を含む、請求項１２に記載の方法。
  15. 【請求項１５】 前記コンタクト金属層の堆積工程が、
    ＴｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉ
    Ｎ、およびＲｅからなる群から選択される金属層の堆積
    を含む、請求項１２に記載の方法。
  16. 【請求項１６】 前記電極金属層の堆積工程が、Ｃｕ、
    Ａｌ、および高融点金属からなる金属群から選択される
    金属層の堆積を含む、請求項１２に記載の方法。
  17. 【請求項１７】 第３型の導電層を、前記第１の活性領
    域に隣接するように、前記基板内に形成する工程、およ
    びその上に第２のＭＯＳトランジスタを形成する工程を
    更に含む、請求項１２に記載の方法。
  18. 【請求項１８】 前記第１および第２のＭＯＳトランジ
    スタの前記ゲート電極を相互接続し、該第１のＭＯＳト
    ランジスタの前記ドレイン電極を該第２のＭＯＳトラン
    ジスタの前記ドレイン電極に相互接続する工程を含む、
    請求項１７に記載の方法。
JP10336093A 1998-01-09 1998-11-26 サブミクロン金属ゲートｍｏｓトランジスタおよびその形成方法 Pending JPH11224949A (ja)

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US09/004.991 1998-01-09
US09/004,991 US6274421B1 (en) 1998-01-09 1998-01-09 Method of making metal gate sub-micron MOS transistor

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