JPH11224949A - サブミクロン金属ゲートmosトランジスタおよびその形成方法 - Google Patents
サブミクロン金属ゲートmosトランジスタおよびその形成方法Info
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Abstract
(57)【要約】
【課題】 サブミクロンチャネル長金属ゲートMOS集
積回路において、対費用効果が高い製造方法を提供す
る。 【解決手段】 MOSトランジスタはドープされた単結
晶シリコン基板上に形成され、第1型の導電層を形成す
る。MOSトランジスタは該基板上に形成された活性領
域と、第2型の導電チャネルを形成するようにドープさ
れた、該活性領域中に位置するソース領域およびドレイ
ン領域と、該活性領域中の該ソース領域および該ドレイ
ン領域間に位置する金属ゲート領域であって、該金属ゲ
ートが1ミクロン未満の幅を有する金属ゲート領域と、
該ゲート領域の上に位置するゲート酸化物領域と、構造
体の上に位置する酸化物領域と、それぞれが対応する領
域と接続し、コンタクト金属と電極金属との組合わせか
らなるソース電極、ゲート電極、およびドレイン電極を
有する。他の実施態様は、ゲート電極の間の相互接続、
および一方のトランジスタのドレイン電極ともう一方の
トランジスタのドレイン電極との相互接続を有する一対
のMOSトランジスタを含む。
積回路において、対費用効果が高い製造方法を提供す
る。 【解決手段】 MOSトランジスタはドープされた単結
晶シリコン基板上に形成され、第1型の導電層を形成す
る。MOSトランジスタは該基板上に形成された活性領
域と、第2型の導電チャネルを形成するようにドープさ
れた、該活性領域中に位置するソース領域およびドレイ
ン領域と、該活性領域中の該ソース領域および該ドレイ
ン領域間に位置する金属ゲート領域であって、該金属ゲ
ートが1ミクロン未満の幅を有する金属ゲート領域と、
該ゲート領域の上に位置するゲート酸化物領域と、構造
体の上に位置する酸化物領域と、それぞれが対応する領
域と接続し、コンタクト金属と電極金属との組合わせか
らなるソース電極、ゲート電極、およびドレイン電極を
有する。他の実施態様は、ゲート電極の間の相互接続、
および一方のトランジスタのドレイン電極ともう一方の
トランジスタのドレイン電極との相互接続を有する一対
のMOSトランジスタを含む。
Description
【0001】
【発明の属する技術分野】本発明は、MOS半導体装置
およびその製造方法に関し、特に、非常に薄い金属ゲー
トを有するMOSトランジスタに関する。
およびその製造方法に関し、特に、非常に薄い金属ゲー
トを有するMOSトランジスタに関する。
【0002】
【従来の技術】金属酸化物半導体(MOS)装置は多種
多様のものが知られている。これらの装置には、集積回
路のゲート領域に非常に短いチャネル長を設けることが
望ましい。このような条件を満たす一方法として、n+
またはp+をドープした二極性(dual polarity)ポリシ
リコンゲートを使う方法がある。このようなゲートを形
成するプロセスにおいて、ボロンまたはボロン化合物が
基板へ注入されるが、一般的に、注入されたボロン化合
物が基板の深くへ浸透しすぎてしまう。更に、ボロン化
合物のドーピング密度はかなり高くなけらばならない。
なぜならゲートに空乏ができ(depleted)、チャネル電流
密度が低くなるからである。
多様のものが知られている。これらの装置には、集積回
路のゲート領域に非常に短いチャネル長を設けることが
望ましい。このような条件を満たす一方法として、n+
またはp+をドープした二極性(dual polarity)ポリシ
リコンゲートを使う方法がある。このようなゲートを形
成するプロセスにおいて、ボロンまたはボロン化合物が
基板へ注入されるが、一般的に、注入されたボロン化合
物が基板の深くへ浸透しすぎてしまう。更に、ボロン化
合物のドーピング密度はかなり高くなけらばならない。
なぜならゲートに空乏ができ(depleted)、チャネル電流
密度が低くなるからである。
【0003】Chatterjeeらが、「ゲート置換プロセスに
よって形成されたサブ100nmゲート長金属ゲートN
MOSトランジスタ」(国際電子装置会議、12月7〜
10日、1997年、821〜824頁)の中で、この
問題について、ゲート領域の上方でポリシリコン置換に
よって形成されるサブ100nmゲート構成に関連付け
て論じている。
よって形成されたサブ100nmゲート長金属ゲートN
MOSトランジスタ」(国際電子装置会議、12月7〜
10日、1997年、821〜824頁)の中で、この
問題について、ゲート領域の上方でポリシリコン置換に
よって形成されるサブ100nmゲート構成に関連付け
て論じている。
【0004】
【発明が解決しようとする課題】既知の金属ゲート形成
プロセスは複雑で、自己整合構成部分の形成時に構造上
の難題が持ち上がる。例えば、銅は理想的な金属ゲート
を形成するが、薄膜としては付着性が乏しくなる。アル
ミニウムも金属ゲートとして使用できるが、電気移動の
問題が生じる。
プロセスは複雑で、自己整合構成部分の形成時に構造上
の難題が持ち上がる。例えば、銅は理想的な金属ゲート
を形成するが、薄膜としては付着性が乏しくなる。アル
ミニウムも金属ゲートとして使用できるが、電気移動の
問題が生じる。
【0005】本発明の目的は、サブミクロンチャネル長
金属ゲートMOS集積回路の対費用効果が高い製造方法
を提供することである。本発明のもう一つの目的は、高
い電流密度を有するサブミクロンチャネル長金属ゲート
MOS集積回路を提供することである。
金属ゲートMOS集積回路の対費用効果が高い製造方法
を提供することである。本発明のもう一つの目的は、高
い電流密度を有するサブミクロンチャネル長金属ゲート
MOS集積回路を提供することである。
【0006】本発明におけるこれらおよびその他の目的
ならびに利点は、以下の説明を図面を参照しながら読む
ことで、更に明らかになる。
ならびに利点は、以下の説明を図面を参照しながら読む
ことで、更に明らかになる。
【0007】
【課題を解決するための手段】本発明の一つの局面によ
れば、MOSトランジスタは、第1型の導電層を形成す
るようにドープされた単結晶シリコン基板と、該基板上
に形成された活性領域と、第2型の導電チャネルを形成
するようにドープされた該活性領域に位置するソース領
域およびドレイン領域と、該活性領域にある該ソース領
域と該ドレイン領域との間に位置する金属ゲート領域で
あって、該金属ゲートが1ミクロン未満の幅を有する、
金属ゲート領域と、該ゲート領域の上方に位置するゲー
ト酸化物領域と、構造体の上方に位置する酸化物領域
と、個々がそれぞれの領域と接続し、コンタクト金属と
電極金属との組合せからなるソース電極、ゲート電極、
およびドレイン電極とを有する。これにより、上記目的
が達成される。
れば、MOSトランジスタは、第1型の導電層を形成す
るようにドープされた単結晶シリコン基板と、該基板上
に形成された活性領域と、第2型の導電チャネルを形成
するようにドープされた該活性領域に位置するソース領
域およびドレイン領域と、該活性領域にある該ソース領
域と該ドレイン領域との間に位置する金属ゲート領域で
あって、該金属ゲートが1ミクロン未満の幅を有する、
金属ゲート領域と、該ゲート領域の上方に位置するゲー
ト酸化物領域と、構造体の上方に位置する酸化物領域
と、個々がそれぞれの領域と接続し、コンタクト金属と
電極金属との組合せからなるソース電極、ゲート電極、
およびドレイン電極とを有する。これにより、上記目的
が達成される。
【0008】好ましくは、前記第1型の導電層がp-層
である。
である。
【0009】好ましくは、前記p-層が、約30keV
から80keVの範囲のエネルギおよび1.0×1012
cm-2から0.1×1014cm-2のドーズ量での一回の
ボロンイオン注入および、熱拡散によって形成される。
から80keVの範囲のエネルギおよび1.0×1012
cm-2から0.1×1014cm-2のドーズ量での一回の
ボロンイオン注入および、熱拡散によって形成される。
【0010】好ましくは、前記p-層が、複数のボロン
イオン注入および、熱拡散によって形成される。
イオン注入および、熱拡散によって形成される。
【0011】好ましくは、前記第2型の導電層が、n+
層である。
層である。
【0012】好ましくは、前記n+層が約80keV以
下のエネルギおよび約1.0×101 5cm-2から5.0
×1015cm-2のドーズ量での砒素イオン注入によって
形成される。
下のエネルギおよび約1.0×101 5cm-2から5.0
×1015cm-2のドーズ量での砒素イオン注入によって
形成される。
【0013】好ましくは、前記コンタクト金属がTi
N、Ta、TaN、TaSiN、W、WN、WSiNお
よびReからなる群から選択される。
N、Ta、TaN、TaSiN、W、WN、WSiNお
よびReからなる群から選択される。
【0014】好ましくは、前記電極金属がCu、Alお
よび高融点金属からなる金属の群から選択される。
よび高融点金属からなる金属の群から選択される。
【0015】好ましくは、前記ゲート電極と前記ゲート
酸化物層との間にシリサイド層を有する。
酸化物層との間にシリサイド層を有する。
【0016】好ましくは、第2のMOSトランジスタ
が、前記第1のMOSトランジスタに隣接して形成さ
れ、該第1および第2のMOSトランジスタの前記ゲー
ト電極が相互接続され、該第1のMOSトランジスタの
前記ドレイン電極が、該第2のMOSトランジスタのド
レイン電極と相互接続される。
が、前記第1のMOSトランジスタに隣接して形成さ
れ、該第1および第2のMOSトランジスタの前記ゲー
ト電極が相互接続され、該第1のMOSトランジスタの
前記ドレイン電極が、該第2のMOSトランジスタのド
レイン電極と相互接続される。
【0017】好ましくは、前記第2のMOSトランジス
タが、n-ウェル上に形成される。
タが、n-ウェル上に形成される。
【0018】本発明の別の局面によれば、単結晶シリコ
ン基板上にMOSトランジスタを形成する方法は、該基
板にシリコン素子エリアを形成する工程と、該シリコン
素子エリアに第1型のドーピング不純物を注入し、ゲー
ト領域として使用する第1型の導電チャネルを形成する
第1の導電層形成工程と、該素子エリアの各側面に絶縁
領域境界を形成する工程と、該基板上の該絶縁領域境界
の中に酸化シリコン層を堆積する工程と、該酸化シリコ
ン層の上方に約10nmから50nmの範囲の所定の厚
さのポリシリコン層を堆積する工程、該ポリシリコン層
の上方に約300nmから700nmの所定の厚さまで
窒化シリコン層を堆積する工程と、該窒化シリコン層、
該ポリシリコン層、および該酸化シリコン層をエッチン
グし、窒化シリコンプラグ、ポリシリコン領域、および
酸化シリコンを含むスタック層を該ゲート領域の上方に
形成する工程と、酸化シリコン層を該基板、該絶縁領域
境界、および該スタック層の上方に約50nmから20
0nmの間の所定の厚さまで堆積する工程と、該酸化シ
リコン層をエッチングし、該スタック層の側壁あたり
に、スペーサを形成する工程と、第2型のイオンを該基
板内に注入し、ソース領域およびドレイン領域として使
用する、第2型の導電層を形成する第2の導電層形成工
程と、酸化シリコン層を該絶縁領域境界、該第2型の導
電層、および該スタック層の上方に、該スタック層の約
1.5倍から2.0倍の間の所定の厚さに堆積する工程
と、該スタック層の上部の深さまで、構造体を平坦化す
る工程と、ソース電極およびドレイン電極に対して電極
収容構造を形成する工程と、該構造を選択的にエッチン
グし、該窒化シリコンプラグを取り除き、それによって
ゲート電極用の電極収容構造を形成する工程と、コンタ
クト金属層を堆積する工程と、電極金属層を堆積する工
程と、1ミクロン未満の大きさの金属ゲート部を形成す
る工程と、該構造体を平坦化エッチングする工程と、該
構造体を500℃から900℃の範囲の所定の温度で3
0分間アニールする工程とを包含する。これにより、上
記の目的が達成される。
ン基板上にMOSトランジスタを形成する方法は、該基
板にシリコン素子エリアを形成する工程と、該シリコン
素子エリアに第1型のドーピング不純物を注入し、ゲー
ト領域として使用する第1型の導電チャネルを形成する
第1の導電層形成工程と、該素子エリアの各側面に絶縁
領域境界を形成する工程と、該基板上の該絶縁領域境界
の中に酸化シリコン層を堆積する工程と、該酸化シリコ
ン層の上方に約10nmから50nmの範囲の所定の厚
さのポリシリコン層を堆積する工程、該ポリシリコン層
の上方に約300nmから700nmの所定の厚さまで
窒化シリコン層を堆積する工程と、該窒化シリコン層、
該ポリシリコン層、および該酸化シリコン層をエッチン
グし、窒化シリコンプラグ、ポリシリコン領域、および
酸化シリコンを含むスタック層を該ゲート領域の上方に
形成する工程と、酸化シリコン層を該基板、該絶縁領域
境界、および該スタック層の上方に約50nmから20
0nmの間の所定の厚さまで堆積する工程と、該酸化シ
リコン層をエッチングし、該スタック層の側壁あたり
に、スペーサを形成する工程と、第2型のイオンを該基
板内に注入し、ソース領域およびドレイン領域として使
用する、第2型の導電層を形成する第2の導電層形成工
程と、酸化シリコン層を該絶縁領域境界、該第2型の導
電層、および該スタック層の上方に、該スタック層の約
1.5倍から2.0倍の間の所定の厚さに堆積する工程
と、該スタック層の上部の深さまで、構造体を平坦化す
る工程と、ソース電極およびドレイン電極に対して電極
収容構造を形成する工程と、該構造を選択的にエッチン
グし、該窒化シリコンプラグを取り除き、それによって
ゲート電極用の電極収容構造を形成する工程と、コンタ
クト金属層を堆積する工程と、電極金属層を堆積する工
程と、1ミクロン未満の大きさの金属ゲート部を形成す
る工程と、該構造体を平坦化エッチングする工程と、該
構造体を500℃から900℃の範囲の所定の温度で3
0分間アニールする工程とを包含する。これにより、上
記の目的が達成される。
【0019】好ましくは、前記第1の導電層形成工程
が、約30keVから50keVの範囲の所定のエネル
ギ準位および約1.0×1012cm-2から5.0×10
14cm -2の範囲の所定のドーズ量でボロンイオンを注入
してp-ウェルを形成する工程を含む。
が、約30keVから50keVの範囲の所定のエネル
ギ準位および約1.0×1012cm-2から5.0×10
14cm -2の範囲の所定のドーズ量でボロンイオンを注入
してp-ウェルを形成する工程を含む。
【0020】好ましくは、前記第2の導電層形成工程
が、約10keVから80keVの範囲の所定のエネル
ギ準位および約1.0×1015cm-2から5.0×10
15cm -2の範囲の所定のドーズ量で砒素イオンの注入し
n+層を形成する工程を含む。
が、約10keVから80keVの範囲の所定のエネル
ギ準位および約1.0×1015cm-2から5.0×10
15cm -2の範囲の所定のドーズ量で砒素イオンの注入し
n+層を形成する工程を含む。
【0021】好ましくは、前記コンタクト金属層の堆積
工程が、TiN、Ta、TaN、TaSiN、W、W
N、WSiN、およびReからなる群から選択される金
属層の堆積を含む。
工程が、TiN、Ta、TaN、TaSiN、W、W
N、WSiN、およびReからなる群から選択される金
属層の堆積を含む。
【0022】好ましくは、前記電極金属層の堆積工程
が、Cu、Al、および高融点金属からなる金属群から
選択される金属層の堆積を含む。
が、Cu、Al、および高融点金属からなる金属群から
選択される金属層の堆積を含む。
【0023】好ましくは、第3型の導電層を、前記第1
の活性領域に隣接するように、前記基板内に形成する工
程およびその上に第2のMOSトランジスタを形成する
工程を更に含む。
の活性領域に隣接するように、前記基板内に形成する工
程およびその上に第2のMOSトランジスタを形成する
工程を更に含む。
【0024】好ましくは、前記第1および第2のMOS
トランジスタの前記ゲート電極を相互接続し、該第1の
MOSトランジスタの前記ドレイン電極を該第2のMO
Sトランジスタの前記ドレイン電極に相互接続する工程
を含む。
トランジスタの前記ゲート電極を相互接続し、該第1の
MOSトランジスタの前記ドレイン電極を該第2のMO
Sトランジスタの前記ドレイン電極に相互接続する工程
を含む。
【0025】以下に作用について説明する。本発明にお
けるMOSトランジスタは第1型の導電層を形成するよ
うにドープされた単結晶シリコン基板上に形成され、基
板上に形成された活性領域と、第2型の導電チャネルを
形成するようにドープされた、活性領域中に位置するソ
ース領域およびドレイン領域と、活性領域中のソース領
域とドレイン領域との間に位置する金属ゲート領域であ
って、金属ゲートが1ミクロン未満の幅を有する、金属
ゲート領域と、ゲート領域の上に位置するゲート酸化物
領域と、構造体の上に位置する酸化物領域と、それぞれ
が対応する領域と接続し、コンタクト金属と電極金属と
の組合わせからなる、ソース電極、ゲート電極、および
ドレイン電極とを有する。他の実施態様は、二つのゲー
ト電極間の相互接続および一方のトランジスタのドレイ
ン電極ともう一方のトランジスタのドレイン電極との相
互接続を有する一対のMOSトランジスタを含む。この
ようなMOSトランジスタの構成は単純であり、高い駆
動電流と低い基板バイアス効果を有する。また、本発明
の金属ゲートは高い電流密度を確保できる。さらに、本
発明のサブミクロンチャネル長金属ゲートMOSトラン
ジスタ形成方法は、ダミーとなるゲートパターンを形成
してそれを金属と置換する方法であり、簡易で対費用効
果が高い。
けるMOSトランジスタは第1型の導電層を形成するよ
うにドープされた単結晶シリコン基板上に形成され、基
板上に形成された活性領域と、第2型の導電チャネルを
形成するようにドープされた、活性領域中に位置するソ
ース領域およびドレイン領域と、活性領域中のソース領
域とドレイン領域との間に位置する金属ゲート領域であ
って、金属ゲートが1ミクロン未満の幅を有する、金属
ゲート領域と、ゲート領域の上に位置するゲート酸化物
領域と、構造体の上に位置する酸化物領域と、それぞれ
が対応する領域と接続し、コンタクト金属と電極金属と
の組合わせからなる、ソース電極、ゲート電極、および
ドレイン電極とを有する。他の実施態様は、二つのゲー
ト電極間の相互接続および一方のトランジスタのドレイ
ン電極ともう一方のトランジスタのドレイン電極との相
互接続を有する一対のMOSトランジスタを含む。この
ようなMOSトランジスタの構成は単純であり、高い駆
動電流と低い基板バイアス効果を有する。また、本発明
の金属ゲートは高い電流密度を確保できる。さらに、本
発明のサブミクロンチャネル長金属ゲートMOSトラン
ジスタ形成方法は、ダミーとなるゲートパターンを形成
してそれを金属と置換する方法であり、簡易で対費用効
果が高い。
【0026】
【発明の実施の形態】本実施例では、サブミクロン金属
ゲート金属酸化物半導体(MOS)トランジスタを提供
する金属として、銅を使用した。「サブミクロン」と
は、本発明の構造に使用される金属ゲートの幅が100
0nm未満であることを意味する。言うまでもなく、任
意の適切な集積回路相互接続材料が使用され得る。この
ような材料にはアルミニウムが代表的であり、またはす
べての高融点金属が含まれる。また、本実施例では、n
-チャネルMOSトランジスタが使用されているが、構
造および製造プロセスはp-チャネルMOSトランジス
タおよび相補型金属酸化物半導体(CMOS)集積を提
供するためにも使用可能である。但し、この場合も、シ
リコン基板の適当なドーピングを初めに行わなければな
らない。
ゲート金属酸化物半導体(MOS)トランジスタを提供
する金属として、銅を使用した。「サブミクロン」と
は、本発明の構造に使用される金属ゲートの幅が100
0nm未満であることを意味する。言うまでもなく、任
意の適切な集積回路相互接続材料が使用され得る。この
ような材料にはアルミニウムが代表的であり、またはす
べての高融点金属が含まれる。また、本実施例では、n
-チャネルMOSトランジスタが使用されているが、構
造および製造プロセスはp-チャネルMOSトランジス
タおよび相補型金属酸化物半導体(CMOS)集積を提
供するためにも使用可能である。但し、この場合も、シ
リコン基板の適当なドーピングを初めに行わなければな
らない。
【0027】図1は、MOSトランジスタ11を形成す
るために使用されるシリコン基板10を示す。基板10
は、p- シリコン基板上方の活性領域あたりに、境界1
2および14で示す酸化物絶縁境界を形成するように処
理され、素子エリア15を規定する。当業者には当然の
ことながら、シリコン基板は第1型不純物でドーピング
処置されp-ウェルを調整し、それによって第1型導電
チャネルを形成し、そして、閾値電圧を本発明の素子製
造に適するよう調節する。例えば、p-基板10は、3
0keVから80keVのエネルギ準位および1.0×
1012cm-2から0.1×1014cm-2のドーズ量での
一回のボロンイオン注入、それに次いで熱拡散すること
によって形成され得る。あるいは、p-基板10は、複
数のボロンイオン注入、それに次ぐ熱拡散処理で形成さ
れ得る。
るために使用されるシリコン基板10を示す。基板10
は、p- シリコン基板上方の活性領域あたりに、境界1
2および14で示す酸化物絶縁境界を形成するように処
理され、素子エリア15を規定する。当業者には当然の
ことながら、シリコン基板は第1型不純物でドーピング
処置されp-ウェルを調整し、それによって第1型導電
チャネルを形成し、そして、閾値電圧を本発明の素子製
造に適するよう調節する。例えば、p-基板10は、3
0keVから80keVのエネルギ準位および1.0×
1012cm-2から0.1×1014cm-2のドーズ量での
一回のボロンイオン注入、それに次いで熱拡散すること
によって形成され得る。あるいは、p-基板10は、複
数のボロンイオン注入、それに次ぐ熱拡散処理で形成さ
れ得る。
【0028】図2において、ゲート酸化物領域16が1
0nm以下の厚さで形成されている。この酸化物領域
は、従来の熱酸化もしくは高速熱酸化、化学気相成長法
(CVD)、またはその他の適した技法によって形成さ
れ得る。
0nm以下の厚さで形成されている。この酸化物領域
は、従来の熱酸化もしくは高速熱酸化、化学気相成長法
(CVD)、またはその他の適した技法によって形成さ
れ得る。
【0029】プロセスのこの段階で、ポリシリコン材料
層18が堆積し得る。層18は、10nmと50nmと
の間の所定の厚さである。この層は、ゲート酸化物を後
に続く処理中で保護するために堆積される。この層は、
除去または任意のタイプのバリアもしくは金属層と置換
され得るが、後にゲート領域となるゲート酸化物を効果
的、かつ効率的に保護する。
層18が堆積し得る。層18は、10nmと50nmと
の間の所定の厚さである。この層は、ゲート酸化物を後
に続く処理中で保護するために堆積される。この層は、
除去または任意のタイプのバリアもしくは金属層と置換
され得るが、後にゲート領域となるゲート酸化物を効果
的、かつ効率的に保護する。
【0030】窒化シリコン(Si3N4)層20が、30
0nmと700nmとの間の所定の厚さで堆積し得る。
適切なフォトレジスト材料が塗布され、窒化物層および
ポリシリコン層がプラズマエッチングされることによ
り、図2に示すようにポリシリコン領域18および窒化
物プラグ20が形成される。エッチングプロセスは、一
段階もしくは二段階の工程プロセスであり得る。二段階
工程プロセスでは、第1エッチング工程はゲート酸化物
16で停止し、それに続くエッチング工程でプラグ20
および領域18の両側にあるゲート酸化物層が除去され
る。一段階工程プロセスでは、エッチングによってp-
シリコン基板10まで不必要な材料がすべて除去され
る。窒化物プラグ20、ポリシリコン領域18、および
残りの酸化物層16を本明細書では、スタック層と呼
ぶ。適切なイオンが、LDD領域(図示せず)を形成す
るために注入される。このような注入によって、p-シ
リコン基板中にゲート領域25もデフォルトで規定され
る。ゲート領域25は、本明細書では第1型導電チャネ
ルとも呼ぶ。ソース領域22およびドレイン領域24は
任意の周知のプロセスによって形成され、軽くドープさ
れた導電領域を形成する。このプロセスは、LDD、M
DD,およびHALO構造を包含する。
0nmと700nmとの間の所定の厚さで堆積し得る。
適切なフォトレジスト材料が塗布され、窒化物層および
ポリシリコン層がプラズマエッチングされることによ
り、図2に示すようにポリシリコン領域18および窒化
物プラグ20が形成される。エッチングプロセスは、一
段階もしくは二段階の工程プロセスであり得る。二段階
工程プロセスでは、第1エッチング工程はゲート酸化物
16で停止し、それに続くエッチング工程でプラグ20
および領域18の両側にあるゲート酸化物層が除去され
る。一段階工程プロセスでは、エッチングによってp-
シリコン基板10まで不必要な材料がすべて除去され
る。窒化物プラグ20、ポリシリコン領域18、および
残りの酸化物層16を本明細書では、スタック層と呼
ぶ。適切なイオンが、LDD領域(図示せず)を形成す
るために注入される。このような注入によって、p-シ
リコン基板中にゲート領域25もデフォルトで規定され
る。ゲート領域25は、本明細書では第1型導電チャネ
ルとも呼ぶ。ソース領域22およびドレイン領域24は
任意の周知のプロセスによって形成され、軽くドープさ
れた導電領域を形成する。このプロセスは、LDD、M
DD,およびHALO構造を包含する。
【0031】CVDによって、ポリシリコン領域18お
よび窒化物プラグ20の上に50nmと200nmとの
間の所定の厚さまで酸化シリコン層が形成される。この
酸化シリコン層はプラズマエッチングされ、図3に示す
ように酸化物スペーサ26および28を窒化物プラグ2
0の側面に形成する。シリコン窒化物以外の他の任意の
絶縁体もプロセスのこの工程で必要に応じて使用され得
る。
よび窒化物プラグ20の上に50nmと200nmとの
間の所定の厚さまで酸化シリコン層が形成される。この
酸化シリコン層はプラズマエッチングされ、図3に示す
ように酸化物スペーサ26および28を窒化物プラグ2
0の側面に形成する。シリコン窒化物以外の他の任意の
絶縁体もプロセスのこの工程で必要に応じて使用され得
る。
【0032】適切なイオンが注入されて、ソース領域2
2およびドレイン領域24が形成され、中和または活性
化される。ソース領域とドレイン領域を、本明細書では
第2型の導電チャネル(これらはn+チャネルである)
と呼ぶ。また、基板内に注入される不純物を第2型のド
ーピング不純物と呼ぶ。例として、LDDは、リン
(P)または砒素(As)イオンを70keV(P)ま
たは140keV(As)を越えないエネルギ、およ
び、1.0×1013cm-2から5.0×1014cm-2の
所定のドーズ量で注入することによって行われ得る。n
+層は10keVと80keVとの間の所定のエネルギ
準位および1.0×1015cm-2から5.0×1015c
m-2の所定のドーズ量で砒素イオンを注入することによ
って形成され得る。この時点で、必要に応じてサリサイ
ドプロセスを行うこともできる。サリサイド(自己整合
シリサイド)形成プロセスは、TiまたはCo層を、好
ましくはCVDによって、30nmと60nmとの間の
所定の厚さまで、Tiにおいては500℃から650
℃、またはCoにおいては450℃から600℃の窒素
雰囲気中で形成するプロセスを含む。過剰のTiまたは
Coは、エッチングで除去され、Tiは700℃から8
50℃の、Coは650℃から800℃の窒素下で高速
熱アニール(RTA)される。
2およびドレイン領域24が形成され、中和または活性
化される。ソース領域とドレイン領域を、本明細書では
第2型の導電チャネル(これらはn+チャネルである)
と呼ぶ。また、基板内に注入される不純物を第2型のド
ーピング不純物と呼ぶ。例として、LDDは、リン
(P)または砒素(As)イオンを70keV(P)ま
たは140keV(As)を越えないエネルギ、およ
び、1.0×1013cm-2から5.0×1014cm-2の
所定のドーズ量で注入することによって行われ得る。n
+層は10keVと80keVとの間の所定のエネルギ
準位および1.0×1015cm-2から5.0×1015c
m-2の所定のドーズ量で砒素イオンを注入することによ
って形成され得る。この時点で、必要に応じてサリサイ
ドプロセスを行うこともできる。サリサイド(自己整合
シリサイド)形成プロセスは、TiまたはCo層を、好
ましくはCVDによって、30nmと60nmとの間の
所定の厚さまで、Tiにおいては500℃から650
℃、またはCoにおいては450℃から600℃の窒素
雰囲気中で形成するプロセスを含む。過剰のTiまたは
Coは、エッチングで除去され、Tiは700℃から8
50℃の、Coは650℃から800℃の窒素下で高速
熱アニール(RTA)される。
【0033】一旦ソース領域とドレイン領域が形成され
ると、図4に示すように二酸化シリコンがCVDによっ
て窒化シリコンプラグ20の約1.5から2倍の厚さま
でふたたび追加され、酸化物領域30および32にな
る。この構造は、好ましくは化学的機械的研磨プロセス
によって平坦化され、窒化シリコンプラグ20の上表面
を露出する。CMPによる平坦化(planarization)は、
約5%の均一性を有する表面を提供する。
ると、図4に示すように二酸化シリコンがCVDによっ
て窒化シリコンプラグ20の約1.5から2倍の厚さま
でふたたび追加され、酸化物領域30および32にな
る。この構造は、好ましくは化学的機械的研磨プロセス
によって平坦化され、窒化シリコンプラグ20の上表面
を露出する。CMPによる平坦化(planarization)は、
約5%の均一性を有する表面を提供する。
【0034】図5において、この構造は酸化物領域30
および32の特定の領域を保護するためにフォトレジス
トによって覆われる。トレンチ34および36がソース
電極およびドレイン電極それぞれに対して形成される。
バイアホール38および40がソース電極およびドレイ
ン電極のそれぞれの付加部分用に形成され、両電極がそ
れぞれの導電領域に接続され得る。この方法の一部分に
は、従来のツーマスクプロセス、ダブルレジストプロセ
ス、およびハーフトーンマスクプロセスを用いてもよ
い。トレンチおよびバイアホールを本発明では総称して
電極収容構造と呼ぶが、これらが形成された後、フォト
レジストは構造体より剥がされる。プロセスの次の工程
では、リン酸(H3PO4)溶液または、窒化シリコンプ
ラグ20を除去するが、酸化物領域30および32、シ
リコン領域10、および、ポリシリコン層18をエッチ
ングしない任意の適切なエッチャントにおいてウェット
エッチングが行われる。このようにして、ゲート電極用
のバイアホール42を備えた図5に示す構造が得られ
る。
および32の特定の領域を保護するためにフォトレジス
トによって覆われる。トレンチ34および36がソース
電極およびドレイン電極それぞれに対して形成される。
バイアホール38および40がソース電極およびドレイ
ン電極のそれぞれの付加部分用に形成され、両電極がそ
れぞれの導電領域に接続され得る。この方法の一部分に
は、従来のツーマスクプロセス、ダブルレジストプロセ
ス、およびハーフトーンマスクプロセスを用いてもよ
い。トレンチおよびバイアホールを本発明では総称して
電極収容構造と呼ぶが、これらが形成された後、フォト
レジストは構造体より剥がされる。プロセスの次の工程
では、リン酸(H3PO4)溶液または、窒化シリコンプ
ラグ20を除去するが、酸化物領域30および32、シ
リコン領域10、および、ポリシリコン層18をエッチ
ングしない任意の適切なエッチャントにおいてウェット
エッチングが行われる。このようにして、ゲート電極用
のバイアホール42を備えた図5に示す構造が得られ
る。
【0035】図6において、Ti、Ta、TaN、Ta
SiN、W、WN、WSiNまたはReなどのコンタク
ト金属層およびTiNなどのバリア金属がCVDによっ
て堆積される。これらの層を参照符号44で示す。次
に、銅などの金属材料がMOCVDまたは、他のCV
D、PVDおよびスパッタリングプロセスによって堆積
され、領域46が形成される。前述したように、アルミ
ニウムまたは高融点金属などの他の金属を使用してもよ
い。その後、金属領域46およびコンタクト金属44は
平面エッチングされる。このときエッチングは酸化物領
域30および32で停止し、図7に示すように、ソース
電極48、ゲート電極50、およびドレイン電極52が
形成される。この平面エッチングとしては、CMPプロ
セスが好ましい。この構造体は、500℃と900℃と
の間の温度で半時間アニールされ、電極と導電チャネル
と間に良好なコンタクトを形成する。ポリシリコン層1
8は、アニーリングプロセス中にシリサイド54へと変
換される。従来のポリシリコンゲートは、金属ゲート電
極50によって置き換えらる。この装置におけるゲート
長はゲート電極50の幅によって決まる。言うまでもな
く、この構造は立体で、幅とほぼ同等の深さ(図のペー
ジ方向)を有し、ゲートには、ほぼ長方形の活性領域を
形成し、トランジスタの活性領域以外の部分には他の立
体構造を形成する。
SiN、W、WN、WSiNまたはReなどのコンタク
ト金属層およびTiNなどのバリア金属がCVDによっ
て堆積される。これらの層を参照符号44で示す。次
に、銅などの金属材料がMOCVDまたは、他のCV
D、PVDおよびスパッタリングプロセスによって堆積
され、領域46が形成される。前述したように、アルミ
ニウムまたは高融点金属などの他の金属を使用してもよ
い。その後、金属領域46およびコンタクト金属44は
平面エッチングされる。このときエッチングは酸化物領
域30および32で停止し、図7に示すように、ソース
電極48、ゲート電極50、およびドレイン電極52が
形成される。この平面エッチングとしては、CMPプロ
セスが好ましい。この構造体は、500℃と900℃と
の間の温度で半時間アニールされ、電極と導電チャネル
と間に良好なコンタクトを形成する。ポリシリコン層1
8は、アニーリングプロセス中にシリサイド54へと変
換される。従来のポリシリコンゲートは、金属ゲート電
極50によって置き換えらる。この装置におけるゲート
長はゲート電極50の幅によって決まる。言うまでもな
く、この構造は立体で、幅とほぼ同等の深さ(図のペー
ジ方向)を有し、ゲートには、ほぼ長方形の活性領域を
形成し、トランジスタの活性領域以外の部分には他の立
体構造を形成する。
【0036】これまでで明らかなように、ソース電極、
ゲート電極、ドレイン電極の材料はいずれも同じもので
あり、第1段階の相互接続中に同時に形成される。ゲー
トはソース領域およびドレーン領域と自己整合する。例
として、n-チャネルMOSトランジスタを使用した
が、同じ方法がシリコンドーパントを的確に交換するこ
とによってp-チャネルトランジスタおよびCMOSI
Cの製造にも応用できることは言うまでもない。チャネ
ル領域のドーピング密度は、高い駆動電流および低い基
板バイアス効果を得るために低い。
ゲート電極、ドレイン電極の材料はいずれも同じもので
あり、第1段階の相互接続中に同時に形成される。ゲー
トはソース領域およびドレーン領域と自己整合する。例
として、n-チャネルMOSトランジスタを使用した
が、同じ方法がシリコンドーパントを的確に交換するこ
とによってp-チャネルトランジスタおよびCMOSI
Cの製造にも応用できることは言うまでもない。チャネ
ル領域のドーピング密度は、高い駆動電流および低い基
板バイアス効果を得るために低い。
【0037】以上に代わるプロセスおよび構造として、
一対のMOSトランジスタ56、58間に局所的相互接
続を形成してもよい。図8において、前に説明したよう
に同じ初期工程が行われ、基板60が適切な極性を有す
るように適切にドープされる。この場合にはp-基板と
なる基板が形成される。二酸化シリコン絶縁領域62、
64、および66が形成され、二酸化シリコン層68が
熱成長または、CVDによって堆積される。本実施態様
においては、基板に第3型ドーピング不純物(即ちリ
ン)を、50keVから180keVの所定のエネルギ
準位および1.0×1012cm-2から5.0×1013c
m-2の所定のドーズ量で注入することによって、本明細
書では第3型導電チャネルと呼ばれるn-ウェル70も
形成される。
一対のMOSトランジスタ56、58間に局所的相互接
続を形成してもよい。図8において、前に説明したよう
に同じ初期工程が行われ、基板60が適切な極性を有す
るように適切にドープされる。この場合にはp-基板と
なる基板が形成される。二酸化シリコン絶縁領域62、
64、および66が形成され、二酸化シリコン層68が
熱成長または、CVDによって堆積される。本実施態様
においては、基板に第3型ドーピング不純物(即ちリ
ン)を、50keVから180keVの所定のエネルギ
準位および1.0×1012cm-2から5.0×1013c
m-2の所定のドーズ量で注入することによって、本明細
書では第3型導電チャネルと呼ばれるn-ウェル70も
形成される。
【0038】図9において、n-チャネル72およびp-
チャネル74のゲート電極が前に示したように、即ち、
窒化シリコン置換プラグの形成によって、作製される。
LDD、およびp+とn+は従来の方法で注入される。p
-チャネルLDDは、100keV未満のエネルギおよ
び1.0×1013cm-2から5.0×1014cm-2の所
定のドーズ量でBF2によって形成され得る。p-チャネ
ルソースおよびドレイン領域はBF2イオンを10ke
Vから60keVの所定のエネルギおよび1.0×10
15cm-2から5.0×1015cm-2の所定のドーズ量に
よって注入することにより形成され得る。任意のサリサ
イド領域は、以前に説明したように形成される。ソース
領域76および82、ならびにドレイン領域80および
78が形成される。
チャネル74のゲート電極が前に示したように、即ち、
窒化シリコン置換プラグの形成によって、作製される。
LDD、およびp+とn+は従来の方法で注入される。p
-チャネルLDDは、100keV未満のエネルギおよ
び1.0×1013cm-2から5.0×1014cm-2の所
定のドーズ量でBF2によって形成され得る。p-チャネ
ルソースおよびドレイン領域はBF2イオンを10ke
Vから60keVの所定のエネルギおよび1.0×10
15cm-2から5.0×1015cm-2の所定のドーズ量に
よって注入することにより形成され得る。任意のサリサ
イド領域は、以前に説明したように形成される。ソース
領域76および82、ならびにドレイン領域80および
78が形成される。
【0039】次に、酸化物層84がCVDによって堆積
される。酸化物層84はバリア金属72および74の厚
さの約3倍の厚さであればよい。(図中では一律の縮尺
に従っていない)。酸化物層84の表面は図9に示す構
成どおりになるよう、化学的機械的研磨により平坦化さ
れる。
される。酸化物層84はバリア金属72および74の厚
さの約3倍の厚さであればよい。(図中では一律の縮尺
に従っていない)。酸化物層84の表面は図9に示す構
成どおりになるよう、化学的機械的研磨により平坦化さ
れる。
【0040】図10において、酸化層はフォトレジスト
により覆われ、図10に示す構成どおりになるようダマ
シーントレンチおよびコンタクトエッチングされる。こ
の結果、ソース76と接続するソース電極のトレンチお
よびバイアホール86、ソース領域82と接続するソー
ス電極の領域を提供するトレンチおよびバイアホール8
8、ならびに、ドレイン領域80およびドレイン領域7
8に接続する電極を提供するトレンチおよびバイアホー
ル90が形成される。更に、酸化層はエッチングで除去
され、ホール92および94を設けることでゲート電極
のための空間を提供し、この空間は図上にはないが、そ
れぞれゲート77および79に接続する相互接続エリア
をさらに含む。
により覆われ、図10に示す構成どおりになるようダマ
シーントレンチおよびコンタクトエッチングされる。こ
の結果、ソース76と接続するソース電極のトレンチお
よびバイアホール86、ソース領域82と接続するソー
ス電極の領域を提供するトレンチおよびバイアホール8
8、ならびに、ドレイン領域80およびドレイン領域7
8に接続する電極を提供するトレンチおよびバイアホー
ル90が形成される。更に、酸化層はエッチングで除去
され、ホール92および94を設けることでゲート電極
のための空間を提供し、この空間は図上にはないが、そ
れぞれゲート77および79に接続する相互接続エリア
をさらに含む。
【0041】このとき、図6を参照しながら説明したよ
うに、第2バリア金属がCVDによって堆積される。第
2バリア金属材料としてはTiN、WNまたはn+およ
びp+シリコン両方に良好なオーミック接触を提供し、
シリコンへの金属拡散を防ぐように選択されるその他の
適切な金属が用いられ得る。次に、金属がCVDまたは
スパッタリングによって構造体上に堆積されるが、その
金属としては、Cu、Mo、W、Al、又は、その他の
適切な金属が用いられ得る。そして、その構造体は酸化
物領域の深さまで化学的機械的研磨され、図11に示す
構成となる。図11に示すように、第1にnMOSTソ
ース電極96が形成され、第2にpMOSTソース電極
98が形成される。相互接続電極100はnMOSTド
レイン領域80およびpMOSTドレイン領域78に接
続する。ゲート電極102および104は、局所的相互
接続106によって結合される。
うに、第2バリア金属がCVDによって堆積される。第
2バリア金属材料としてはTiN、WNまたはn+およ
びp+シリコン両方に良好なオーミック接触を提供し、
シリコンへの金属拡散を防ぐように選択されるその他の
適切な金属が用いられ得る。次に、金属がCVDまたは
スパッタリングによって構造体上に堆積されるが、その
金属としては、Cu、Mo、W、Al、又は、その他の
適切な金属が用いられ得る。そして、その構造体は酸化
物領域の深さまで化学的機械的研磨され、図11に示す
構成となる。図11に示すように、第1にnMOSTソ
ース電極96が形成され、第2にpMOSTソース電極
98が形成される。相互接続電極100はnMOSTド
レイン領域80およびpMOSTドレイン領域78に接
続する。ゲート電極102および104は、局所的相互
接続106によって結合される。
【0042】以上のように、サブミクロン金属ゲートM
OSトランジスタおよびその改変を説明した。このよう
に形成された集積回路は高い駆動電流および低い基板バ
イアス効果の特徴を持つ。その構造は単純で、なおかつ
対費用効果の高いサブミクロン金属ゲートMOSトラン
ジスタの形成方法である。
OSトランジスタおよびその改変を説明した。このよう
に形成された集積回路は高い駆動電流および低い基板バ
イアス効果の特徴を持つ。その構造は単純で、なおかつ
対費用効果の高いサブミクロン金属ゲートMOSトラン
ジスタの形成方法である。
【0043】上記で好ましい実施態様およびその改変を
説明したが、請求項中に定義した本発明の範囲を逸脱す
ることなく上記以外の改変や変更が可能なことは言うま
でもない。
説明したが、請求項中に定義した本発明の範囲を逸脱す
ることなく上記以外の改変や変更が可能なことは言うま
でもない。
【0044】
【発明の効果】本発明によると、高い駆動電流と低い基
板バイアス効果を特徴とし、単純な構成のサブミクロン
金属ゲートMOSトランジスタを、対費用効果の高い方
法によって形成することができる。
板バイアス効果を特徴とし、単純な構成のサブミクロン
金属ゲートMOSトランジスタを、対費用効果の高い方
法によって形成することができる。
【図1】本発明によるサブミクロン金属ゲートMOSト
ランジスタの製造の一工程を示す図である。
ランジスタの製造の一工程を示す図である。
【図2】本発明によるサブミクロン金属ゲートMOSト
ランジスタの製造の一工程を示す図である。
ランジスタの製造の一工程を示す図である。
【図3】本発明によるサブミクロン金属ゲートMOSト
ランジスタの製造の一工程を示す図である。
ランジスタの製造の一工程を示す図である。
【図4】本発明によるサブミクロン金属ゲートMOSト
ランジスタの製造の一工程を示す図である。
ランジスタの製造の一工程を示す図である。
【図5】本発明によるサブミクロン金属ゲートMOSト
ランジスタの製造の一工程を示す図である。
ランジスタの製造の一工程を示す図である。
【図6】本発明によるサブミクロン金属ゲートMOSト
ランジスタの製造の一工程を示す図である。
ランジスタの製造の一工程を示す図である。
【図7】本発明に基づいて形成されたMOSICの正面
断面図である。
断面図である。
【図8】本発明によるサブミクロン金属ゲートMOSト
ランジスタの他の実施態様の製造の一工程を示す図であ
る。
ランジスタの他の実施態様の製造の一工程を示す図であ
る。
【図9】本発明によるサブミクロン金属ゲートMOSト
ランジスタの他の実施態様の製造の一工程を示す図であ
る。
ランジスタの他の実施態様の製造の一工程を示す図であ
る。
【図10】本発明によるサブミクロン金属ゲートMOS
トランジスタの他の実施態様の製造の一工程を示す図で
ある。
トランジスタの他の実施態様の製造の一工程を示す図で
ある。
【図11】本発明に基づいて形成されたMOSICの他
の実施態様の正面断面図である。
の実施態様の正面断面図である。
10、60 シリコン基板 11、56、58 MOSトランジスタ 12、14 境界 15 素子エリア 16 ゲート酸化物領域 18 ポリシリコン材料層 20 窒化シリコン層、窒化物プラグ 22、76、82 ソース領域 24 78、80ドレイン領域 25 ゲート領域 26、28 酸化物スペーサ 30、31 酸化物領域 34、36 トレンチ 38、40、42 バイアホール 44 コンタクト金属 46 金属領域 48 ソース電極 50、102、104 ゲート電極 52 ドレイン電極 54 シリサイド 62、64、66 酸化シリコン絶縁領域 68 酸化シリコン層 70 n-ウェル 72 n-チャネル、境界金属 74 p-チャネル、境界金属 78 pMOSTドレイン領域 80 nMOSTドレイン領域 84 酸化物層 86、88、90 トレンチおよびバイアホール 92、94 ホール 96 nMOSTソース電極 98 pMOSTソース電極 100 相互接続電極 106 局所的相互接続
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェン テン スー アメリカ合衆国 ワシントン 98607, カマス, エヌダブリュー トロウト コ ート 2216 (72)発明者 デビッド エバンス アメリカ合衆国 オレゴン 97007, ビ ーバートン, エスダブリュー 179ティ ーエイチ プレイス 7574 (72)発明者 ツェ ヌエン アメリカ合衆国 ワシントン 98683, バンクーバー, エスイー 171ティーエ イチ プレイス 1603
Claims (18)
- 【請求項1】 第1型の導電層を形成するようにドープ
された単結晶シリコン基板と、 該基板上に形成された活性領域と、 第2型の導電チャネルを形成するようにドープされた該
活性領域に位置するソース領域およびドレイン領域と、 該活性領域にある該ソース領域と該ドレイン領域との間
に位置する金属ゲート領域であって、該金属ゲートが1
ミクロン未満の幅を有する、金属ゲート領域と、 該ゲート領域の上方に位置するゲート酸化物領域と、 構造体の上方に位置する酸化物領域と、 個々がそれぞれの領域と接続し、コンタクト金属と電極
金属との組合せからなるソース電極、ゲート電極、およ
びドレイン電極と、 を有する、MOSトランジスタ。 - 【請求項2】 前記第1型の導電層がp-層である、請
求項1に記載のMOSトランジスタ。 - 【請求項3】 前記p-層が、約30keVから80k
eVの範囲のエネルギおよび1.0×1012cm-2から
0.1×1014cm-2のドーズ量での一回のボロンイオ
ン注入および、熱拡散によって形成される、請求項2に
記載のMOSトランジスタ。 - 【請求項4】 前記p-層が、複数のボロンイオン注入
および、熱拡散によって形成される、請求項2に記載の
MOSトランジスタ。 - 【請求項5】 前記第2型の導電層が、n+層である、
請求項1に記載のMOSトランジスタ。 - 【請求項6】 前記n+層が約80keV以下のエネル
ギおよび約1.0×1015cm-2から5.0×1015c
m-2のドーズ量での砒素イオン注入によって形成され
る、請求項4に記載のMOSトランジスタ。 - 【請求項7】 前記コンタクト金属がTiN、Ta、T
aN、TaSiN、W、WN、WSiNおよびReから
なる群から選択される、請求項1に記載のMOSトラン
ジスタ。 - 【請求項8】 前記電極金属がCu、Alおよび高融点
金属からなる金属の群から選択される、請求項1に記載
のMOSトランジスタ。 - 【請求項9】 前記ゲート電極と前記ゲート酸化物層と
の間にのシリサイド層を有する、請求項1に記載のMO
Sトランジスタ。 - 【請求項10】 第2のMOSトランジスタが、前記第
1のMOSトランジスタに隣接して形成され、該第1お
よび第2のMOSトランジスタの前記ゲート電極が相互
接続され、該第1のMOSトランジスタの前記ドレイン
電極が、該第2のMOSトランジスタのドレイン電極と
相互接続される、請求項1に記載のMOSトランジス
タ。 - 【請求項11】 前記第2のMOSトランジスタが、n
-ウェル上に形成される、請求項10に記載のMOSト
ランジスタ。 - 【請求項12】 単結晶シリコン基板上にMOSトラン
ジスタを形成する方法であって、 該基板にシリコン素子エリアを形成する工程と、 該シリコン素子エリアに第1型のドーピング不純物を注
入し、ゲート領域として使用する第1型の導電チャネル
を形成する第1の導電層形成工程と、 該素子エリアの各側面に絶縁領域境界を形成する工程
と、 該基板上の該絶縁領域境界の中に酸化シリコン層を堆積
する工程と、 該酸化シリコン層の上方に約10nmから50nmの範
囲の所定の厚さのポリシリコン層を堆積する工程、 該ポリシリコン層の上方に約300nmから700nm
の所定の厚さまで窒化シリコン層を堆積する工程と、 該窒化シリコン層、該ポリシリコン層、および該酸化シ
リコン層をエッチングし、窒化シリコンプラグ、ポリシ
リコン領域、および酸化シリコンを含むスタック層を該
ゲート領域の上方に形成する工程と、 酸化シリコン層を該基板、該絶縁領域境界、および該ス
タック層の上方に約50nmから200nmの間の所定
の厚さまで堆積する工程と、 該酸化シリコン層をエッチングし、該スタック層の側壁
あたりに、スペーサを形成する工程と、 第2型のイオンを該基板内に注入し、ソース領域および
ドレイン領域として使用する、第2型の導電層を形成す
る第2の導電層形成工程と、 酸化シリコン層を該絶縁領域境界、該第2型の導電層、
および該スタック層の上方に、該スタック層の約1.5
から2.0倍の間の所定の厚さに堆積する工程と、 該スタック層の上部の深さまで、構造体を平坦化する工
程と、 ソース電極およびドレイン電極に対して電極収容構造を
形成する工程と、 該構造を選択的にエッチングし、該窒化シリコンプラグ
を取り除き、それによってゲート電極用の電極収容構造
を形成する工程と、 コンタクト金属層を堆積する工程と、 電極金属層を堆積する工程と、 1ミクロン未満の大きさの金属ゲート部を形成する工程
と、 該構造体を平坦化エッチングする工程と、 該構造体を500℃から900℃の範囲の所定の温度で
30分間アニールする工程と、を包含する、単結晶シリ
コン基板上にMOSトランジスタを形成する方法。 - 【請求項13】 前記第1の導電層形成工程が、約30
keVから50keVの範囲の所定のエネルギ準位およ
び約1.0×1012cm-2から5.0×10 14cm-2の
範囲の所定のドーズ量でボロンイオンを注入してp-ウ
ェルを形成する工程を含む、請求項12に記載の方法。 - 【請求項14】 前記第2の導電層形成工程が、約10
keVから80keVの範囲の所定のエネルギ準位およ
び約1.0×1015cm-2から5.0×10 15cm-2の
範囲の所定のドーズ量で砒素イオンの注入しn+層を形
成する工程を含む、請求項12に記載の方法。 - 【請求項15】 前記コンタクト金属層の堆積工程が、
TiN、Ta、TaN、TaSiN、W、WN、WSi
N、およびReからなる群から選択される金属層の堆積
を含む、請求項12に記載の方法。 - 【請求項16】 前記電極金属層の堆積工程が、Cu、
Al、および高融点金属からなる金属群から選択される
金属層の堆積を含む、請求項12に記載の方法。 - 【請求項17】 第3型の導電層を、前記第1の活性領
域に隣接するように、前記基板内に形成する工程、およ
びその上に第2のMOSトランジスタを形成する工程を
更に含む、請求項12に記載の方法。 - 【請求項18】 前記第1および第2のMOSトランジ
スタの前記ゲート電極を相互接続し、該第1のMOSト
ランジスタの前記ドレイン電極を該第2のMOSトラン
ジスタの前記ドレイン電極に相互接続する工程を含む、
請求項17に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/004.991 | 1998-01-09 | ||
US09/004,991 US6274421B1 (en) | 1998-01-09 | 1998-01-09 | Method of making metal gate sub-micron MOS transistor |
Publications (1)
Publication Number | Publication Date |
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