KR100927398B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 식각 정지막 및 희생막을 순차적으로 형성하는 단계; 상기 희생막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 희생막을 식각하여 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 및 상기 스페이서를 식각 베리어로 상기 식각 정지막 및 상기 피식각층을 순차적으로 식각하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 한번의 포토리소그라피 공정 수행으로도 더블 패터닝 기술과 같은 정도의 미세 패턴을 구현할 수 있어 패턴의 선폭 균일성 확보 및 비용 절감이 가능하다.
미세 패턴, 더블 패터닝, 포토리소그라피 공정, 오버레이, 희생막, 스페이서

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도.
도2a 내지 도2f는 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도.
도3a 내지 도3c는 본 발명의 제2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 피식각층 21 : 하드마스크
22 : 식각 정지막 23 : 희생막
24 : 포토레지스트 패턴 25 : 스페이서
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 패턴의 미세화는 필수적으로 요구되고 있으나, 현재까지 개발된 노광 장비의 해상도(resolution) 한계로 인하여 40nm 이하의 미세 패턴을 갖는 소자를 구현하는 것은 어려운 실정이다.
이러한 문제를 해결하기 위하여 최근 2번의 포토리소그라피(photolithography) 공정을 이용하여 미세 패턴을 형성하는 더블 패터닝(double patterning) 기술이 제안되었다. 이하, 도1a 내지 도1d를 참조하여 더블 패터닝 기술을 좀더 상세히 설명하기로 한다.
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도이다.
도1a에 도시된 바와 같이, 피식각층(10) 상에 제1 하드마스크(11) 및 제2 하드마스크(12)를 순차적으로 형성한다.
이어서, 제2 하드마스크(12) 상에 제1 포토레지스트를 도포하고, 노광 및 현상 공정으로 제1 포토레지스트를 패터닝하여 제1 포토레지스트 패턴(13)을 형성한다. 여기서, 제1 포토레지스트 패턴(13)은 노광 한계 수준의 선폭을 가질 수 있다.
도1b에 도시된 바와 같이, 제1 포토레지스트 패턴(13)을 식각 베리어로 제2 하드마스크(12)를 식각하여 제2 하드마스크 패턴(12a)을 형성한다. 여기서, 제1 포토레지스트 패턴(13)은 제2 하드마스크 패턴(12a) 형성 과정에서 제거되거나, 또는 후속 공정으로 별도로 제거될 수 있다.
도1c에 도시된 바와 같이, 제2 하드마스크 패턴(12a)이 형성된 결과물의 전체 구조 상에 제2 포토레지스트를 도포하고, 노광 및 현상 공정으로 제2 포토레지스트를 패터닝하여 제2 포토레지스트 패턴(14)을 형성한다. 제2 포토레지스트 패턴(14)도 노광 한계 수준의 선폭을 가질 수 있다.
도1d에 도시된 바와 같이, 제2 하드마스크 패턴(12a) 및 제2 포토레지스트 패턴(14)을 식각 베리어로 제1 하드마스크(11)를 식각하여 제1 하드마스크 패턴(11a)을 형성한다. 여기서, 제2 하드마스크 패턴(12a) 및 제2 포토레지스트 패턴(14)은 제1 하드마스크 패턴(11a) 형성 과정에서 제거되거나, 또는 후속 공정으로 별도로 제거될 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 제1 하드마스크 패턴(11a)을 식각 베리어로 피식각층(10)을 식각하여 피식각층(10) 패턴을 형성한다.
이와 같이, 2번의 포토리소그라피 공정을 이용하여 피식각층 패턴을 형성하기 때문에, 노광 장비의 한계에도 불구하고 미세 선폭을 갖는 피식각층 패턴을 형성할 수 있다.
그러나, 이러한 더블 패터닝 기술은 다음과 같은 문제점을 갖는다.
피식각층 패턴의 선폭 균일성(uniformity)을 확보하기 위해서는 제1 포토레지스트 패턴(13)과 제2 포토레지스트 패턴(14)의 오버레이 정확도(overlay accuracy)가 확보되어야 한다. 이는 다시 말하면, 제2 포토레지스트 패턴(14)이 제1 포토레지스트 패턴(13) 사이의 스페이스(space)를 거의 동일 부분으로 양분하는 위치에 형성되어야 함을 의미한다. 그러나, 현재의 노광 장비로는 이들 위치를 정확히 제어하기가 어려운 문제점이 있다.
또한, 두번의 포토리소그라피 공정을 수행하는 것은 비용 증가의 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 한번의 포토리소그라피 공정 수행으로도 더블 패터닝 기술과 같은 정도의 미세 패턴을 구현할 수 있어 패턴의 선폭 균일성 확보 및 비용 절감이 가능한 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 식각 정지막 및 희생막을 순차적으로 형성하는 단계; 상기 희생막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 희생막을 식각하여 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 및 상기 스페이서를 식각 베리어로 상기 식각 정지막 및 상기 피식각층을 순차적으로 식각하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 또다른 반도체 소자의 미세 패 턴 형성 방법은, 피식각층 상에 식각 정지막 및 희생막을 순차적으로 형성하는 단계; 상기 희생막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 희생막을 식각하여 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 양측벽에 스페이서를 형성하는 단계; 결과물의 전면에 상기 스페이서 형성시 발생하는 상기 식각 정지막의 손실 정도와 같은 두께를 갖고 상기 식각 정지막과 동일한 물질로 이루어진 제1 물질막을 형성하는 단계; 상기 제1 물질막 상에 상기 희생막 패턴을 덮는 두께를 갖고 상기 희생막 패턴과 동일한 물질로 이루어진 제2 물질막을 형성하는 단계; 상기 희생막 패턴이 드러날 때까지 평탄화 공정을 수행하는 단계; 상기 희생막 패턴 및 상기 제2 물질막을 제거하는 단계; 및 상기 스페이서를 식각 베리어로 상기 식각 정지막 및 상기 피식각층을 순차적으로 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2f는 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도이다.
도2a에 도시된 바와 같이, 피식각층(20) 상에 하드마스크(21)를 형성한다. 이때, 하드마스크(21)는 후속 피식각층(20) 식각시 식각 베리어로 작용하는 것으로서, 필요에 따라 생략될 수도 있다.
이어서, 하드마스크(21) 상에 식각 정지막(22)을 형성한다. 식각 정지막(22)은 질화막 또는 SiON막으로 이루어지는 것이 바람직하다. 이때, 식각 정지막(22)은 후속 희생막 형성을 위한 식각시 및/또는 후속 스페이서 형성을 위한 식각시 식각 정지를 위한 것이다. 아울러, 후속 하드마스크(21)의 식각시 식각 베리어로 작용한다.
이어서, 식각 정지막(22) 상에 희생막(23)을 형성한다. 이때, 희생막(23)은 하부 레이어(본 명세서에서는 식각 정지막(22))의 식각시 식각 마진을 확보할 수 있는 정도의 두께를 갖도록 형성되어야 하며, 바람직하게는 500~2000Å 정도의 두께를 갖도록 형성된다. 또한, 희생막(23)은 후속 공정에 의하여 제거되어야 하기 때문에 습식 또는 건식 스트립(strip) 방식에 의해서 쉽게 제거될 수 있는 물질로 이루어지는 것이 바람직하다. 좀더 상세하게는, 희생막(23)으로 습식 스트립 방식에 의해 쉽게 제거되는 TEOS막, HARP막, SOD막 또는 SOG막을 이용하거나, 또는, 건식 스트립 방식에 의해 쉽게 제거되는 폴리실리콘막 또는 비정질 탄소막을 이용하는 것이 바람직하다.
이어서, 희생막(23) 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 수행하여 포토레지스트 패턴(24)을 형성한다. 이때, 포토레지스트 패턴(24)의 라인/스페이스 비는 1:2.5 ~ 1:3.5 정도가 되는 것이 바람직하다. 본 명세서에서는 도시되지 않았으나, 포토레지스트 패턴(24)의 하부에는 반사방지막(미도시됨)이 개재될 수도 있다.
도2b에 도시된 바와 같이, 포토레지스트 패턴(24)을 식각 베리어로 희생 막(23)을 식각하여 희생막 패턴(23a)을 형성한다. 이때, 본 명세서에서는 도시되지 않았으나, 포토레지스트 패턴(24)과 희생막(23) 사이에 소정 하드마스크를 개재시켜 희생막(23)의 식각을 수행할 수도 있다. 이는, 포토레지스트 패턴(24)을 식각 베리어로 하는 희생막(23)의 식각시 발생할 수 있는 희생막 패턴(23a)의 변형(deformation) 등 패턴 불량을 방지하기 위함이다.
도2c에 도시된 바와 같이, 포토레지스트 패턴(24)을 제거한 후, 희생막 패턴(23a)을 포함하는 결과물의 전면에 스페이서용 물질막을 증착하고 이 스페이서용 물질막에 대해 스페이서 식각(spacer etch)을 수행하여 희생막 패턴(23a)의 양측벽에 스페이서(25)를 형성한다.
이때, 스페이서(25)는 후속 피식각층 패턴 형성을 위한 식각시 식각 베리어로 작용하기 때문에, 피식각층 패턴의 선폭을 균일하게 하기 위해서는 스페이서(25)의 측면이 수직 프로파일(vertical profile)에 가깝고 스페이서(25)의 폭이 일정하게 형성되는 것이 바람직하다. 따라서, 스페이서용 물질막으로는 스텝 커버리지(step coverage)가 상대적으로 높은, 예를 들어, 스텝 커버리지가 0.9 이상인 물질을 이용하여야 한다. 또한, 스페이서용 물질막의 증착은 스텝 커버리지 특성이 상대적으로 우수한 방식, 예를 들어, ALD(Atomic Layer Deposition) 방식으로 수행되는 것이 바람직하다.
또한, 스페이서 식각 공정은 하부의 식각 정지막(22)에 대한 어택(attack)을 최소화하기 위하여 식각 정지막(22)에 대한 식각 선택비가 높은 식각 가스를 이용하여 수행된다.
도2d에 도시된 바와 같이, 습식 또는 건식 스트립 방식으로 희생막 패턴(23a)을 제거한다. 특히, 희생막 패턴(23a)의 제거는 하부의 식각 정지막(22)에 대한 식각 선택비가 높은 조건으로 수행되는 것이 바람직하다. 예를 들어, 희생막 패턴(23a)이 TEOS막, HARP막, SOD막 또는 SOG막으로 이루어지고 식각 정지막(22)이 질화막으로 이루어진 경우, HF 또는 BOE 케미컬을 이용한 습식 스트립 방식으로 희생막 패턴(23a)을 제거할 수 있다. 또는, 희생막 패턴(23a)이 비정질 탄소막으로 이루어진 경우는 N2/O2 가스를 이용한 건식 스트립 방식으로 희생막 패턴(23a)을 제거하거나, 희생막 패턴(23a)이 폴리실리콘막으로 이루어진 경우에는 HBr 가스를 이용한 건식 스트립 방식으로 희생막 패턴(23a)을 제거할 수 있다.
도2e에 도시된 바와 같이, 스페이서(25)를 식각 베리어로 식각 정지막(22)을 식각하여 식각 정지막 패턴(22a)을 형성한다.
도2f에 도시된 바와 같이, 적어도 식각 정지막 패턴(22a)을 식각 베리어로 하드마스크(21)를 식각하여 하드마스크 패턴(21a)을 형성한다.
이어서, 본 명세서에서는 도시되지 않았으나, 적어도 하드마스크 패턴(21a)을 식각 베리어로 피식각층(20)을 식각하여 미세 선폭을 갖는 피식각층(20) 패턴을 형성할 수 있다.
이와 같이, 희생막 패턴(23a)의 양측벽에 자기정렬된(self-ligned) 스페이서(25)를 이용하여 피식각층(20) 패턴을 형성할 수 있기 때문에, 한번의 포토리소그라피 공정으로 미세 선폭을 갖는 피식각층(20) 패턴 형성이 가능하여 종래의 더 블 패터닝 기술에서 발생하는 오버레이의 문제 및 비용 증가의 문제가 발생하지 않는다.
도3a 내지 도3c는 본 발명의 제2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도이다. 특히, 본 도면의 공정은 전술한 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 더욱 개선한 것으로서, 도2c의 공정과 도2e의 공정 사이에 수행되는 공정에 관한 것이다. 이하, 도2와 동일 또는 유사한 부분은 동일한 도면 부호를 사용하기로 한다.
전술한 도2c를 참조하면, 희생막 패턴(23a)의 양측벽에 스페이서(25)가 형성된다. 이때, 스페이서(25) 형성을 위한 스페이서 식각시 식각 정지막(22)에 대한 어택을 최소화하기 위하여 식각 정지막(22)에 대한 식각 선택비가 높은 식각 가스를 이용함은 이미 설명하였다. 그러나, 실질적으로 이러한 조건에서 스페이서 식각을 수행하더라도 식각 정지막(22)의 손실(loss)이 소정 정도 발생한다(도2c의 "A" 참조). 따라서, 전술한 도2d를 참조하면, 희생막 패턴(23a)의 제거시 희생막 패턴(23a)이 있던 부분(B)과 스페이서 식각으로 손실된 부분(A) 사이의 식각 정지막(22)에 단차가 발생한다. 이러한 식각 정지막(22)에 발생한 단차는 후속 식각 정지막(22) 식각으로 형성되는 식각 정지막 패턴(22a)의 선폭을 일정하게 조절하는 것을 어렵게 하고, 결과적으로 피식각층(20) 패턴의 선폭 균일성 확보에 악영향을 준다. 따라서, 도2c의 공정 이후 도2e의 공정을 수행하기 전에 다음의 도3a 내지 도3c의 공정을 추가적으로 수행하는 것이 바람직하다.
도3a에 도시된 바와 같이, 스페이서 식각으로 손실이 발생한 식각 정지 막(22)을 포함하는 결과물의 전면에 식각 정지막(22)이 손실된 두께만큼 식각 정지막(22)과 동일한 물질(예를 들어, 질화막)로 이루어진 제1 물질막(31)을 형성한다.
이어서, 제1 물질막(31) 상에 희생막 패턴(23a) 및 스페이서(25)를 충분히 덮는 두께(예를 들어, 500~2000Å)로 희생막 패턴(23a)과 동일한 물질로 이루어진 제2 물질막(32)을 형성한다.
도3b에 도시된 바와 같이, 희생막 패턴(23a)이 드러날 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 수행한다.
도3c에 도시된 바와 같이, 드러난 희생막 패턴(23a)을 제거한다. 이때, 희생막 패턴(23a)의 제거 공정은 전술한 도2d와 동일한 방식으로 수행될 수 있다. 희생막 패턴(23a)의 제거시 희생막 패턴(23a)과 동일 물질로 이루어진 제2 물질막(32)도 함께 제거된다.
이후의 후속 공정은 도2e 및 도2f에서 설명한 바와 같다.
이와 같이, 도3a 내지 도3c의 공정을 통하여 제1 물질막(31)에 의해 식각 정지막(22)의 손실이 보상되며 그 후 희생막 패턴(23a)과 제2 물질막(32)이 동시에 제거되기 때문에, 식각 정지막(22)에 단차가 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 한번의 포토리소그라피 공정 수행으로도 더블 패터닝 기술과 같은 정도의 미세 패턴을 구현할 수 있어 패턴의 선폭 균일성 확보 및 비용 절감이 가능하다.

Claims (18)

  1. 삭제
  2. 피식각층 상에 식각 정지막 및 희생막을 순차적으로 형성하는 단계;
    상기 희생막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 베리어로 상기 희생막을 식각하여 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 결과물의 전면에 상기 스페이서 형성시 발생하는 상기 식각 정지막의 손실 정도와 같은 두께를 갖고 상기 식각 정지막과 동일한 물질로 이루어진 제1 물질막을 형성하는 단계;
    상기 제1 물질막 상에 상기 희생막 패턴을 덮는 두께를 갖고 상기 희생막 패턴과 동일한 물질로 이루어진 제2 물질막을 형성하는 단계;
    상기 희생막 패턴이 드러날 때까지 평탄화 공정을 수행하는 단계;
    상기 희생막 패턴 및 상기 제2 물질막을 제거하는 단계; 및
    상기 스페이서를 식각 베리어로 상기 식각 정지막 및 상기 피식각층을 순차적으로 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 피식각층과 상기 식각 정지막 사이에는 하드마스크가 개재되는
    반도체 소자의 미세 패턴 형성 방법.
  4. 제2항에 있어서,
    상기 식각 정지막은 질화막 또는 SiON막으로 이루어지는
    반도체 소자의 미세 패턴 형성 방법.
  5. 제2항에 있어서,
    상기 희생막은 500~2000Å 정도의 두께를 갖는
    반도체 소자의 미세 패턴 형성 방법.
  6. 제2항에 있어서,
    상기 포토레지스트 패턴은 1:2.5 ~ 1:3.5의 라인:스페이스 비를 갖는
    반도체 소자의 미세 패턴 형성 방법.
  7. 제2항에 있어서,
    상기 포토레지스트 패턴과 상기 희생막 사이에는 하드마스크가 개재되는
    반도체 소자의 미세 패턴 형성 방법.
  8. 제2항에 있어서,
    상기 스페이서 형성 단계는,
    상기 희생막 패턴이 형성된 결과물의 전면에 스페이서용 물질막을 증착하는 단계; 및
    상기 스페이서용 물질막을 스페이서 식각하는 단계를 포함하는
    반도체 소자의 미세 패턴 형성 방법.
  9. 제8항에 있어서,
    상기 스페이서용 물질막은 스텝 커버리지가 0.9 이상인 물질로 이루어지는
    반도체 소자의 미세 패턴 형성 방법.
  10. 제8항에 있어서,
    상기 스페이서용 물질막 증착 단계는,
    ALD 방식으로 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  11. 제8항에 있어서,
    상기 스페이서 식각은 상기 스페이서용 물질막과 상기 식각 정지막 사이의 식각 선택비가 높은 가스를 이용하여 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  12. 제2항에 있어서,
    상기 희생막 패턴은 TEOS막, HARP막, SOD막 또는 SOG막으로 이루어지는
    반도체 소자의 미세 패턴 형성 방법.
  13. 제12항에 있어서,
    상기 희생막 패턴의 제거는,
    상기 희생막 패턴과 상기 식각 정지막 사이의 식각 선택비가 높은 조건에서 습식 스트립으로 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  14. 제13항에 있어서,
    상기 습식 스트립은 HF 또는 BOE 케미컬을 이용하여 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  15. 제2항에 있어서,
    상기 희생막 패턴은 폴리실리콘막 또는 비정질 탄소막으로 이루어지는
    반도체 소자의 미세 패턴 형성 방법.
  16. 제15항에 있어서,
    상기 희생막 패턴의 제거는,
    상기 희생막 패턴과 상기 식각 정지막 사이의 식각 선택비가 높은 조건에서 건식 스트립으로 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  17. 제16항에 있어서,
    상기 건식 스트립은 N2/O2 가스 또는 HBr 가스를 이용하여 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  18. 제2항에 있어서,
    상기 평탄화 공정은 CMP 공정인
    반도체 소자의 미세 패턴 형성 방법.
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