CN112017950A - 一种多重图形化的方法 - Google Patents
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Abstract
本申请涉及半导体结构的制造方法多重图形化方法，本申请中在多重图形化方法的侧墙结构制程工艺中，在进行刻蚀侧墙层后形成了一层保护层以对下面的掩模层进行保护，从而避免后续的刻蚀工序对掩模层产生不期望的损失而导致的尺寸偏移现象。
Description
技术领域
本申请涉及半导体器件的制造方法，特别是一种多重图形化的方法。
背景技术
在半导体制造工艺中，光刻(photolithography)是常用的一种图形化方法。然而光刻工艺会限制所形成的图形的最小节距(pitch)，因而也限制了集成电路向更小尺寸、更高密度方向的发展。
多重图形化技术，包括双重图形化(Double Patterning Technology，DPT)、四重图形化(Quadrable Patterning Technology)等，都是一种能够使光刻工艺克服光刻分辨率极限的方法。例如，双重图形化主要包含两种传统的方法：微影-刻蚀-微影-刻蚀(Litho-Etch-Litho-Etch，LELE)和自对准双重图形化(Self-aligned Double Patterning,SADP)。
然而，现有技术形成的双重图形容易发生变形，特别是侧墙两侧的形状深度不同，影响后续刻蚀目标层形成的刻蚀图形的准确性。
发明内容
本申请的目的是通过以下技术方案实现的：
根据一个或多个实施例，本申请公开了一种半导体结构的制造方法，包括：
提供半导体衬底，半导体衬底上有第一硬掩模层；
形成芯轴图案以及上方的第二硬掩模层；
形成芯轴两侧的侧墙；
在相邻两个芯轴的侧墙之间填充保护层；
将所述第二硬掩模层去除。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-图1g是本申请实施方式的双重图形化的制造方法中形成侧墙结构的示意图。
具体实施方式
下文将参照附图更完全地描述本申请，在附图中显示本申请的实施例。然而，本申请不局限于在这里阐述的实施例。相反地，提供这些实施例以便彻底地并完全地说明，并完全地将本申请的范围传达给本领域的技术人员。在附图中，为了清楚起见可能夸大了层和区域的厚度。全文中相同的数字标识相同的元件。如这里所使用的，术语“和/或”包括相关所列项目的一个或多个的任何和所有组合。
这里所使用的术语仅仅是为了详细的描述实施例而不是想要限制本申请。如这里所使用的，除非本文清楚地指出外，否则单数形式“一”、“该”和“所述”等也包括复数形式。还应当理解的是说明书中使用的术语“包括”说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他的特征、整体、步骤、操作、元件、部件、和/或其组合的存在或者增加。
应该理解当将一元件例如层、区域或者衬底称为“在另一个元件上”或者延伸“到另一个元件之上”时，可以是直接在另一个元件上或者直接延伸到另一个元件之上或者存在中间元件。相反地，当将一元件称为“直接在另一个元件上”或者“直接延伸到另一个元件之上”，则就不存在中间元件。也应当理解的是当将一种元件称为“连接”或者“耦合”至另一个元件时，可以是直接地连接或者耦合到另一个元件或者存在中间元件。相反地，当将一种元件称为“直接连接”或者“直接耦合”至另一个元件时，就不存在中间元件。
应该理解，尽管这里可以使用术语第一、第二等等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不受这些术语的限制。这些术语仅仅用于将一个元件、组件、区域、层或者部分与另一个元件、组件、区域、层或者部分区分开。因而，在不脱离本申请精神的情况下，可以将下文论述的第一元件、组件、区域、层或者部分称作第二元件、组件、区域、层或者部分。
而且，相对术语，例如“下面”或者“底部”和“上面”或者“顶端”在这里用于描述如附图中展示的一个元件与另一个元件的关系。应该理解相对术语除了包括附图中所述的方向外还包括器件的不同方向。例如，如果翻转图中的器件，则被描述为在另一元件的下边的元件变为在另一个元件的上边。因此示范性术语“下面”根据图的具体方向包括“下面”和“上面”两个方向。同样地，如果翻转一个图中的装置，描述为“在其他的元件下面”或者“在其他的元件之下”的元件定向为在其它元件上方。因此，示范性术语“在下面”或者“在...之下”包括上面和下面两个方向。
这里参照示意性说明本申请的理想化实施例的横截面图(和/或平面图)来描述本申请的实施例。同样地，可以预计会存在因例如制造工艺和/或容差而导致的与示意图形状的偏离。因而，不将本申请的实施例认为是对这里说明的区域的具体形状的限制，而是包括由例如制造导致的形状的偏差。例如，说明为或者描述为矩形的蚀刻区域典型地具有圆的或者曲线特征。因而，图中说明的区域本质上是示意性的，它们的形状不表示装置区域的精确的形状也不限制本申请的范围。
除非另有限定，这里使用的全部术语(包括技术和科学名词)与本申请所属领域的普通技术人员通常所理解的具有同样的意义。还应当理解的是术语，例如在常用词典中定义的术语应当被解释为与相关技术的文献中的意义相协调，除非这里清楚地限定外，不解释为理想化或者过分形式意义。本领域的技术人员应当理解，对邻近另一部件配置的结构或功能部件的引用可能具有重叠或者在另一部件之下的部分。
本申请公开了一种半导体结构的制造方法，可以适用于双重图形化制造方法、四重图形化制造方法等任何适宜的多重图形化制造方法，并且也不局限于多重图形化制造方法，只要其中形成和利用了侧墙，即可适用于本申请所公开的制造方法。以下的实施例以双重图形化制造方法中的侧墙结构形成方法为例，但如前所述，本申请并不限制于此，本申请实施方式的之一，具体的侧墙结构制程工艺如下：
如图1a所示，本申请实施方式中的示例，可以先提供一种半导体衬底100，半导体衬底100例如可以有第一掩模层200。半导体衬底100可以为任何适宜的衬底，例如普通的Si、SiGe等衬底，含有MOS(Metal Oxide Semiconductor)晶体管的电路元件的半导体衬底，半导体基底上例如形成有栅极、源/漏极、位线等功能部件(未图示)。同时，为体现本申请所要提供的优点，本实施方式中可以特别将第一硬掩模层200的材料选取为与第二硬掩模层材料相一致的材料，具体的，可以采用常用的掩模材料例如氮氧化硅(SiON)。
随后，可以在该第一硬掩模层200表面提供牺牲层300，所述牺牲层可以用于形成芯轴，该芯轴(Mandrel)可以用于发挥支撑沉积侧墙层的作用，通常的，该牺牲层例如可以选择旋涂碳(Spin-on Carbon，SOC)等材料。随后，可以在牺牲层300的表面提供第二硬掩模层400。如前所述，基于本申请所要提供的优点，本实施方式中的第二硬掩模层400特别采用的是与第一硬掩模层200完全相同的材料，具体的，可以采用常用的掩模材料例如氮氧化硅(SiON)。
如图1b所示，随后，可以通过对第二硬掩模层400进行图形化处理，以去除部分第二硬掩模层400，从而将牺牲层300的表面暴露出来，牺牲层300暴露的表面的位置与准备形成芯轴的位置对应。
如图1c所示，随后，可以刻蚀牺牲层300，以形成芯轴500图案以及覆盖芯轴上方的第二硬掩模层400。
如图1d所示，随后，可以在所述芯轴500的侧壁表面、剩余的第二硬掩模层400顶部以及所述第一硬掩模层200上形成侧墙层600。侧墙层600的形成可以采用现有的原子层沉积工艺(ALD)。
如图1e所示，随后，可以刻蚀侧墙层600以形成侧墙700，并暴露出所述第一硬掩模层200和所述第二硬掩模层400的表面。基于通常的侧墙层刻蚀方法，本实施方式中可以采用各向异性的干法刻蚀工艺对侧墙层600进行刻蚀，其中异向性刻蚀主要指对侧墙层600沿竖直方向进行刻蚀而不进行水平方向的刻蚀，从而，能够形成间隔竖直独立的位于芯轴500两侧的侧墙700，并暴露出第一硬掩模层200和第二硬掩模层400的表面。
如图1f，随后，可以在相邻的两个芯轴500的侧墙700之间填充保护层800，具体可以是，在暴露的第一硬掩模层200的表面形成保护层800。本申请的实施方式，可以通过形成保护层800，有效对第一硬掩模层200形成保护，从而避免了后续去除第二硬掩模层400时，由于第一硬掩模层200与第二硬掩模层400的刻蚀选择比低而造成的实施对第二硬掩模层400刻蚀时，对第一硬掩模层200产生的不期望的刻蚀，进而产生第一硬掩模层200的不期望的损失，而这种不期望的损失，将会使得第一硬掩模层200在该处的高度与侧墙700另一侧的高度出现差别，进而在使第一硬掩模层200形成目标图形时发生尺寸偏移现象(PitchWalking)，最终导致半导体器件的性能不良甚至失效。在本实施方式中，该保护层800选择与刻蚀阻挡层400刻蚀选择比尽量高的材料，例如，光刻胶(Photoresist，PR)和/或旋涂碳(Spin-on Carbon)等材料，从而能够在去除第二硬掩模层400时不会被不期望的刻蚀，以发挥对第一硬掩模层200最大的保护作用。同时，基于节省工艺、提高产率的考虑，本申请中的保护层800还尽量选取与牺牲层(芯轴)相同、或者与牺牲层(芯轴)刻蚀选择比尽量低的材料，例如旋涂碳(Spin-on Carbon)，从而便于在后续去除芯轴500的同时也能把保护层800一起去除。
如图1g所示，随后，可以刻蚀去除剩余的第二硬掩模层400，以将待去除的芯轴500的表面暴露出来。本申请实施方式中第二硬掩模层400的刻蚀去除，例如可以采用常见的干法刻蚀工艺。当然，在替换的实施方式中，第二硬掩模层400的刻蚀去除也可以采用湿法刻蚀，如果采用湿法刻蚀，则随后由光刻胶(Photoresist，PR)和/或旋涂碳(Spin-on Carbon)等材料形成的保护层800，则可以方便地在相同设备中的灰化室(Asher Chamber)被去除。
随后，可以去除芯轴500和保护层800。芯轴500和保护层800的去除，可以通过两个制程分别去除，也可以利用芯轴500和保护层800采用了相同或者刻蚀选择比低的材料而将其一同去除，而考虑节省时间和成本的考虑，优选将其一同去除。去除芯轴500和保护层800后，最后得到了如图1g所示的表面形成有侧墙700结构的第一硬掩模层200，并且第一硬掩模层200的表面具有基本一致的高度，从而不会使得后续的目标图形产生尺寸偏移(PitchWalking)。
除了上述实施方式，本申请的制造方法也同样适用于四重图形化等其他多重图形化方法以解决在制造侧墙结构的工艺制程中容易发生的尺寸偏移等技术问题。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (13)
1.一种半导体结构的制造方法，包括：
提供半导体衬底，半导体衬底上有第一硬掩模层；
形成芯轴图案以及上方的第二硬掩模层；
形成芯轴两侧的侧墙；
在相邻两个芯轴的侧墙之间填充保护层；
将所述第二硬掩模层去除。
2.根据权利要求1所述的制造方法，其特征在于：
还包括，去除所述芯轴。
3.根据权利要求1所述的制造方法，其特征在于：
还包括，去除所述保护层。
4.根据权利要求3所述的制造方法，其特征在于：
所述去除保护层，是在去除所述芯轴时被一同去除的。
5.根据权利要求1-4任意一项所述的制造方法，其特征在于：
所述形成芯轴图案以及上方的第二硬掩模层，具体是，
在所述第一硬掩模层上提供牺牲层；
在所述牺牲层表面提供第二硬掩模层；
图形化所述第二硬掩模层以暴露出所述牺牲层；
刻蚀所述牺牲层以形成芯轴图案以及上方的第二硬掩模层。
6.根据权利要求1-4任意一项所述的制造方法，其特征在于：
所述形成芯轴两侧的侧墙，具体是，
在所述芯轴侧壁表面、以及上方的第二硬掩模层表面形成侧墙层；
刻蚀侧墙层以形成芯轴两侧的侧墙，并暴露出所述第一硬掩模层和所述第二硬掩模层的表面。
7.根据权利要求1-4任意一项所述的制造方法，其特征在于：
所述在相邻两个芯轴的侧墙之间填充保护层，具体是，
在所述第一硬掩模层的表面形成保护层。
8.根据权利要求1-4任意一项所述的制造方法，其特征在于：
所述保护层采用与所述第二硬掩模层的刻蚀选择比高的材料。
9.根据权利要求1-4任意一项所述的制造方法，其特征在于：
所述保护层采用与所述芯轴相同或刻蚀选择比低的材料。
10.根据权利要求1-4任意一项所述的制造方法，其特征在于：
将所述第二硬掩模层去除，是采用干法刻蚀或湿法刻蚀。
11.根据权利要求1-4任意一项所述的制造方法，其特征在于：
所述第一硬掩模层和第二硬掩模层的材料相同，进一步的，所述材料包含氮氧化硅。
12.根据权利要求1-4任意一项所述的制造方法，其特征在于：
所述芯轴包含旋涂碳材料。
13.根据权利要求1-4任意一项所述的制造方法，其特征在于：
所述保护层包含光刻胶和/或旋涂碳材料。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20201201 |