JP5064687B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は半導体素子の製造方法に関し、素子分離膜形成時に発生する段差を利用して第１の整列キーを用いリセスゲート形成工程時に第２の整列キーを形成し、後続ゲート工程で用いる。従来用いられていたキーオープン工程を省略することによりキーオープンフォト工程、キーオープンエッチング工程、感光膜除去工程及び後続洗浄工程の４段階を縮小することができ、ＴＡＴ（Total Around Time）及び製造原価を低減させる技術を示す。
図１ａ〜図１ｅは、従来の技術に係る半導体素子の製造方法を示した断面図である。
図１ａに示されているように、セル領域１０００ａ及びスクライブレーン１０００ｂが備えられた半導体基板１０に素子分離領域を定義するトレンチ（図示省略）を形成する。次に、トレンチを埋め込む酸化膜を形成して、素子分離膜２０を形成する。この時、スクライブレーン１０００ｂはセル領域１０００ａに比べパターン密度が低いので、素子分離領域を埋め込む酸化膜に段差が発生することになるが、このように段差がある素子分離膜２０が整列キー２５に用いられる。ここで、段差は半導体基板の上部から250〜350Åの深さに形成されるのが好ましい。
図１ｂ及び図１ｃに示されているように、スクライブレーン１０００ｂのみを露出する感光膜パターン３０を半導体基板１０の上部に形成する。次に、感光膜パターン３０をマスクにスクライブレーン１０００ｂの整列キー２５にキーオープン工程を行い、所定深ささらにエッチングされた整列キー２５’を形成する。以後、感光膜パターン３０を除去する。ここで、キーオープン工程はキーオープンフォト工程、キーオープンエッチング工程、感光膜除去工程及び後続洗浄工程の４段階で進められるのが好ましい。
図１ｄに示されているように、半導体基板１０の全体表面に所定厚さのハードマスク層４０を形成する。ここで、ハードマスク層４０はポリシリコン層であるのが好ましい。
図１ｅに示されているように、ハードマスク層４０をエッチングしてセル領域１０００ａのリセスゲート領域５０を定義するハードマスクパターン（図示省略）を形成する。次に、ハードマスクパターンをエッチングマスクに露出された半導体基板１０を所定深さエッチングしてリセスゲート領域５０を形成する。以後、ハードマスクパターンを除去する。
上述の従来技術に係る半導体素子の製造方法で、素子分離膜形成後、キーオープン工程を適用し整列キーに段差を形成して後続ゲート工程で用いている。しかし、キーオープン工程はキーオープンフォト工程、キーオープンエッチング工程、感光膜除去工程及び後続洗浄工程の４段階で進められ、ＴＡＴ（Total Around Time）及び素子の生産費用が増加されるという問題点がある。
前述の問題点を解決するため、素子分離膜形成時に発生する段差を利用して第１の整列キーに用い、リセスゲート形成工程時に第２の整列キーを形成して後続ゲート工程で用いる。従来用いられていたキーオープン工程を省略することによりキーオープンフォト工程、キーオープンエッチング工程、感光膜除去工程及び後続洗浄工程の４段階を縮小することができ、ＴＡＴ（Total Around Time）及び製造原価が低減される半導体素子の製造方法を提供することを目的とする。
本発明に係る半導体素子の製造方法は、（ａ）セル領域及びスクライブレーンの半導体基板に形成されるトレンチを介し素子分離膜を形成して各々に活性領域と整列キー領域を定義するが、上記スクライブレーンに備えられるトレンチのパターン密度が上記セル領域に備えられるトレンチのパターン密度より低いので、上記スクライブレーンの素子分離膜に第１の整列キー用段差が誘発される段階と、（ｂ）上記セル領域にリセスゲート領域を形成し、上記スクライブレーンに第２の整列キーを形成する段階とを含み、上記第１の整列キーは、リセスを形成する工程時に、リセスマスクを上記活性領域と整列されるようにする整列キーとして用いられ、上記第２の整列キーは、上記リセスにゲートを形成する工程時に、ゲートマスクに対する整列キーとして用いられることを第１の特徴とする。
本発明に係る半導体素子の製造方法は、（ａ）セル領域及びスクライブレーンの半導体基板に形成されるトレンチを介し素子分離膜を形成して各々に活性領域と整列キー領域を定義するが、上記スクライブレーンに備えられるトレンチのパターン密度が上記セル領域に備えられるトレンチのパターン密度より低いので、上記スクライブレーン領域の素子分離膜に第１の整列キー用段差が誘発される段階と、（ｂ）上記素子分離膜を含む半導体基板の上部にハードマスク層パターンを形成して、上記セル領域にリセスゲート領域を定義し、上記スクライブレーンに第２の整列キー領域を定義する段階と、（ｃ）上記ハードマスク層パターンをエッチングマスクに半導体基板をエッチングしてセル領域にリセスゲート領域を形成し、上記スクライブレーン領域に第２の整列キーを形成する段階とを含み、上記第１の整列キーは、リセスを形成する工程時に、リセスマスクを上記活性領域と整列されるようにする整列キーとして用いられ、上記第２の整列キーは、上記リセスにゲートを形成する工程時に、ゲートマスクに対する整列キーとして用いられることを第２の特徴とする。
本発明に係る半導体素子の製造方法は素子分離膜形成時に発生する段差を利用して第１の整列キーとして用いて、リセスゲート形成工程時に第２の整列キーを形成して後続ゲート工程で用いる。従来用いられていたキーオープン工程を省略して工程段階及び製造原価が低減される効果がある。
以下では本発明の実施の形態を図を参照して詳しく説明する。
図２ａ〜図２ｃは本発明に係る半導体素子の製造方法を示した断面図である。
図２ａに示されているように、セル領域２０００ａ及びスクライブレーン２０００ｂが備えられた半導体基板１００に素子分離領域を定義するトレンチ（図示省略）を形成する。次に、トレンチを埋め込む酸化膜を形成し平坦化して素子分離膜１１０を形成する。このとき、スクライブレーン２０００ｂはセル領域に比べパターン密度が低いので素子分離膜１１０に段差が誘発され、段差のある素子分離膜が第１の整列キー１２０に用いられる。ここで、段差は半導体基板１００から250〜350Åの深さに形成されるのが好ましい。
図２ｂ〜図２ｃに示されているように、素子分離膜１１０及び第１の整列キー１２０が形成されている半導体基板１００全体の表面にリセスゲート領域１４０と第２の整列キー１５０を定義するハードマスク層パターン１３０を形成する。次に、ハードマスク層パターン１３０をエッチングマスクに露出された半導体基板１００を所定深さエッチングしてセル領域２０００ａにリセスゲート領域１４０とスクライブレーン２０００ｂを形成する。以後、ハードマスク層パターン１３０を除去する。ここで、ハードマスク層パターン１３０はポリシリコン層に形成するのが好ましい。さらに、第２の整列キー１５０は半導体基板から1000〜1500Åの深さに第１の整列キー１２０側面に形成するのが好ましい。
このとき、キーオープン工程は省略され、素子分離膜形成時に形成された第１の整列キー１２０はリセスを形成する工程時にリセスマスク（図示省略）を活性領域と整列されるようにする整列キーに用いられ、リセスを形成する工程時に形成された第２の整列キー１５０は形成されたリセスにゲートを形成する工程でゲートマスク（図示省略）をリセスと整列されるようにする整列キーに用いられるのが好ましい。
図３ａ及び図３ｂは、従来技術と本発明のオバーレイ測定結果を比べたマップであり、リセスを形成する工程及び形成されたリセスにゲートを形成する工程時にキーオープン工程を適用する従来の技術とキーオープン工程を省略した本発明とのオバーレイ測定結果に差がないことを示す。
このように、キーオープン工程を省略して工程数及び生産費用を低減させてもオバーレイ測定結果に差がないので、半導体素子の特性に影響を及ぼさないことが分かる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造方法を示す断面図である。 従来の技術に係る半導体素子の製造方法を示す断面図である。 本発明に係る半導体素子の製造方法を示す断面図である。 本発明に係る半導体素子の製造方法を示す断面図である。 本発明に係る半導体素子の製造方法を示す断面図である。 従来の技術と本発明のオバーレイ測定結果を示す図である。 従来の技術と本発明のオバーレイ測定結果を示す図である。
符号の説明
１０、１００ 半導体基板
２０、１１０ 素子分離膜
２５、２５’ 整列キー
３０ 感光膜パターン
４０ ハードマスク層
５０、１４０ リセスゲート領域
１２０ 第１の整列キー
１３０ ハードマスク層パターン
１５０ 第２の整列キー
１０００ａ、２０００ａ セル領域
１０００ｂ、２０００ｂ スクライブレーン

Claims (9)

  1. （ａ）セル領域及びスクライブレーンの半導体基板に形成されるトレンチを介し素子分離膜を形成して各々に活性領域と整列キー領域を定義するが、上記スクライブレーンに備えられるトレンチのパターン密度が上記セル領域に備えられるトレンチのパターン密度より低いので、上記スクライブレーンの素子分離膜に第１の整列キー用段差が誘発される段階と、
    （ｂ）上記セル領域にリセスゲート領域を形成し、上記スクライブレーンに第２の整列キーを形成する段階とを含み、
    上記第１の整列キーは、リセスを形成する工程時に、リセスマスクを上記活性領域と整列されるようにする整列キーとして用いられ、
    上記第２の整列キーは、上記リセスにゲートを形成する工程時に、ゲートマスクに対する整列キーとして用いられることを特徴とする半導体素子の製造方法。
  2. 上記第１の整列キーは250〜350Åの深さに形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 上記第２の整列キーは1000〜1500Åの深さに形成するが、上記第１の整列キーと所定距離離隔された側面に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 上記第２の整列キーは上記リセスにゲートを形成する工程時に、上記ゲートマスクを上記リセスと整列されるようにする整列キーとして用いられることを特徴とする請求項１に記載の半導体素子の製造方法。
  5. （ａ）セル領域及びスクライブレーンの半導体基板に形成されるトレンチを介し素子分離膜を形成して各々に活性領域と整列キー領域を定義するが、上記スクライブレーンに備えられるトレンチのパターン密度が上記セル領域に備えられるトレンチのパターン密度より低いので、上記スクライブレーン領域の素子分離膜に第１の整列キー用段差が誘発される段階と、
    （ｂ）上記素子分離膜を含む半導体基板の上部にハードマスク層パターンを形成して、上記セル領域にリセスゲート領域を定義し、上記スクライブレーンに第２の整列キー領域を定義する段階と、
    （ｃ）上記ハードマスク層パターンをエッチングマスクに半導体基板をエッチングしてセル領域にリセスゲート領域を形成し、上記スクライブレーン領域に第２の整列キーを形成する段階とを含み、
    上記第１の整列キーは、リセスを形成する工程時に、リセスマスクを上記活性領域と整列されるようにする整列キーとして用いられ、
    上記第２の整列キーは、上記リセスにゲートを形成する工程時に、ゲートマスクに対する整列キーとして用いられることを特徴とする半導体素子の製造方法。
  6. 上記第１の整列キーは250〜350Åの深さに形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 上記ハードマスク層はポリシリコン層で形成することを特徴とする請求項５に記載の半導体素子の製造方法。
  8. 上記第２の整列キーは1000〜1500Åの深さに形成するが、上記第１の整列キーと所定距離離隔された側面に形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
  9. 上記第２の整列キーは上記リセスにゲートを形成する工程時に、上記ゲートマスクを上記リセスと整列されるようにする整列キーとして用いられることを特徴とする請求項５に記載の半導体素子の製造方法。
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