KR20070002594A - 반도체 소자의 오버레이 버니어 형성 방법 - Google Patents

반도체 소자의 오버레이 버니어 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 오버레이 버니어 형성 방법에 관한 것으로, 활성 영역과 소자 분리 영역의 경계면에 걸쳐지는 형태로 오버레이 버니어를 형성하여 리세스 게이트 공정 및 핀 게이트 공정 중 어느 하나를 적용하더라도 패턴을 형성시킬 수 있어 공정이 단순화되는 기술을 나타낸다.

Description

반도체 소자의 오버레이 버니어 형성 방법{METHOD FOR FORMING OVERLAY VERNIER OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도들.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도들.
도 3은 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도 및 평면도.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도 및 평면도.
본 발명은 반도체 소자의 오버레이 버니어 형성 방법에 관한 것으로, 활성 영역과 소자 분리 영역의 경계면에 걸쳐지는 형태로 오버레이 버니어를 형성하여 리세스 게이트 공정 및 핀 게이트 공정 중 어느 하나를 적용하더라도 패턴을 형성시킬 수 있어 공정이 단순화되는 기술을 나타낸다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 활성 영역(10) 및 소자 분리 영역(20)이 구비된 반도체 기판 상부에 리세스 게이트 공정의 오버레이 버니어를 정의하는 감광막 패턴(30)을 형성한다.
도 1b를 참조하면, 도 1b의 (a)는 상기 감광막 패턴을 마스크로 활성 영역(10)을 소정 깊이 식각하고 상기 감광막 패턴을 제거하여 오버레이 버니어를 형성하며, 상기 도 1b의 (b)는 소자 분리 영역(20)을 소정 깊이 식각하고 상기 감광막 패턴을 제거하여 오버레이 버니어를 형성한다.
이때, 상기 도 1b의 (a)와 같이 활성 영역(10)에 형성된 오버레이 버니어는 식각 후 단차가 형성되지만 상기 도 1b의 (b)와 같이 소자 분리 영역(20)에 형성된 오버레이 버니어는 식각 후 약간의 단차만 나타나게 되어 오버레이 버니어로 사용할 수 없다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 활성 영역(50) 및 소자 분리 영역(60)이 구비된 반도체 기판 상부에 핀 게이트 공정의 오버레이 버니어를 정의하는 감광막 패턴(80)을 형성한다.
여기서, 활성 영역(50)은 실리콘층 상부에 질화막(70)이 증착되어 있으며, 소자 분리 영역(60)은 산화막으로 형성되어 있다.
도 2b를 참조하면, 도 2b의 (a)는 상기 감광막 패턴을 마스크로 활성 영역(50)을 소정 깊이 식각하고 상기 감광막 패턴을 제거하여 질화막(70) 표면에 약간의 단차를 형성하며, 상기 도 2b의 (b)는 소자 분리 영역(60)을 소정 깊이 식각하고 상기 감광막 패턴을 제거한다.
도 2c를 참조하면, 활성 영역(50) 상부에 형성되어 있는 상기 질화막을 제거하여 오버레이 버니어를 형성한다.
이때, 상기 도 2c의 (a)와 같이 활성 영역(50) 상부의 상기 질화막을 제거하면 상기 질화막 표면에만 형성된 단차가 완전히 제거되어 오버레이 버니어로 사용할 수 없게 된다. 그러나, 상기 도 2c의 (b)와 같이 소자 분리 영역(60)은 단차가 형성되어 오버레이 버니어로 사용할 수 있다.
따라서, 오버레이 버니어를 리세스 게이트 공정 또는 핀 게이트 공정 중 어느 하나에 적용되도록 형성하면 다른 공정시에는 적용하지 못하게 되는 문제점이 있다.
상술한 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법에서, 리세스 게이트 공정시에는 활성 영역을 식각하여 패턴을 형성하고, 오버레이 버니어도 활성 영역에 형성한다. 반면에 핀 게이트 공정시에는 활성 영역은 손상시키지 않으면서 주변의 소자 분리 영역을 제거하여 형성하고, 오버레이 버니어도 상기 소자 분리 영역에 형성한다. 따라서, 상기 리세스 게이트 공정 및 핀 게이트 공정의 오버레이 버니어 형성시 셀 패턴이 비슷함에도 불구하고 각각 다른 레티클로 구현해야 하는 문제점이 있다.
상기 문제점을 해결하기 위하여, 활성 영역과 소자 분리 영역의 경계면에 걸쳐지는 형태로 오버레이 버니어를 형성하여 리세스 게이트 공정 및 핀 게이트 공정 중 어느 하나를 적용하더라도 패턴을 형성시킬 수 있어 공정이 단순화되는 반도체 소자의 오버레이 버니어 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법은
리세스 게이트 또는 핀 게이트 공정에 있어서,
(a) 활성 영역 및 소자 분리 영역 상에 질화막이 구비된 반도체 기판 상부에 오버레이 버니어를 정의하는 리세스 게이트 또는 핀 게이트용 감광막 패턴을 형성하되, 상기 감광막 패턴은 상기 활성 영역 및 소자 분리 영역의 경계면이 노출되도록 형성하는 단계와,
(b) 상기 감광막 패턴을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 오버레이 버니어를 형성하되, 상기 리세스 게이트 공정시 상기 경계면의 활성 영역에 형성되고, 핀 게이트 공정시 상기 경계면의 소자 분리 영역에 형성되는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도 및 평면도이다.
도 3을 참조하면, 소자 분리 영역(110)상에 질화막(120) 구비된 반도체 기판(100) 상부에 오버레이 버니어를 정의하는 리세스 게이트 또는 핀 게이트용 감광막 패턴(130)을 형성하되, 감광막 패턴(130)은 상기 활성 영역 및 소자 분리 영역(110)의 경계면이 노출되도록 형성한다.
상기 도 3 상부의 평면도와 같이 활성 영역 및 소자 분리 영역의 경계면에 어미자(140)가 형성되며, 소자 분리 영역(110)은 정사각형 형태의 평면 구조를 갖는 산화막으로 형성하는 것이 바람직하다.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도 및 평면도이다.
도 4a를 참조하면, 리세스 게이트 공정시 형성되는 오버레이 버니어를 도시한 것으로, 상기 감광막 패턴을 마스크로 활성 영역(100)을 소정 깊이 식각한다. 이때, 상기 오버레이 버니어는 어미자 패턴(140) 외부와 대응되는 영역이 식각되어 형성된다.
도 4b를 참조하면, 핀 게이트 공정시 형성되는 오버레이 버니어를 도시한 것으로, 상기 감광막 패턴을 마스크로 소자 분리 영역(110)을 소정 깊이 식각한다. 이때, 상기 오버레이 버니어는 어미자 패턴(140) 내부와 대응되는 영역인 소자 분리 영역(110)이 소정 깊이 식각되어 형성된다.
따라서, 상기 도 4a 및 도 4b와 같이 하나의 어미자 패턴(140)을 사용하여 리세스 게이트 공정과 핀 게이트 공정에 모두 적용하여 오버레이 버니어를 형성할 수 있다.
본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법은 활성 영역과 소자 분리 영역의 경계면에 걸쳐지는 형태로 오버레이 버니어를 형성하여 리세스 게이트 공정 및 핀 게이트 공정 중 어느 하나를 적용하더라도 패턴을 형성시킬 수 있어 공정이 단순화되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 리세스 게이트 또는 핀 게이트 공정에 있어서,
    (a) 활성 영역 및 소자 분리 영역 상에 질화막이 구비된 반도체 기판 상부에 오버레이 버니어를 정의하는 리세스 게이트 또는 핀 게이트용 감광막 패턴을 형성하되, 상기 감광막 패턴은 상기 활성 영역 및 소자 분리 영역의 경계면이 노출되도록 형성하는 단계; 및
    (b) 상기 감광막 패턴을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 오버레이 버니어를 형성하되, 상기 리세스 게이트 공정시 상기 경계면의 활성 영역에 형성되고, 핀 게이트 공정시 상기 경계면의 소자 분리 영역에 형성되는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  2. 제 1 항에 있어서,
    상기 소자 분리 영역은 정사각형 형태의 평면 구조를 갖는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  3. 제 1 항에 있어서,
    상기 (b) 단계의 리세스 게이트 공정은 상기 반도체 기판이 소정 깊이 식각되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  4. 제 1 항에 있어서,
    상기 (b) 단계의 핀 게이트 공정은 상기 소자 분리 영역의 산화막이 소정 깊이 식각되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
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