KR100842753B1

KR100842753B1 - 스페이서를 이용한 반도체소자의 패턴 형성방법

Info

Publication number: KR100842753B1
Application number: KR1020070065854A
Authority: KR
Inventors: 윤형순
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-29
Filing date: 2007-06-29
Publication date: 2008-07-01
Also published as: CN101335185B; CN101335185A; TWI356447B; US7803709B2; US20090004867A1; TW200901278A

Abstract

본 발명의 반도체소자의 패턴 형성방법은, 패턴대상막 위에 제1 희생막패턴들을 형성하는 단계와, 제1 희생막패턴들의 측벽에 제1 스페이서를 형성하는 단계와, 제1 희생막패턴들 및 제1 스페이서들 위에 제2 희생막패턴을 형성하되, 제2 희생막패턴에 의해 제1 스페이서들 중 일부 제1 스페이서가 노출되도록 하는 단계와, 노출된 제1 스페이서 위에 제2 스페이서를 형성하여 이중 스페이서를 형성하는 단계와, 제2 희생막패턴 및 제1 희생막패턴들을 제거하는 단계와, 그리고 제1 스페이서와 이중 스페이서를 식각마스크로 한 식각으로 식각대상막의 노출부분을 제거하여 제1 스페이서에 의해 한정되는 제1 피치의 패턴과 이중 스페이서에 의해 한정되는 제2 피치의 패턴을 형성하는 단계를 포함한다.

스페이서 패턴 기술(SPT), 이중 피치

Description

스페이서를 이용한 반도체소자의 패턴 형성방법{Method of fabricting pattern in semiconductor device using spacer}

도 1은 서로 다른 피치의 패턴 구조를 나타내 보인 평면도이다.

도 2 내지 도 9는 본 발명에 따른 반도체소자의 패턴 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 스페이서를 이용한 반도체소자의 패턴 형성방법에 관한 것이다.

통상적으로 반도체소자를 구성하는 많은 소자들, 예컨대 트랜지스터와 같은 능동소자들이나 레지스터와 같은 수동소자들은 패턴 형태로서 구현되고 있다. 일 예로 트랜지스터의 경우, 반도체기판 위에 게이트절연막 및 게이트전극막이 배치되는 구조인데, 특히 게이트절연막 및 게이트전극막은 스트라이프(stripe)와 같이 일정한 형태의 패턴 구조로 이루어진다.

이와 같은 패턴을 형성하는 일반적인 방법으로는 포토리소그라피를 이용한 방법이 있다. 즉 패턴을 형성하고자 하는 패턴대상막 위에 포토레지스트막패턴을 형성하고, 이 포토레지스트막패턴을 식각마스크로 한 식각으로 패턴대상막의 노출부분을 제거하면 원하는 패턴을 얻을 수 있다. 그러나 이와 같은 방법은, 최근 반도체소자의 집적도가 급격하게 증가함에 따라 그 한계를 나타내고 있다. 즉 반도체소자의 집적도가 증가함에 따라 패턴의 피치(pitch)도 급격하게 증가하고 있는데 반하여, 포토리소그라피 공정기술은 그 근본적인 한계로 인하여 뒤따라오고 있지 못하는 실정이다.

따라서 최근 미세한 피치의 패턴을 형성하기 위하여 스페이서를 이용한 패턴 형성방법이 제안된 바 있다. 이 방법은, 패턴을 형성하고자 하는 패턴대상막 위에 희생막패턴을 형성하고, 이 희생막패턴 측벽에 스페이서를 형성한다. 다음에 희생막패턴을 제거하고, 남은 스페이서를 식각마스크로 한 식각으로 패턴대상막의 노출부분을 제거하는 방법이다. 통상적으로 스페이서의 두께를 충분히 얇게 형성할 수 있으며, 그 두께의 제어도 용이하므로, 이와 같이 스페이서를 이용하여 미세한 피치의 패턴을 형성할 수 있다. 그런데 스페이서를 일괄적으로 형성하므로, 스페이서의 두께는 모든 영역에서 실질적으로 동일하게 형성되며, 따라서 형성되는 패턴도 동일한 피치로 형성된다. 그러나 경우에 따라서는 서로 다른 피치의 패턴들을 하나의 패터닝 공정으로 형성하여야 할 필요가 있으며, 이 경우에는 다른 피치의 패턴을 형성하기 위하여 별도의 마스크 공정을 수행하여야 한다.

본 발명이 이루고자 하는 기술적 과제는, 스페이서를 이용하여 반도체소자의 서로 다른 피치의 패턴을 형성하는 방법을 제공하는 것이다.

본 발명의 실시예에 따른 반도체소자의 패턴 형성방법은, 패턴대상막 위에 제1 희생막패턴들을 형성하는 단계; 상기 제1 희생막패턴들의 측벽에 제1 스페이서를 형성하는 단계; 상기 제1 희생막패턴들 및 제1 스페이서들 위에 제2 희생막패턴을 형성하되, 상기 제2 희생막패턴에 의해 상기 제1 스페이서들 중 일부 제1 스페이서가 노출되도록 하는 단계; 상기 노출된 제1 스페이서 위에 제2 스페이서를 형성하여 이중 스페이서를 형성하는 단계; 상기 제2 희생막패턴 및 제1 희생막패턴들을 제거하는 단계; 및 상기 제1 스페이서와 상기 이중 스페이서를 식각마스크로 한 식각으로 상기 식각대상막의 노출부분을 제거하여 상기 제1 스페이서에 의해 한정되는 제1 피치의 패턴과 상기 이중 스페이서에 의해 한정되는 제2 피치의 패턴을 형성하는 단계를 포함한다.

일 실시예에서, 상기 제1 희생막패턴을 형성하기 전에 상기 패턴대상막 위에 식각저지막을 형성하는 단계를 더 포함할 수 있다.

상기 제1 스페이서를 형성하는 단계는, 상기 패턴대상막 및 제1 희생막패턴들 위에 제1 스페이서용 물질막을 형성하는 단계와, 그리고 상기 제1 스페이서용 물질막에 대한 이방성 식각을 수행하여 상기 패턴대상막 및 상기 제1 희생막패턴들 위의 제1 스페이서용 물질막을 제거하는 단계를 포함할 수 있다.

상기 제2 희생막패턴은 옥사이드막으로 형성할 수 있다.

상기 이중 스페이서를 형성하는 단계는, 상기 제2 희생막패턴, 제1 스페이서의 노출부분 및 패턴대상막 위에 제2 스페이서용 물질막을 형성하는 단계와, 그리 고 상기 제2 스페이서용 물질막에 대한 이방성 식각을 수행하여 상기 제2 희생막패턴 및 패턴대상막 위의 제2 스페이서용 물질막을 제거하는 단계를 포함할 수 있다.

이하 첨부도면을 참조하면서 본 발명의 실시예를 보다 상세하게 설명하기로 한다.

도 1은 서로 다른 피치의 패턴 구조를 나타내 보인 평면도이다. 그리고 도 2 내지 도 9는 본 발명에 따른 반도체소자의 패턴 형성방법을 설명하기 위하여 나타내 보인 단면도들이다. 도 2 내지 도 9는 도 1의 선 A-A'를 따라 절단하여 나타내 보인 단면도들이다.

먼저 도 1을 참조하면, 기판(100) 위에 제1 피치(W1)의 제1 패턴(211)들과 제1 피치(W1)보다 큰 제2 피치(W2)의 제2 패턴(212)이 배치된다. 본 실시예에서는, 최외각 부분에 상대적으로 큰 피치의 제2 패턴(212)이 배치되는 것을 예로 들었으나, 최외각이 아닌 다른 부분, 예컨대 제1 패턴(211)들 사이에도 상대적으로 큰 피치의 제2 패턴(212)이 배치될 수도 있고, 이 경우에도 본 발명이 동일하게 적용될 수 있다는 것은 당연하다.

이와 같이 서로 다른 피치의 패턴들을 형성하기 위해서, 먼저 도 2에 나타낸 바와 같이, 기판(100) 위에 패턴을 형성하고자 하는 패턴대상막(110)을 형성하고, 그 위에 식각저지막(120)을 형성한다. 패턴대상막(110)은 절연막일 수도 있고, 도전막일 수도 있다. 식각저지막(120)은 후속의 스페이서 형성을 위한 것으로서, 스페이서 형성용 물질막과는 충분한 식각선택비를 갖는 물질로 형성한다. 다음에 식각저지막(120) 위에 제1 희생막(130)을 형성한다. 제1 희생막(130)은 옥사이드막으 로 형성할 수 있으나, 이에 한정되는 것은 아니다. 다음에 제1 희생막(130) 위에 마스크막패턴(140)을 형성한다. 이 마스크막패턴(140)은 포토레지스트막으로 형성할 수 있다.

다음에 도 3에 나타낸 바와 같이, 마스크막패턴(도 2의 140)을 식각마스크로 한 식각으로 제1 희생막(130)의 노출부분을 제거하여 제1 희생막패턴(132)을 형성한다. 다음에 마스크막패턴(도 2의 140)을 제거한다. 그리고 식각저지막(120) 및 제1 희생막패턴(132) 위에 제1 스페이서용 물질막(140)을 형성한다. 이때 제1 스페이서용 물질막(140)은 제1 패턴(도 1의 211)의 제1 피치(W1)에 대응되는 두께를 갖도록 형성한다.

다음에 도 4에 나타낸 바와 같이, 제1 스페이서용 물질막(도 3의 140)에 대한 이방성식각을 수행하여, 식각저지막(120) 표면 위와 제1 희생막패턴(132) 상부면 위의 제1 스페이서용 물질막(도 3의 140)을 제거한다. 그러면 제1 희생막패턴(132)의 측벽에는 제1 스페이서(142)가 만들어진다. 상기 이방성식각은 에치백(etchback)방법을 이용하여 수행할 수 있지만, 이에 한정되는 것은 아니다.

다음에 도 5에 나타낸 바와 같이, 제1 희생막패턴(132) 및 제1 스페이서(142) 위에 제2 희생막패턴(150)을 형성한다. 제2 희생막패턴(150)은 옥사이드막으로 형성할 수 있다. 제2 희생막패턴(150)을 형성하기 위해서는, 먼저 전면에 제2 희생막을 형성하고, 포토레지스트막패턴을 이용한 식각으로 제2 희생막의 일부를 제거한다. 이와 같이 형성된 제2 희생막패턴(150)에 의해 일부 제1 스페이서(144)는 노출되는 반면에, 나머지 제1 스페이서(142)는 제2 희생막패턴(150)에 의해 덮 인다. 제2 희생막패턴(150)에 의해 덮이는 제1 스페이서(142)는 상대적으로 작은 제1 피치(도 1의 W1)를 갖는 제1 패턴(도 1의 211)을 형성하기 위한 것이며, 반면에 제2 희생막패턴(150)에 의해 노출되는 제1 스페이서(144)는 상대적으로 큰 제2 피치(도 1의 W2)를 갖는 제2 패턴(도 1의 212)을 형성하기 위한 것이다.

다음에 도 6에 나타낸 바와 같이, 식각저지막(120), 노출된 제1 스페이서(144) 및 제2 희생막패턴(150) 위에 제2 스페이서용 물질막(150)을 형성한다. 이때 제2 스페이서용 물질막(160)은 노출된 제1 스페이서(144)의 두께와 함께, 제2 패턴(도 1의 212)의 제2 피치(W2)에 대응되는 두께를 갖도록 형성한다.

다음에 도 7에 나타낸 바와 같이, 제2 스페이서용 물질막(도 6의 160)에 대한 이방성식각을 수행하여, 식각저지막(120) 표면 위와 제2 희생막패턴(150)의 노출면 위에 있는 제2 스페이서용 물질막(도 6의 160)을 제거한다. 그러면 제2 희생막패턴(150)에 의해 노출되는 제1 스페이서(144) 위에는 제2 스페이서(164)가 만들어지고, 이 제1 스페이서(144)와 제2 스페이서(164)는 제2 패턴(도 1의 212)의 제2 피치(W2)에 대응되는 두께의 이중 스페이서(174)를 형성한다. 상기 이방성식각은 에치백방법을 이용하여 수행할 수 있지만, 이에 한정되는 것은 아니다.

다음에 도 8에 나타낸 바와 같이, 제2 희생막패턴(도 7의 150)을 제거하고, 이어서 제1 희생막패턴(도 7의 132)을 제거한다. 그러면 패턴대상막(110) 및 식각저지막(120) 위에는 상대적으로 작은 피치의 제1 스페이서(142)와 상대적으로 큰 피치의 이중 스페이서(174)가 남게 된다.

다음에 도 9에 나타낸 바와 같이, 제1 스페이서(142)와 이중 스페이서(174) 를 식각마스크로 한 식각으로 식각저지막(도 8의 120) 및 식각대상막(도 8의 110)의 노출부분을 순차적으로 제거한다. 그러면 제1 스페이서(142)에 의해 한정되는 제1 피치(W1)의 제1 패턴(211)과, 이중 스페이서(174)에 의해 한정되며, 따라서 제1 피치(W1)보다는 큰 제2 피치(W2)의 제2 패턴(212)이 형성된다. 경우에 따라서는 보다 큰 피치의 패턴을 형성하기 위하여 제2 스페이서(164)를 형성하는 과정을 반복적으로 수행할 수도 있다. 즉 이중 스페이서(174) 위에 제3 스페이서를 형성하여 삼중 스페이서를 형성하고, 이를 식각마스크로 한 식각을 수행하면 보다 큰 피치의 패턴을 만들 수 있다.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 패턴 형성방법에 따르면, 제1 스페이서를 형성한 후, 일부 제1 스페이서 위에 제2 스페이서를 형성하여 제1 스페이서와 제2 스페이서로 이루어진 이중 스페이서를 형성함으로써, 제1 스페이서와 이중 스페이서에 의해 한정되는 서로 다른 피치의 패턴을 형성할 수 있으며, 제1 스페이서와 이중 스페이서의 두께 조절을 이용하여 보다 용이하게 서로 다른 패턴 피치를 제어할 수 있다는 이점이 제공된다.

Claims

패턴대상막 위에 제1 희생막패턴들을 형성하는 단계;

상기 제1 희생막패턴들의 측벽에 제1 스페이서를 형성하는 단계;

상기 제1 희생막패턴들 및 제1 스페이서들 위에 제2 희생막패턴을 형성하되, 상기 제2 희생막패턴에 의해 상기 제1 스페이서들 중 일부 제1 스페이서가 노출되도록 하는 단계;

상기 노출된 제1 스페이서 위에 제2 스페이서를 형성하여 이중 스페이서를 형성하는 단계;

상기 제2 희생막패턴 및 제1 희생막패턴들을 제거하는 단계; 및

상기 제1 스페이서와 상기 이중 스페이서를 식각마스크로 한 식각으로 상기 식각대상막의 노출부분을 제거하여 상기 제1 스페이서에 의해 한정되는 제1 피치의 패턴과 상기 이중 스페이서에 의해 한정되는 제2 피치의 패턴을 형성하는 단계를 포함하는 반도체소자의 패턴 형성방법.
제1항에 있어서,

상기 제1 희생막패턴을 형성하기 전에 상기 패턴대상막 위에 식각저지막을 형성하는 단계를 더 포함하는 반도체소자의 패턴 형성방법.
제1항에 있어서, 상기 제1 스페이서를 형성하는 단계는,

상기 패턴대상막 및 제1 희생막패턴들 위에 제1 스페이서용 물질막을 형성하는 단계; 및

상기 제1 스페이서용 물질막에 대한 이방성 식각을 수행하여 상기 패턴대상막 및 상기 제1 희생막패턴들 위의 제1 스페이서용 물질막을 제거하는 단계를 포함하는 반도체소자의 패턴 형성방법.
제1항에 있어서,

상기 제2 희생막패턴은 옥사이드막으로 형성하는 반도체소자의 패턴 형성방법.
제1항에 있어서, 상기 이중 스페이서를 형성하는 단계는,

상기 제2 희생막패턴, 제1 스페이서의 노출부분 및 패턴대상막 위에 제2 스페이서용 물질막을 형성하는 단계; 및

상기 제2 스페이서용 물질막에 대한 이방성 식각을 수행하여 상기 제2 희생막패턴 및 패턴대상막 위의 제2 스페이서용 물질막을 제거하는 단계를 포함하는 반도체소자의 패턴 형성방법.