KR20090093869A - 반도체 장치를 제조하는 방법 - Google Patents

반도체 장치를 제조하는 방법

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Abstract

일 실시예에 따른 반도체 장치를 제조하는 방법은 제품재 위에 코어재를 형성하는 단계; 상기 코어재의 상부 표면 및 측표면을 덮는 커버막을 형성하는 단계; 상기 커버막을 형성한 후에, 상기 코어재를 제거하는 단계; 상기 코어재를 제거한 후에, 상기 코어재의 측표면 상에 위치한 상기 커버막의 부분을 남겨둔 채 상기 커버막을 제거하여, 측벽 스페이서 마스크를 형성하는 단계; 및 상기 측벽 스페이서 마스크를 마스크로서 사용하여 상기 제품재를 에칭하는 단계를 포함한다.

Description

반도체 장치를 제조하는 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 출원은 2008년 2월 29일에 출원된 일본 특허 출원 제2008-051240호에 기초하여 우선권을 주장하고 그 전체가 참조로서 인용된다.
최근, 반도체 소자의 소형화에 따라, 리소그래피 방법에서 노광 해상도 한계(exposure resolution limit)보다 더 작은 치수를 갖는 패턴을 형성할 수 있는 이하의 방법이 요구되고 있다. 이러한 방법의 일례로서, 더미 패턴(코어재)의 측표면 상에 측벽 패턴을 형성하고 측벽 패턴을 마스크로서 사용하여 제품막을 에칭하는 단계를 포함하는 방법이 공지되어 있다. 이 방법은 예를 들어, JP-A-2006-303022에 공개되어 있다.
상술한 문헌 등에 서술된 종래의 방법에 따르면, 측벽 패턴 사이에 위치한 더미 패턴은 측벽 패턴을 형성한 후에 웨트 에칭 처리에 의해 제거되어, 측벽 패턴으로 구성된 미세한 마스크가 형성되게 된다. 현재에는, 패턴 치수를 더 소형화하고 치수 정확도를 개선하는 것이 요구된다.
일 실시예에 따른 반도체 장치를 제조하는 방법은 제품재 위에 코어재를 형성하는 단계; 상기 코어재의 상부 표면 및 측표면을 덮는 커버막을 형성하는 단계; 상기 커버막을 형성한 후에, 상기 코어재를 제거하는 단계; 상기 코어재를 제거한 후에, 상기 코어재의 측표면 상에 위치한 상기 커버막의 부분을 남겨둔 채 상기 커버막을 제거하여, 측벽 스페이서 마스크를 형성하는 단계; 및 상기 측벽 스페이서 마스크를 마스크로서 사용하여 상기 제품재를 에칭하는 단계를 포함한다.
도 1a~도 1g는 제1 실시예에 따른 반도체 장치의 제조 프로세스를 나타내는 단면도.
도 2는 제2막에 코어재의 제거용 호울을 형성하는 단계에서 제1 실시예에 따른 반도체 장치를 도시하는 정면도.
도 3a~도 3d는 제2 실시예에 따른 반도체 디바이스의 제조 프로세스를 나타내는 단면도.
도 4는 제2막에서의 코어재의 제거를 위한 호울을 형성하는 단계에서 제2 실시예에 따른 반도체 디바이스를 도시하는 정면도.
(도면의 주요 부호에 대한 설명)
1: 제품막
2: 제1막
3: 레지스트
4: 코어재
4a, 4b: 코어재
5: 제2막
7, 7b: 측벽 스페이서 마스크
8: 호울
[제1 실시예]
도 1a~도 1g는 제1 실시예에 따른 반도체 디바이스의 제조 프로세스를 나타낸 단면도이다.
우선, 도 1a에 도시한 바와 같이, 예를 들면, 제1막(2)은 반도체 기판(미도시됨) 상에 형성된 제품막(1) 상에 형성되고, 미리결정된 패턴을 갖는 레지스트(3)는 제1막(2) 상에 형성된다.
제품막(1)은, 예를 들면, 평면 타입 트랜지스터의 게이트 재료막 또는 성형물(shaping object) 상의 하드 마스크(hard mask)이다. 더욱이, 제품막(1)은 예를 들면, 플래시 메모리의 적층(stack)게이트 구조를 구성하는 제어 게이트 전극막, 전극간 절연막 및 플로팅 게이트 전극막을 포함하는 다층막일 수 있다. 더욱이, 반도체 기판 자체는 성형물(제품재)으로서 사용될 수 있다.
더욱이, 제1막(2)은 C(탄소), SiO2(규소 산화물), SiN(규소 질화물) 등으로 이루어지고, 그 막 두께는 이후 프로세스 등에서 형성될 제품막(1)과 측벽 스페이서 마스크(7) 간의 에칭 선택비에 기초하여 결정된다. 더욱이, 제1막(2)이 C로 만들어질 경우에, 제1막(2)와 레지스트(3) 사이의 에칭 선택비가 낮아져서, 제1막(2) 상에 무기막을 형성하고 이 무기막 상의 레지스트(3)에 패턴을 형성하는 것이 바람직하다.
더욱이, 레지스트(3)의 규정된 패턴은, 예를 들면, 약 60nm의 절반 피치를 갖는 선 및 간격이다.
다음으로, 도 1b에 도시된 바와 같이, 레지스트(3)의 규정된 패턴을 제1막(2)에 전사하도록 레지스트(3)를 마스크로서 사용함으로써 제1막(2)이 에칭된다.
다음으로 도 1c에 도시된 바와 같이, 제1막(2)은 코어재(4)를 형성하도록 슬리밍 처리하여 폭을 감소시킨다. 더욱이, 레지스트(3)는 슬리밍 처리 전 또는 후에 제거된다.
슬리밍 처리는 웨트 에칭 처리, 드라이 에칭(dry etching) 처리 또는 웨트 에칭 처리과 드라이 에칭 처리의 조합에 의해 수행된다. 예를 들면, 코어재(4)가 C로 만들어지는 경우, O2 라디칼(radical) 처리, SH 처리(황산 및 과산화수소 용액에 의한 처리) 또는 이들의 조합이 수행되고, 코어재(4)가 SiO2로 만들어질 경우에, HF 처리(과산화수소산에 의한 처리)가 수행되며, 코어재(4)가 SiN으로 만들어질 경우에, 핫 인산(hot phosphoric acid) 처리가 수행된다. 더욱이, 코어재(4)의 폭은, 예를 들면, 약 30nm이다.
다음으로, 도 1d에 도시된 바와 같이, 제2막(커버막)(5)은 CVD(Chemical Vapor Deposition) 방법 등에 의해 코어재(4)의 상부 표면 및 측표면을 맞추어 덮도록 형성된다.
제2막(5)은 코어재(4)에 대한 높은 에칭 선택비를 실현시킬 수 있는 재료로 형성된다. 예를 들면, 코어재(4)가 C로 만들어질 경우에, 제2막(5)은 Si, SiO2 또는 SiN으로 만들어지고; 코어재(4)가 SiO2로 만들어질 경우에, 제2막(5)은 Si 또는 SiN으로 만들어지며; 코어재(4)가 SiN으로 만들어질 경우에, 제2막(5)은 SiO2 또는 C로 만들어진다.
다음으로, 도 1e에 도시된 바와 같이, 코어재(4)는 제2막(5)으로 둘러싸인 보이드(void)(6)를 형성하도록 제거된다.
코어재(4)는 코어재(4)를 제거하기 위해 제2막(5)에 형성되는 호울(hole)을 통해 제거된다. 코어재(4)의 제거용 호울(또는 호울들)은 리소그래피 방법 및 RIE(Reactive Ion Etching) 방법 등에 의해 제2막(5)의 위치 또는 복수의 위치들에 형성된다.
더욱이, 코어재(4)의 제거는 웨트 에칭 처리 또는 웨트 에칭 처리와 드라이 에칭 처리의 조합에 의해 수행된다. 예를 들면, 코어재(4)가 C로 만들어진 경우에, O2 에싱(ashing) 처리 및 SH 처리가 수행되고; 코어재(4)가 SiO2로 만들어질 경우에, HF 처리가 수행되며; 코어재(4)가 SiN으로 만들어질 경우에, 핫 인산 처리가 수행된다.
코어재(4)가 제거될 경우에, 웨트 에칭 처리에 사용된 화학 용액이 보이드(6)에 들어가서 화학 용액 상에 가해진 표면 장력 등의 영향 때문에 서로를 당기는 힘이 제2막(5)의 보이드(6)의 양측 상에 위치한 부분에 가해진다. 그러나, 본 실시예에서, 제2막(5)의 보이드(6)의 양측 상에 위치한 부분은 보이드(6)의 상부 상에 위치한 부분을 통해 서로 연결되어 제2막(5)의 보이드(6)의 양측상에 위치한 부분이 서로 당기는 힘 때문에 붕괴하고 변형되는 것이 방지될 수 있다.
도 2는 제2막(5)의 코어재(4)의 제거용 호울(8)을 형성하는 단계에 반도체 장치의 배선 콘택트(contact)에 대한 패드 부분이 되는 영역을 개략적으로 도시한 정면도이다. 여기서, 도 1a~도 1g에 도시된 단면도는 화살표의 방향으로 도 2의 체인선(chain line) Ⅰ-Ⅰ을 따라 취해진 단면의 표면을 본 경우의 단면도에 대응한다. 일반적으로, 도 1a~도 1g에 도시된 제조 프로세스에 기초하여 획득된 패턴은 리소그래피 방법에서의 노광 해상도 한계보다 더 작은 치수를 갖는 선 및 간격 패턴이기에, 다음 영역은 리소그래피 방법에 의해 배선 콘택트의 형성이 가능하도록 미세한 선 및 간격의 끝에 통상적으로 배열되고, 그 영역은 배선 콘택트에 대한 패드 부분이 되며, 그 패턴의 피치는 선 및 간격의 선 패턴의 폭보다 더 큰 폭을 갖도록 코어재(4)의 일부를 형성함으로써 확장된다. 더욱이, 도 2에 도시된 구성요소들 각각의 패턴은 일례이고, 본 실시예는 상술한 것에 제한을 두지 않는다.
도 2에 도시된 바와 같이, 코어재(4)의 제거용 호울(8)이 배선 콘택트에 대한 패드 부분과 같은 비교적 큰 면적을 갖는 영역에 대응하는 확장된 부분 내에 형성되는 것이 바람직하다. 구체적으로, 코어재(4)의 제거용 호울(8)은 패턴 피치가 확장된, 코어재(4)의 상부 표면 위에 바로 위치한 영역 내에 형성되고, 즉, 호울(8)은 코어재(4)의 측표면 상에 위치한 제2막(5)의 일부(이후 프로세스에서 측벽 스페이서 마스크(7)가 되는 부분)를 제거하지 않도록 형성되는 것이 바람직하다. 이는 코어재(4)의 제거용 호울(8)이 코어재(4)의 측표면 상에 위치한 제2막(5)의 일부와 오버랩할 경우에, 코어재(4)의 제거용 호울(8)이 위치했던 측벽 스페이서 마스크(7)의 부분에 이후 프로세스에서 높이의 변동이 발생하고, 그에 따라, 제품막(1)을 고치수 정밀도(high dimensional accuracy)로 제조하는 것이 곤란해지기 때문이다.
코어재(4)의 제거용 호울(8)이 형성된 후에, 코어재(4)는 코어재(4)의 제거용 호울(8)을 통해 제거되어서, 도 1e에 도시된 상태가 획득된다.
다음으로, 도 1f에 도시된 바와 같이, 보이드(6)의 측표면 상에 위치한 제2막(5)의 부분(코어재(4)의 측표면 상에 위치한 부분)을 남겨둔 채 RIE 방법과 같은 드라이 에칭에 의해 제2막(5)을 제거하여 측벽 스페이서 마스크(9)를 형성한다.
제2막(5)을 측벽 스페이서 마스크(7)로 성형하는 프로세스에서, 웨트 에칭 처리는 사용되지 않기 때문에, 측벽 스페이서 마스크(7)는 화학 용액이 측벽 스페이서 마스크들(7) 사이에 들어가는 것에 기초한 표면 장력 때문에 붕괴하거나 변형되지 않을 것이다.
다음으로, 도 1g에 도시한 바와 같이, 제품막(1)은 측벽 스페이서 마스크(7)의 패턴을 제품막(1)에 전사하도록 측벽 스페이서 마스크(7)를 마스크로서 사용함으로써 에칭된다. 더욱이, 측벽 스페이서 마스크(7)가 선 및 간격 패턴의 끝에 서로 연결된 영역에서, 패턴은 리소그래피 방법 및 RIE 방법 등에 의해 적절하게 분리될 수 있다.
예를 들면, 약 60㎚의 절반 피치를 갖는 선 및 간격 패턴으로 레지스트(3)를 형성하고, 제1막(2)의 폭과 비교하여 약 절반의 폭을 갖는 코어재(4)를 형성하기 위해 레지스트(3)의 패턴을 전사시킨 제1막(2)를 슬리밍하고, 코어재(4)의 폭과 거의 동일한 폭을 갖는 측벽 스페이서 마스크(7)를 형성하는 경우에, 제품막(1)에 전사된 패턴은 약 30㎚의 절반 피치를 갖는 선 및 간격 패턴이 된다.
제1 실시예에 따르면, 제2막(5)이 측벽 스페이서 마스크(7)로 성형되기 전에, 코어재(4)는 제거되어, 측벽 스페이서 마스크(7)가 코어재(4)의 제거를 위해 사용된 화학 용액 때문에 붕괴하고 변형되는 것을 방지할 수 있다. 따라서, 패턴은 제품막(1) 내에 고치수 정확도로 형성될 수 있다.
더욱이, 종래의 방법에서 나타나는 바와 같이, 측벽 스페이서 마스크(7)가 형성된 후, 측벽 스페이서 마스크(7)들 사이에 위치한 코어재(4)가 웨트 에칭 처리에 의해 제거되는 경우, 웨트 에칭 처리에 사용된 화학 용액이 측벽 스페이서 마스크들(7) 사이의 영역에 들어갈 수도 있으며, 그 영역은 코어재(4)가 형성된 영역이다. 그 결과, 화학 용액에 가해진 표면 장력 등의 영향 때문에 서로 당기는 힘이 코어재(4)가 형성된 영역의 양측 상에 위치한 측벽 스페이서 마스크(7)에 가해져서, 측벽 스페이서 마스크(7)는 붕괴하거나 변형될 수도 있다.
이 상황에서 측벽 스페이서 마스크(7)에 가해진 힘은 이하의 수학식 1로 개략적으로 나타낼 수 있다.
수학식 1에서, ρ는 측벽 스페이서 마스크(7)에 가해진 힘을 나타내고, γ는 측벽 스페이서 마스크(7)들 간의 화학 용액의 표면 장력을 나타내고, H는 측벽 스페이서 마스크(7)의 높이를 나타내고, W는 측벽 스페이서 마스크(7)의 폭을 나타내고, θ는 화학 용액과 측벽 스페이서 마스크(7)들 간의 콘택트 각을 나타내며, D는 측벽 스페이서 마스크(7)들 간의 거리(코어재(4)의 폭)를 나타낸다.
수학식 1에 도시된 바와 같이, 측벽 스페이서 마스크(7)의 폭 및 거리가 더 작아질수록, 측벽 스페이서 마스크(7)에 가해진 힘은 더 커져서, 형성될 패턴의 치수가 더 미세할수록, 측벽 스페이서 마스크(7)는 쉽게 붕괴하거나 변형된다. 따라서, 본 발명은 미세한 패턴을 형성하는 경우에 특히 이롭다.
[제2 실시예]
본 실시예는 복수의 코어재(4)의 일부를 제거하지 않고 남긴다는 점에서 제1 실시예와 다르다. 더욱이, 제1 실시예에서 같은 문제에 대하여, 그 설명은 생략되거나 간략화될 것이다.
도 3a~도 3d는 제2 실시예에 따른 반도체 장치의 제조 프로세스를 나타내는 단면도이다.
우선, 도 3a에 도시된 바와 같이, 도 1d에 도시된, 제2막(5)을 형성하기 위한 프로세스까지의 프로세스들은, 제1 실시예와 같은 방식으로 수행된다. 여기서, 도면의 좌측 상의 코어재는 코어재(4a)로서 나타나 있고 도면의 우측 상에 코어재는 코어재(4b)로서 나타나 있다.
다음으로, 도 3b에 도시된 바와 같이, 코어재(4a)는 제2막(5)으로 둘러싸인 보이드(6)를 형성하기 위해 제거되지만 코어재(4b)는 제거되지 않고 남겨진다.
도 4는 제2막(5)에서의 코어재(4a)의 제거용 호울(8)을 형성하는 단계에서 반도체 장치의 배선 콘택트에 대한 패드 부분이 되는 영역을 도시하는 정면도이다. 여기서, 도 3a~도 3d에 도시된 단면도는 화살표 방향으로 도 4의 체인선 Ⅲ-Ⅲ을 따라 취해진 단면 표면을 본 경우의 단면도에 대응한다. 도 4에 도시된 구성요소의 각 패턴은 일례이며, 본 실시예는 상술한 것에 제한을 두지 않는다는 점에 유의하라.
도 4에 도시된 바와 같이, 코어재(4a)의 제거용 호울(8)은 코어재(4a) 상의 제2막(5) 내에 형성되고 코어재(4b) 상의 제2막(5) 내에는 형성되지 않는다. 특히, 코어재(4a) 상에 호울을 갖는 레지스트의 패턴 및 코어제(4b) 상에 호울을 갖지 않는 레지스트의 패턴이 리소그래피 방법에 의해 형성된 이후에, 레지스트의 패턴은 RIE 방법에 의해 제2막(5)에 전사되도록 채택될 수 있다.
코어재(4a)의 제거용 호울(8)이 형성된 후에, 코어재(4a)는 코어재의 제거용 호울(8)을 통해 선택적으로 제거되어, 도 3b에 도시된 상태가 획득된다.
다음으로, 도 3c에 도시된 바와 같이, 보이드(6) 및 코어재(4b)의 측표면 상에 위치한 각 부분을 남겨둔 채 RIE 방법 등에 의해 제2막(5)을 제거하여 측벽 스페이서 마스크들(7a, 7b)를 형성한다.
제2막(5)을 측벽 스페이서 마스크들(7a, 7b)로 성형하는 프로세스에서, 웨트 에칭 처리는 사용되지 않아서, 측벽 스페이서 마스크(7a)는 화학 용액이 측벽 스페이서 마스크(7a)들 사이에 들어가는 것에 기초한 표면 장력 때문에 붕괴하거나 변형되지 않을 수도 있다. 더욱이, 측벽 스페이서 마스크(7b) 사이의 코어재(4b)가 제거되지 않아서, 측벽 스페이서 마스크(7b)는 변형되지 않을 수도 있다.
다음으로, 도 3d에 도시된 바와 같이, 제품막(1)은 측벽 스페이서 마스크들(7a, 7b) 및 코어재(4b)의 패턴을 제품막(1)에 전사하도록 측벽 스페이서 마스크들(7a, 7b) 및 코어재(4b)를 마스크로서 사용하여 에칭된다. 더욱이, 측벽 스페이서 마스크(7a)를 사용하여 형성된 패턴은 측벽 스페이서 마스크(7b) 및 코어재(4b)를 사용하여 형성된 패턴의 폭과 상이한 폭을 가져서, 예를 들면, 측벽 스페이서 마스크(7a)를 사용하여 형성된 좁은 폭의 패턴은 플래시 메모리의 적층 게이트에 적용될 수 있고 측벽 스페이서 마스크(7b) 및 코어재(4b)를 사용하여 형성된 넓은 폭의 패턴은 플래시 메모리의 선택 게이트 또는 주변 회로 영역의 게이트에 적용될 수 있다.
제2 실시예에 따르면, 복수의 코어재의 부분(코어재(4b))이 제거되지 않고 남겨져서, 서로 상이한 폭을 갖는 복수의 패턴들은 마스크로서 남아있는 코어재(코어재(4b))를 사용하여 제품막(1)에 전사될 수 있다. 이 경우에, 좁은 패턴 및 넓은 패턴 모두는 코어재(4a)의 제거용 호울(8)을 형성할 때에 리소그래피 방법에 의해 형성된 레지스트 패턴을 변경없이 사용함으로써 반도체 기판 상에 형성될 수 있다.
[다른 실시예들]
본 발명은 상술한 제1 및 제2 실시예에 국한되지 않으며, 다양한 종류의 변경이 본 발명의 요점으로부터 벗어나지 않고 당업자에 의해 구현될 수 있다는 점에 유의하여야 한다.
더욱이, 본 발명의 요점으로부터 벗어나지 않고 상술한 제1 실시예~제4 실시예의 구성을 임의로 조합할 수 있다.

Claims (20)

  1. 반도체 장치를 제조하는 방법으로서,
    제품재 위에 코어재를 형성하는 단계;
    상기 코어재의 상부 표면 및 측표면을 덮는 커버막을 형성하는 단계;
    상기 커버막을 형성한 후에, 상기 코어재를 제거하는 단계;
    상기 코어재를 제거한 후에, 상기 코어재의 측표면 상에 위치한 상기 커버막의 부분을 남겨둔 채 상기 커버막을 제거하여, 측벽 스페이서 마스크를 형성하는 단계; 및
    상기 측벽 스페이서 마스크를 마스크로서 사용하여 상기 제품재를 에칭하는 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
  2. 제1항에 있어서,
    상기 코어재를 제거하는 단계는 상기 커버막 내에 상기 코어재의 제거용 호울을 형성하는 단계와 상기 호울을 통해 상기 코어재를 제거하는 단계를 포함하는, 반도체 장치를 제조하는 방법.
  3. 제2항에 있어서,
    상기 호울은 상기 코어재의 상부 표면 바로 위에 위치한 영역 내에 형성되는, 반도체 장치를 제조하는 방법.
  4. 제1항에 있어서,
    상기 코어재를 형성함과 동시에 상기 제품재 위에 다른 코어재가 형성되고;
    상기 커버막은 상기 코어재의 상부 표면 및 측표면과 상기 다른 코어재의 상부 표면 및 측표면을 덮도록 형성되고;
    상기 커버막을 형성한 후에, 상기 코어재는 제거되지만 상기 다른 코어재는 남겨지고;
    상기 코어재가 제거된 후에, 상기 코어재 및 상기 다른 코어재의 측표면 상에 위치한 커버막의 각 부분을 남겨둔 채, 상기 커버막을 제거하여 상기 측벽 스페이서 마스크를 형성하며;
    상기 측벽 스페이서 마스크 및 상기 다른 코어재를 마스크로서 사용하여 상기 제품재를 에칭하는, 반도체 장치를 제조하는 방법.
  5. 제4항에 있어서,
    상기 코어재를 제거하는 것은 상기 코어재 및 상기 다른 코어재의 상부 표면 및 측표면을 덮는 상기 커버막의 상기 코어재 위에 위치한 부분 내에 상기 코어재의 제거용 호울을 선택적으로 형성하는 단계와, 상기 선택적으로 형성된 호울을 통해 상기 코어재를 선택적으로 제거하는 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
  6. 제1항에 따르면, 상기 코어재는 포토리소그래피 방법을 사용하여 상기 제품막을 패터닝한 후에 상기 코어재의 재료막의 패턴을 슬리밍 처리함으로써 형성되는, 반도체 장치를 제조하는 방법.
  7. 제6항에 있어서,
    상기 코어재의 폭은 상기 재료막의 패턴의 폭의 대략 절반이고, 상기 측벽 스페이서 마스크의 폭은 상기 코어재의 폭과 거의 동일한, 반도체 장치를 제조하는 방법.
  8. 제4항에 있어서, 상기 코어재 및 상기 다른 코어재는 포토리소그래피 방법을 사용하여 상기 제품막을 패터닝한 후에 상기 코어재 및 상기 다른 코어재의 제품막의 패턴을 슬리밍 처리함으로써 형성되는, 반도체 장치를 제조하는 방법.
  9. 제8항에 있어서,
    상기 코어재 및 상기 다른 코어재의 폭은 상기 제품막의 패턴의 폭의 대략 절반이고, 상기 측벽 스페이서 마스크의 폭은 상기 코어재 및 상기 다른 코어재의 폭과 거의 동일한, 반도체 장치를 제조하는 방법.
  10. 제1항에 있어서,
    상기 제품재는 평면 타입 트랜지스터의 게이트 재료막, 하드마스크(hard mask) 및 다층막(multilayer film) 중 어느 하나이고, 상기 다층막은 플래시 메모리를 구성하는 게이트 전극막, 전극간 절연막 및 플로팅 게이트 전극막을 포함하는, 반도체 장치를 제조하는 방법.
  11. 제4항에 있어서,
    상기 코어재의 측표면 상에 위치한 상기 커버막의 부분으로 형성된 상기 측벽 스페이서 마스크의 패턴은 플래시 메모리의 적층 게이트의 패턴이고, 상기 다른 코어재의 측표면 상에 위치한 커버막의 부분으로 형성된 상기 측벽 스페이서 마스크의 패턴, 및 상기 다른 코어재는 플래시 메모리의 선택게이트 또는 주변 회로 영역의 게이트의 패턴인, 반도체 장치를 제조하는 방법.
  12. 제2항에 있어서,
    상기 복수의 호울은 커버막 내에 형성되는, 반도체 장치를 제조하는 방법.
  13. 제2항에 있어서,
    상기 코어재는 상기 선 및 간격 패턴의 끝에서 폭의 확장된 부분을 갖도록 형성되는, 반도체 장치를 제조하는 방법.
  14. 제13항에 있어서,
    상기 호울은 상기 코어재의 폭의 확장된 부분 위에 위치한 상기 커버막 내에 형성되는, 반도체 장치를 제조하는 방법.
  15. 제2항에 있어서,
    상기 제품재는 배선 콘택트에 대한 패드 부분을 갖도록 에칭되고, 상기 호울은 상기 패드 부분이 형성되는 영역 위에 위치한 상기 커버막 내에 형성되는, 반도체 장치를 제조하는 방법.
  16. 제1항에 있어서,
    상기 코어재는 웨트 에칭 처리 또는 상기 웨트 에칭 처리 및 드라이 에칭 처리의 조합에 의해 제거되는, 반도체 장치를 제조하는 방법.
  17. 제16항에 있어서,
    상기 코어재는 C를 포함하고, 상기 코어재는 O2 에싱과 SH 처리의 조합에 의해 제거되는, 반도체 장치를 제조하는 방법.
  18. 제16항에 있어서,
    상기 코어재는 SiO2를 포함하고, 상기 코어재는 HF 처리에 의해 제거되는, 반도체 장치를 제조하는 방법.
  19. 제16항에 있어서,
    상기 코어재는 SiN을 포함하고, 상기 코어재는 핫 인산 처리(hot phosphoric acid treatment)에 의해 제거되는, 반도체 장치를 제조하는 방법.
  20. 제1항에 있어서,
    상기 커버막은 드라이 에칭 처리에 의해 측벽 스페이서 마스크로 성형되는, 반도체 장치를 제조하는 방법.
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