JP2013197266A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 隣接配線間の間隔が狭くなったとしても、幅広なフリンジパターンの形成領域を確保できるようにした半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は配線を備える。３ｎ＋１本目の配線は、３ｎ本目の配線と３ｎ＋２本目の配線との間に延伸し、３ｎ本目、３ｎ＋１本目、３ｎ＋２本目の配線は一群に形成される。第１フリンジパターンは、３ｎ本目の配線の端部に位置して当該３ｎ本目の配線の線幅より広い線幅で形成される。第２フリンジパターンは、３ｎ＋１本目の配線の端部に位置して当該３ｎ＋１本目の配線の線幅より広い線幅で形成される。第３フリンジパターンは、３ｎ＋２本目の配線の端部に位置して当該３ｎ＋２本目の配線の線幅より広い線幅で形成される。第２フリンジパターンの配置領域は、第１フリンジパターンおよび第３フリンジパターンが配置される各配線の端部よりも手前側に設けられている。
【選択図】図３

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

例えば、ＮＡＮＤフラッシュメモリ装置を構成するメモリセルは、浮遊電極（ＦＧ）および制御電極（ＣＧ）を積層したフローティングゲート型の積層ゲート電極構造を採用したものが知られている。
近年、半導体素子の微細化、高集積化の進展に伴い、例えば通常のリソグラフィ技術の限界を超える設計ルールにて形成されている。そこで所謂、側壁転写プロセスと称されるプロセスが、リソグラフィの解像の限界を超えた寸法の配線を形成するために使用されている。

従来、規則的に並んだ微細なラインアンドスペースをパターニングするときには、ダブルパターンニング法が採用されている。しかしながら、さらに微細化が進むと、ダブルパターンニング法でも限界があることから、トリプルパターニング法を採用することが考えられる。
他方、例えばメモリセルは配線で接続されており、この配線の端部にはフリンジパターンが設けられている。このフリンジパターンは配線電位を引き出したり電位を印加したりするため、幅広にパターニングされている。前述のように微細化が進むと、隣接配線間の間隔が極度に狭くなってしまい、幅広なフリンジパターンを形成するためのスペースを確保できない。

特開２０１１−１１９５３６号公報

隣接配線間の間隔が狭くなったとしても、幅広なフリンジパターンの形成領域を確保できるようにした半導体装置およびその製造方法を提供する。

実施形態に係る半導体装置は配線を備え、３ｎ＋１本目の配線は３ｎ本目の配線と３ｎ＋２本目の配線との間に延伸し、３ｎ本目、３ｎ＋１本目、３ｎ＋２本目の配線は一群となってｍ回（ｍは２以上の整数）繰り返して設けられる。
第１フリンジパターンは、３ｎ本目（ｎは１〜ｍの整数）の配線の端部に位置して当該３ｎ本目の配線の線幅より広い線幅で形成される。第２フリンジパターンは、３ｎ＋１本目の配線の端部に位置して当該３ｎ＋１本目の配線の線幅より広い線幅で形成される。第３フリンジパターンは、３ｎ＋２本目の配線の端部に位置して当該３ｎ＋２本目の配線の線幅より広い線幅で形成される。第２フリンジパターンの配置領域は、第１フリンジパターンおよび第３フリンジパターンが配置される各配線の端部よりも手前側に設けられている。

実施形態に係る半導体装置の製造方法は、メモリセルのゲート電極のスタック構造層を形成する工程を備える。また、スタック構造層上に３ｎ＋１本目の配線形成用の芯パターンを形成すると共に当該芯パターンの端部にフリンジマスクパターンを形成する工程を備える。また、芯パターンおよび前記フリンジマスクパターンの側壁に沿ってスペーサを形成する工程を備える。また、フリンジマスクパターンの一部およびスペーサの一部を覆う第１マスクパターンを形成する工程を備える。また、第１マスクパターンの側壁に沿うと共にスペーサの側壁に沿って芯パターンの外方に離間して、３ｎ本目および３ｎ＋２本目の配線形成用の外脇パターンをループ状に形成する工程を備える。

また、外脇パターンの線状の折返し領域を覆う第２マスクパターンを形成する工程を備える。また、芯パターン、外脇パターン、および、第２マスクパターンをマスクとしてメモリセルのゲート電極のスタック構造層を異方性エッチングする工程を備える。また、折返し領域のスタック構造層をループカットする工程を備える。

実施形態に係る半導体装置の製造方法は、メモリセルのゲート電極のスタック構造層を形成する工程を備える。また、スタック構造層上に３ｎ＋１本目の配線形成用の芯パターンを形成すると共に当該芯パターンの端部にフリンジマスクパターンを形成する工程を備える。また、芯パターンおよびフリンジマスクパターンの側壁に沿ってスペーサを形成する工程を備える。

また、スペーサの側壁に沿って芯パターンの外方に離間して、３ｎ本目および３ｎ＋２本目の配線形成用の外脇パターンをループ状に形成する工程を備える。また、メモリセルのゲート電極より遠方のフリンジマスクパターンの一部を除去する工程を備える。また、外脇パターンの線状の折返し領域を覆う第３マスクパターンを形成する工程を備える。また、芯パターン、外脇パターン、および、第３マスクパターンをマスクとしてメモリセルゲート電極のスタック構造層を異方性エッチングする工程を備える。また、折返し領域のスタック構造層をループカットする工程を備える。

第１実施形態について電気的構成を示すブロック図 第１実施形態においてメモリセルアレイ内の構成の一部を模式的に示す平面図 第１実施形態においてワード線の端部付近の構成の一部を模式的に示す平面図 第１実施形態の要部の構造を示す縦断側面図（（Ａ）〜（Ｃ）はそれぞれ図２の４Ａ−４Ａ線、図３の４Ｂ−４Ｂ線、図３の４Ｃ−４Ｃ線に沿って示す縦断側面図） 第１実施形態において製造工程の一段階を模式的に示す縦断側面図（（Ａ）〜（Ｃ）はそれぞれ図２の４Ａ−４Ａ線、図３の４Ｂ−４Ｂ線、図３の４Ｃ−４Ｃ線に沿って示す縦断側面図） 第１実施形態において図５に続く製造工程の一段階を示す縦断側面図 第１実施形態において図６に続く製造工程の一段階を示す縦断側面図 第１実施形態において図７に続く製造工程の一段階を示す縦断側面図 第１実施形態の図８の製造段階において要部の構造を示す図３相当図 第１実施形態において図８に続く製造工程の一段階を示す縦断側面図 第１実施形態の図１０の製造段階において要部の構造を示す図３相当図 第１実施形態において図１０に続く製造工程の一段階を示す縦断側面図 第１実施形態の図１２の製造段階において要部の構造を示す図３相当図 第１実施形態において図１２に続く製造工程の一段階を示す縦断側面図 第１実施形態の図１４の製造段階において要部の構造を示す図３相当図 第１実施形態において図１４に続く製造工程の一段階を示す縦断側面図 第１実施形態の図１６の製造段階において要部の構造を示す図３相当図 第１実施形態において図１６に続く製造工程の一段階を示す縦断側面図 第１実施形態の図１８の製造段階において要部の構造を示す図３相当図 第１実施形態において図１８に続く製造工程の一段階を示す縦断側面図 第１実施形態の図２０の製造段階において要部の構造を示す図３相当図 第１実施形態において図２０に続く製造工程の一段階を示す縦断側面図 第１実施形態の図２２の製造段階において要部の構造を示す図３相当図 第１実施形態において図２２に続く製造工程の一段階を示す縦断側面図 第１実施形態において図２４に続く製造工程の一段階を示す縦断側面図 第２実施形態における図３相当図 第２実施形態において製造工程の一段階を模式的に示す縦断側面図 第２実施形態の図２７の製造段階において要部の構造を示す図２６相当図 第２実施形態において図２７に続く製造工程の一段階を示す縦断側面図 第２実施形態の図２９の製造段階において要部の構造を示す図２６相当図 第２実施形態において図２９に続く製造工程の一段階を示す縦断側面図 第２実施形態の図３１の製造段階において要部の構造を示す図２６相当図 第２実施形態において図３１に続く製造工程の一段階を示す縦断側面図 第２実施形態の図３３の製造段階において要部の構造を示す図２６相当図 第２実施形態において図３３に続く製造工程の一段階を示す縦断側面図 第２実施形態の図３５の製造段階において要部の構造を示す図２６相当図 第２実施形態において図３５に続く製造工程の一段階を示す縦断側面図 第２実施形態の図３７の製造段階において要部の構造を示す図２６相当図 第２実施形態において図３７に続く製造工程の一段階を示す縦断側面図 第２実施形態の図３９の製造段階において要部の構造を示す図２６相当図 第２実施形態において図３９に続く製造工程の一段階を示す縦断側面図 第２実施形態の図４１の製造段階において要部の構造を示す図２６相当図 第２実施形態において図４１に続く製造工程の一段階を示す縦断側面図 第２実施形態の図４３の製造段階において要部の構造を示す図２６相当図 第２実施形態において図４３に続く製造工程の一段階を示す縦断側面図 第２実施形態の図４５の製造段階において要部の構造を示す図２６相当図

（第１実施形態）
ＮＡＮＤ型フラッシュメモリ装置に適用した第１実施形態について図１ないし図２５を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。また、説明の都合上、実施形態の説明に2おける上下左右や高低、溝の深浅などの方向は、後述する半導体基板の裏面側を基準とした相対的な位置関係である。

図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１は、メモリセル（メモリセルトランジスタ）ＭＣを多数マトリックス状に具備したメモリセルアレイＡｒを具備している。メモリセルアレイＡｒは、複数のブロックＢ_ｋ、Ｂ_ｋ＋１、…を備える。

図１には、ｋ番目のブロックＢ_ｋと、（ｋ＋１）番目のブロックＢ_ｋ＋１を図示している。図２は、１つのブロックＢ_ｋの平面図を示している。ブロックＢ_ｋは列方向（Ｙ方向）に併設されている。各ブロックＢ_ｋは、複数のＮＡＮＤセルユニットＵＣを行方向（Ｘ方向）に備える。

ＮＡＮＤセルユニットＵＣは、ドレイン側の選択ゲートトランジスタＳＴＤとソース側の選択ゲートトランジスタＳＴＳとを備える。選択ゲートトランジスタＳＴＤにはそのドレイン／ソースの一方にビット線ＢＬが接続されている。また、選択ゲートトランジスタＳＴＳにはそのドレイン／ソースの一方にソース線ＳＬが接続されている。

ＮＡＮＤセルユニットＵＣは、選択ゲートトランジスタＳＴＤ−ＳＴＳ間に複数のメモリセルＭＣを備える。これらのメモリセルＭＣはドレイン／ソース領域を共用して列方向（Ｙ方向）に直列接続されている。なお、選択ゲートトランジスタＳＴＤとその脇のメモリセルＭＣとの間にダミートランジスタを備えていても良いし、逆に、選択ゲートトランジスタＳＴＳとその脇のメモリセルＭＣとの間にダミートランジスタを備えていても良い。

複数のビット線ＢＬはそれぞれ列方向（Ｙ方向）に延伸しており、列方向に併設したＮＡＮＤセルユニットＵＣに対応してビット線ＢＬが１本構成されている。ソース線ＳＬは２つのブロック間に位置して行方向（Ｘ方向）に延伸しており、当該隣接した２つのブロックが共用する。

選択ゲート線ＳＧＬ１は、選択ゲートトランジスタＳＴＤの選択ゲート電極を連結する配線である。選択ゲート線ＳＧＬ２は、選択ゲートトランジスタＳＴＳの選択ゲート電極を連結する配線である。ワード線ＷＬは、行方向に並設された各セルユニットＵＣのメモリセルＭＣの制御電極ＣＧ（図４（Ａ）参照）を連結する配線となる。

図３は、ワード線ＷＬの端部付近の平面図を模式的に示している。ワード線ＷＬは、メモリセルＭＣのコントロールゲート電極に電圧を周辺回路（図示せず）から印加するため、ワード線ＷＬの端部にフリンジパターンＦＰ１〜ＦＰ３を備える。

これらのフリンジパターンＦＰ１〜ＦＰ３は、平面的にはワード線ＷＬの線幅よりも広いパターンで形成される。本実施形態においては、図３に示すように、ワード線ＷＬは３本毎に繰り返しパターン形成されており、フリンジパターンＦＰ１〜ＦＰ３は３本毎に一群を構成し、これらのフリンジパターンＦＰ１〜ＦＰ３は周期的に繰り返しパターン形成される。このため、３ｎ本目のワード線ＷＬ_３ｎのフリンジパターンに符号「ＦＰ１」、３ｎ＋１本目のワード線ＷＬ_３ｎ＋１のフリンジパターンに符号「ＦＰ２」、３ｎ＋２本目のワード線ＷＬ_３ｎ＋２のフリンジパターンに符号「ＦＰ３」を付して以下の説明を行う。ｎは０以上の整数である。

図３に示すように、フリンジパターンＦＰ１〜ＦＰ３は、それぞれ平面的にＸ方向およびＹ方向に直線状に辺部を備えた矩形状（長方形または正方形）に成形されそれぞれほぼ同一のＸ方向幅、Ｙ方向幅に成形されている。図３に示すように、フリンジパターンＦＰ１、ＦＰ３は、それぞれ、フリンジパターンＦＰ２のＹ方向に離間して位置している。これらのフリンジパターンＦＰ１、ＦＰ３はＹ方向同一領域で且つ互いにＸ方向に離間している。

３ｎ本目のワード線ＷＬ_３ｎは、フリンジパターンＦＰ１の端部手前で屈曲してＹ方向に延伸する屈曲延伸部ＷＬ_ｃ１を備える。３ｎ＋２本目のワード線ＷＬ_３ｎ＋２もまた、フリンジパターンＦＰ３の端部手前で屈曲してＹ方向に延伸する屈曲延伸部ＷＬ_ｃ３を備える。３ｎ＋１本目のワード線ＷＬ_３ｎ＋１は、矩形状のフリンジパターンＦＰ２の辺部が交差する頂点と連結している。

図３に示すように、屈曲延伸部ＷＬ_ｃ１は、フリンジパターンＦＰ１をフリンジパターンＦＰ２からＹ方向に離間させるために設けられるパターンである。同様に、屈曲延伸部ＷＬ_ｃ３は、フリンジパターンＦＰ３をフリンジパターンＦＰ２からＹ方向に離間させるために設けられるパターンである。

屈曲延伸部ＷＬ_ｃ１、ＷＬ_ｃ３は、それぞれ直線状の配線Ｐ１〜Ｐ４を備え、これらの配線Ｐ１〜Ｐ４をほぼ直角に連結している。
屈曲延伸部ＷＬ_ｃ１、ＷＬ_ｃ３の配線Ｐ１は、それぞれフリンジパターンＦＰ２の脇をＹ方向に沿って延伸する。屈曲延伸部ＷＬ_ｃ１、ＷＬ_ｃ３の配線Ｐ２は、それぞれ対応する配線Ｐ１の端部と連結する。これらの連結部はフリンジパターンＦＰ２を挟んで当該フリンジパターンＦＰ２のＹ方向中間部のＸ方向両脇に位置しているが、配線Ｐ２は当該連結部からフリンジパターンＦＰ２と離間するようにＸ方向に張出す。

配線Ｐ３は、フリンジパターンＦＰ２から最も遠く張り出した配線Ｐ２の端部と連結し、当該連結部からワード線ＷＬ_３ｎ〜ＷＬ_３ｎ＋２より遠方方向となるＹ方向に沿って延伸する。

屈曲延伸部ＷＬ_ｃ１の配線Ｐ４は、フリンジパターンＦＰ２から最も遠方に位置する配線Ｐ３の端部と連結し、当該連結部からＸ方向に沿ってフリンジパターンＦＰ１の外側から当該フリンジパターンＦＰ１と連結する。特に、屈曲延伸部ＷＬ_ｃ１の配線Ｐ４は、矩形状のフリンジパターンＦＰ１のＹ方向辺部の中間部と連結する。

屈曲延伸部ＷＬ_ｃ３の配線Ｐ４は、フリンジパターンＦＰ２から最も遠方に位置する配線Ｐ３の端部と連結し、当該連結部からＸ方向に沿ってフリンジパターンＦＰ３の外側から当該フリンジパターンＦＰ３と連結する。特に、屈曲延伸部ＷＬ_ｃ３の配線Ｐ４は、矩形状のフリンジパターンＦＰ３のＹ方向辺部の中間部と連結する。図３に示すように、これらのフリンジパターンＦＰ１〜ＦＰ３、屈曲延伸部ＷＬ_ｃ１、ＷＬ_ｃ３は、Ｘ方向に３本毎に繰返しパターン形成されている。

図４（Ａ）はメモリセルＭＣの縦断面構造を模式的に示し、図４（Ｂ）はフリンジパターンＦＰ２とそのＸ方向両脇に離間した配線Ｐ３の縦断面構造とを模式的に示し、図４（Ｃ）はフリンジパターンＦＰ１、ＦＰ３の縦断面構造を模式的に示している。

図４（Ａ）に示すように、メモリセルＭＣは、半導体基板２上にゲート絶縁膜３を介して、浮遊電極（電荷蓄積層）４、電極間絶縁膜（中間絶縁膜）５、制御電極ＣＧ、を積層したメモリセルゲート電極ＭＧを備えるが、この上にはキャップ膜となるシリコン窒化膜８、ｄＴＥＯＳ膜９が積層されている。制御電極ＣＧは、電極間絶縁膜５上に形成されたシリコン層６と、このシリコン層６上に形成されたシリサイド層７とを備える。

他方、フリンジパターンＦＰ１〜ＦＰ３は、それぞれワード線ＷＬ_ｎ〜ＷＬ_ｎ＋２の端部に連結するパターンであるため、縦断面構造はワード線ＷＬ_ｎ〜ＷＬ_ｎ＋２とほぼ同一でありパターン幅が広くなっている。

上記構造の製造方法について説明する。なお、以下の参照図面において、（Ａ）を付した図面は図４（Ａ）に対応した縦断面構造を示しており、（Ｂ）を付した図面は図４（Ｂ）に対応した縦断面構造を示している。また、（Ｃ）を付した図面は図４（Ｃ）に対応した縦断面構造を示している。この図では、例えばウェハ裏面などの構成の一部の図示を省略している。また、下記の製造工程の説明では、本実施形態の特徴的な工程を中心に説明するが、一般的な工程であれば各工程間に他の工程を挿入しても良いし、下記工程の一部が必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば必要に応じて入れ替えても良い。

図５（Ａ）〜図５（Ｃ）に示すように、まず半導体基板２上に各層３〜１４を順に積層し、メモリセルＭＣのゲート電極ＭＧのスタック構造層４〜９を形成する。この図５（Ａ）〜図５（Ｃ）において、３はゲート絶縁膜、４は浮遊電極、５は電極間絶縁膜、６はシリコン層、７はシリサイド層、８はキャップ膜となるシリコン窒化膜、９はｄＴＥＯＳ膜、１０はシリコン層、１１はシリコン窒化膜、１２はハードマスク、１３は反射防止膜、１４はレジストパターン、をそれぞれ示している。なお、浮遊電極４、シリコン層６、１０は、それぞれアモルファスシリコンを堆積して形成される層であるが、堆積直後はアモルファス状態となっており後に熱処理が加えられることでポリシリコンとなる。

図５（Ａ）〜図５（Ｃ）の構造を形成するまでの詳細は下記の製造工程を一例とすると良い。単結晶シリコンによる半導体基板２を用意する。半導体基板２上にゲート絶縁膜３を、例えば熱酸化法を用いて成膜する。次に、ゲート絶縁膜３上にＣＶＤ(Chemical Vapor Deposition)法を用いて不純物ドープ型のアモルファスシリコンを浮遊電極４の材料膜として堆積する。続いて、この浮遊電極４の材料膜上にＯＮＯ膜を用いて電極間絶縁膜５をＬＰ−ＣＶＤ法により形成する。

続いて、電極間絶縁膜５上に不純物ドープ型のアモルファスシリコン層６をＣＶＤ法により堆積する。続いて、シリコン層６上にタングステン（Ｗ）などの金属をスパッタにより成膜し、当該金属を熱処理することでシリコン層６上にシリサイド層７を形成する。

続いて、キャップ膜としてシリコン窒化膜８をＣＶＤ法により堆積し、ハードマスクとしてｄＴＥＯＳ膜９をプラズマＣＶＤ法により堆積する。続いて、不純物がドープされたシリコンをＣＶＤ法により堆積しシリコン層１０を形成する。続いて、シリコン層１０上にシリコン窒化膜１１をＣＶＤ法により堆積する。

次に、シリコン窒化膜１１上にハードマスク１２をＣＶＤ法により堆積する。続いて、ハードマスク１２上に反射防止膜１３を介してレジストを塗布する。そして、レジストを露光してから現像してレジストパターン１４を形成する。レジストパターン１４をマスクとしてＲＩＥ法によりハードマスク１２を異方性エッチングする。このようにして図５（Ａ）〜図５（Ｃ）の構造を形成すると良い。

この製造段階におけるレジストパターン１４の最小幅は、通常のリソグラフィ技術を用いてパターニングできる幅であり、図５（Ａ）、図５（Ｂ）の断面を比較すると、図５（Ａ）に示すＹ方向パターン幅が図５（Ｂ）のＸ方向パターン幅よりも狭い。この図５（Ａ）のＹ方向パターン幅は、ワード線ＷＬの幅に対応する寸法幅となるが、この形成段階ではこのＹ方向パターン幅はワード線ＷＬの最終目標寸法幅より広くても良い。

また、図５（Ｂ）に示すＸ方向パターン幅は、フリンジパターンＦＰ２に対応して当該フリンジパターンＦＰ２の最終目標寸法幅よりも広い寸法幅とする。なお、この製造段階における図５（Ｃ）に示す断面では、積層構造１２〜１４はパターニングによって全て除去される。

続いて、図６（Ａ）〜図６（Ｃ）に示すように、ダイリュート弗酸（ＤＨＦ）を用いてウェットエッチングすることで反射防止膜１３を除去する。
続いて、図７（Ａ）〜図７（Ｃ）に示すように、ハードマスク１２をウェットエッチングまたはドライエッチング処理することでスリミングする。図７（Ａ）に示す断面において、この製造段階においてハードマスク１２は通常のリソグラフィ技術の解像限界を超える最小幅に成形できる。

続いて、図８（Ａ）〜図８（Ｃ）に示すように、ハードマスク１２をマスクとしてシリコン窒化膜１１をエッチング処理することで当該シリコン窒化膜１１にパターンを転写する。図９はこの製造段階におけるシリコン窒化膜１１のパターニング領域を示している。この図９に示すように、図３に示すフリンジパターンＦＰ２の平面構造と同様に、シリコン窒化膜１１がパターニングされている。このシリコン窒化膜１１のメモリセルＭＣ側のパターンが芯パターンに相当し、端部がフリンジマスクパターンに相当する。

続いて、図１０（Ａ）〜図１０（Ｃ）に示すように、シリコン窒化膜１１の側壁に沿ってシリコン酸化膜１５を形成する。このシリコン酸化膜１５は、シリコン窒化膜１１の上面および側面に沿ってＣＶＤ法によって堆積され、その後、ＲＩＥ法により異方性エッチングすることでシリコン窒化膜１１の側壁に沿って残留させている。

図１１は、この製造段階におけるシリコン窒化膜１１とシリコン酸化膜１５の成膜領域を平面図により示しているが、シリコン酸化膜１５は、シリコン窒化膜１１の全側壁に沿ってスペーサとして形成される。

続いて、図１２（Ａ）〜図１２（Ｃ）に示すように、レジストを塗布してパターニングしレジストパターン（第１マスクパターン）１６を形成する。このレジストパターン１６は、図１３に示すように、シリコン窒化膜１１およびシリコン酸化膜１５の一部を覆う領域にパターニングされる。このレジストパターン１６は、シリコン酸化膜１５の折返し領域を覆う領域にパターニングされる。このレジストパターン１６は、フリンジパターンＦＰ１、ＦＰ３の形成領域を確保しながら、屈曲延伸部ＷＬ_ｃ１、ＷＬ_ｃ３の配線Ｐ２〜Ｐ４（図３参照）の形成領域を確保するために設けられる。

続いて、図１４（Ａ）〜図１４（Ｃ）に示すように、レジストパターン１６の側壁に沿ってシリコン窒化膜１７を形成する。このシリコン窒化膜１７は、レジスト有機膜が耐えうる低温条件（例えば８０℃）でＡＬＤ法によって成膜される。

次に、このシリコン窒化膜１７をＲＩＥ法により異方性エッチングし、レジストパターン１６の上面に成膜されたシリコン窒化膜１７を除去する。これにより、シリコン窒化膜１７をレジストパターン１６の側壁に沿って残留させ外脇パターンとして形成する。この製造段階の平面図を図１５に示すように、このシリコン窒化膜１７の平面的な形成領域は、ワード線ＷＬ_３ｎ、ＷＬ_３ｎ＋２の形成領域（図３参照）とほぼ同一領域となる。

また、この製造段階において、このシリコン窒化膜１７の形成領域は当該ワード線ＷＬ_３ｎ、ＷＬ_３ｎ＋２が最遠端部１７ａ（外脇パターンの折返し領域：フリンジパターンＦＰ１、ＦＰ３の形成領域付近）で連結した領域であり、シリコン窒化膜１７はループ状に結合した構造となっている。ここでいう「ループ状」とは、フリンジパターンＦＰ１、ＦＰ３の形成領域付近で折り返して戻ることを意味しており、図示していないワード線ＷＬ_３ｎ、ＷＬ_３ｎ＋２のＸ方向逆側端部においては、結合していても結合していなくても良いことを意味している。

続いて、図１６（Ａ）〜図１６（Ｃ）に示すように、レジストパターン１６を選択的に除去する。すると、図１７に示すように、レジストパターン１６が剥離され、それ以前の工程で覆われていたシリコン酸化膜１５およびシリコン窒化膜１１の一部が全て露出する。

続いて、図１８（Ａ）〜図１８（Ｃ）に示すように、シリコン酸化膜１５をウェットエッチング（またはドライエッチング）することにより除去する。すると、図１９に示すように、シリコン窒化膜１１の側面とシリコン窒化膜１７の側面との間のシリコン酸化膜１５が除去され、シリコン窒化膜１１および１７の対向側面間に他の膜が介在することがなくなる。すなわち、シリコン酸化膜１５はスペーサとして機能する。

続いて、図２０（Ａ）〜図２０（Ｃ）に示すように、レジストを塗布し当該レジストをパターニングしてレジストパターン（第２マスクパターン）１８を形成する（図２０（Ｃ）の断面参照）。図２１に示すように、このレジストパターン１８は、シリコン窒化膜１７の最遠端部１７ａを覆う。したがって、レジストパターン１８はループ状に構成されたシリコン窒化膜１７の折返し領域を覆う。このレジストパターン１８は、フリンジパターンＦＰ１、ＦＰ３のＹ方向外枠、Ｘ方向外壁枠を規定するために設けられている。

続いて、図２２（Ａ）〜図２２（Ｃ）に示すように、シリコン窒化膜１１、１７、およびレジストパターン１８をマスクとして、シリコン層１０をＲＩＥ法により選択的に異方性エッチングする。すると、図２３に示すように、シリコン窒化膜１１、１７、および、レジストパターン１８をマスクとした領域において、シリコン層１０が残留することになる。

図２４（Ａ）〜図２４（Ｃ）に示すように、その後続けてｄＴＥＯＳ膜９、シリコン窒化膜８、シリサイド層７、シリコン層６、電極間絶縁膜５、浮遊電極４の材料膜によるスタック構造層４〜９をＲＩＥ法により異方性エッチングする。図２４（Ａ）に示すスタック構造層４〜９は、図２４（Ｂ）の中央のスタック構造層４〜９、図２４（Ｃ）に示すスタック構造層４〜９より高さが低い。これは、幅が短い方がエッチング処理されやすいためである。

その後、図２５（Ａ）〜図２５（Ｃ）に示すように、ループカット工程を行うことによりパッドを分断することで引き出し線を形成できる（図２５（Ｃ）の分断領域参照）。このとき、シリサイド層７、シリコン層６、電極間絶縁膜５、浮遊電極４の材料膜が、ワード線の屈曲延伸部ＷＬ_ｃ１、ＷＬ_ｃ３の最遠端部の領域において分断される。

図３に示すように、この最遠端部の領域はフリンジパターンＦＰ１とＦＰ３との間のＸ方向中央領域である。このようにしてループカットする。その後の工程説明は省略するが、フリンジパターンＦＰ１〜ＦＰ３の形成領域におけるワード線ＷＬ（シリサイド層７）の上面を露出させることでパッドを形成できる。

本実施形態によれば、フリンジパターンＦＰ２は、フリンジパターンＦＰ１、ＦＰ３が配置される配線Ｐ１〜Ｐ４の延伸端よりも手前側に配置されている。言い換えると、フリンジパターンＦＰ２はフリンジパターンＦＰ１およびフリンジパターンＦＰ３よりもメモリセルＭＣ側に配置されている。このため、幅広なフリンジパターンＦＰ１〜ＦＰ３の形成領域を確保できる。配線Ｐ１〜Ｐ４が、フリンジパターンＦＰ２の脇に張出してからフリンジパターンＦＰ１、ＦＰ３に連結しているため、幅広なフリンジパターンＦＰ１、ＦＰ３の構成領域を確保できる。

また、ワード線ＷＬ_３ｎ＋１の配線は、フリンジパターンＦＰ２の頂点（角部）から突出している。このためフリンジパターンＦＰ２の領域を確保し易くなり、パターン形成領域を効率的に活用できる。

また、ワード線ＷＬ_３ｎ、ＷＬ_３ｎ＋２の配線Ｐ４は、フリンジパターンＦＰ１、ＦＰ３のＸ方向端部に位置する辺部から突出している。このような場合、図２１に示すレジストパターン１８をパターニングする際の露光マスクの位置合わせが多少ずれたとしてもフリンジパターンＦＰ１、ＦＰ３の辺部から配線Ｐ４を突出させた構造を容易に形成できる。したがって、レジストパターン１８をパターニングする際の露光マスクの位置合わせ許容範囲を広くできる。

特に、トリプルパターニングを適用したときに隣接配線間の間隔が狭くなったとしても、幅広なフリンジパターンＦＰ１〜ＦＰ３の形成領域を確保できる。
また、線状のシリコン窒化膜１７の折返し領域を、矩形状のレジストパターン１８で覆い、当該レジストパターン１８をマスクとして異方性エッチングしている。このため、幅広なフリンジパターンＦＰ１、ＦＰ３の構成領域を確保できる。

本実施形態では、フリンジパターンＦＰ２と、その両脇のワード線ＷＬ_３ｎ、ＷＬ_３ｎ＋２とを同時に加工するためのマスク材としてシリコン窒化膜１１、１７を用いている。これらの膜１１、１７は同質材料であるため、シリコン窒化膜１１、１７の幅を狙い寸法幅に調整し易くなり、スタック構造層４〜９を目標寸法幅および目標間隔に加工し易くなる。

（第２実施形態）
図２６〜図４６は、第２実施形態を示すものであり、前述実施形態と異なるところは、フリンジパターンＦＰ１、ＦＰ３の引き出し部の構造である。前述実施形態と同一または類似部分には同一又は類似符号を付して必要に応じて説明を省略する。前述実施形態と異なる点は、ワード線ＷＬ_３ｎの端部のフリンジパターンＦＰ１との接続構造、ワード線ＷＬ_３ｎ＋２の端部のフリンジパターンＦＰ３との接続構造である。

本実施形態の図２６に示す平面構造を、前述実施形態の平面構造（図３参照）と比較すると、前述実施形態の各配線Ｐ２〜Ｐ４に相当する構造が存在しない。また、ワード線の屈曲延伸部ＷＬ_ｃ１、ＷＬ_ｃ３の配線Ｐ１がそれぞれフリンジパターンＦＰ１、ＦＰ３のＹ方向のメモリセルＭＣ側の辺部に直接連結されている。

ここで、ワード線ＷＬ_３ｎ−ＷＬ_３ｎ＋２間のＸ方向最大間隔は、前述実施形態の構造のＸ方向最大間隔（配線Ｐ３間の間隔）の方が本実施形態の構造のＸ方向最大間隔（配線Ｐ１間の間隔）より広く形成されている。

以下、図２７以降の図面を参照して製造方法を説明する。なお、以下の参照図面において、（Ａ）を付した図面は図２６の２７Ａ−２７Ａ線に沿う縦断面構造を示しており、（Ｂ）を付した図面は図２６の２７Ｂ−２７Ｂ線に沿う縦断面構造を示している。また、（Ｃ）を付した図面は図２６の２７Ｃ−２７Ｃ線に沿う縦断面構造を示している。

図２７（Ａ）〜図２７（Ｃ）に示すように、まず半導体基板２上に各層３〜１０、２０〜２３を順に積層する。これらの図２７（Ａ）〜図２７（Ｃ）において、２０はｄＴＥＯＳ膜、２１はハードマスク、２２は反射防止膜、２３はレジストパターンをそれぞれ示している。

製造工程は、アモルファスシリコン層１０を堆積するまで前述実施形態と同様である。アモルファスシリコン層１０を堆積した後、ｄＴＥＯＳ膜（シリコン酸化膜）２０をＣＶＤ法によって堆積し、ｄＴＥＯＳ膜２０上にハードマスク２１を塗布法により堆積する。続いて、ハードマスク２１上に反射防止膜２２を介してレジストを塗布する。

そして、レジストを露光してから現像してレジストパターン２３を形成する。レジストパターン２３をマスクとしてＲＩＥ法を用いてハードマスク２１、ｄＴＥＯＳ膜２０を順次異方性エッチングする。ｄＴＥＯＳ膜２０をエッチングする際にハードマスク２１も同時にエッチングされるが、必要に応じてハードマスク２１のエッチング残りをアッシングおよびウェットエッチング(硫酸系)を用いて除去する。このようにして図２７（Ａ）〜図２７（Ｃ）に示す構造を形成できる。図２８は、この製造段階におけるｄＴＥＯＳ膜２０の形成領域を示している。前述実施形態と同様に、この製造段階におけるｄＴＥＯＳ膜２０の最小幅は、通常のリソグラフィ技術を用いてパターニングできる幅である。

次に、図２９（Ａ）〜図２９（Ｃ）に示すように、ウェットエッチングすることでレジストパターン２３、反射防止膜２２を除去する。続いて、ｄＴＥＯＳ膜２０をウェットエッチングによりスリミングする。ドライエッチング処理を用いても良い。すると、図３０に示すように、この製造段階において、Ｘ方向、Ｙ方向共にｄＴＥＯＳ膜２０をスリミングでき、通常のリソグラフィ技術の解像限界を超える最小幅に成形できる。このｄＴＥＯＳ膜２０は製造工程上の芯パターンおよびフリンジマスクパターンとして形成される。

続いて、図３１（Ａ）〜図３１（Ｃ）に示すように、ｄＴＥＯＳ膜２０の外側壁に沿って不純物ノンドープのアモルファスシリコン２４をＣＶＤ法により堆積する。このとき、ｄＴＥＯＳ膜２０の上面および側面、並びに、不純物ドープ型のアモルファスシリコン層１０の上面上に沿って一旦ＣＶＤ法によりノンドープ型のアモルファスシリコン層２４をライナー層として堆積した後、ｄＴＥＯＳ膜２０、アモルファスシリコン層１０の上面上に堆積したアモルファスシリコン層２４を異方性エッチング処理によって選択的に除去する。これにより、ｄＴＥＯＳ膜２０の外側壁に沿ってアモルファスシリコン層２４を形成できる。図３２は、この製造段階におけるアモルファスシリコン層２４の形成領域を示している。

続いて、図３３（Ａ）〜図３３（Ｃ）に示すように、アモルファスシリコン層２４の外側壁に沿ってシリコン窒化膜（外脇パターン）２５を形成する。このとき、ｄＴＥＯＳ膜２０の上面上、アモルファスシリコン層２４の上面および側面上、並びに、アモルファスシリコン層１０の上面上に沿ってシリコン窒化膜２５をＣＶＤ法により堆積する。その後、当該シリコン窒化膜２５をＲＩＥ法により異方性エッチングする。

これにより、アモルファスシリコン層２４の外側壁に沿ってシリコン窒化膜２５を形成できる。このシリコン窒化膜２５の堆積中にアモルファスシリコン層１０、２４が結晶化されポリシリコンとなる。以下、これらのアモルファスシリコン層１０、２４をそれぞれシリコン層１０、２４として示す。図３４は、この製造段階におけるシリコン窒化膜２５の形成領域を示している。

続いて、図３５（Ａ）〜図３５（Ｃ）に示すように、シリコン層２４についてウェットエッチングにより選択的に除去する。なお、ドライエッチング処理を用いても良い。すると、図３６に示すように、ｄＴＥＯＳ膜２０の側面とシリコン窒化膜２５の側面との間のシリコン層２４が除去され、当該ｄＴＥＯＳ膜２０およびシリコン窒化膜２５の対向側面間に他の膜が介在することがなくなる。すなわち、シリコン層２４は事前にスペーサとして構成されていることになる。

続いて、図３７（Ａ）〜図３７（Ｃ）に示すように、レジストを塗布し当該レジストをパターニングしてレジストパターン２６を形成する（図３７（Ａ）、図３７（Ｂ）の断面参照）。このレジストパターン２６の形成領域は、前述実施形態とは異なり、図３８に示すように、ワード線ＷＬ_{３ｎ〜３ｎ＋２}のメモリセルＭＣ形成領域側のｄＴＥＯＳ膜２０およびシリコン窒化膜２５を覆い、当該ｄＴＥＯＳ膜２０およびシリコン窒化膜２５の最遠端部を除く領域である。このレジストパターン２６は、フリンジパターンＦＰ２の外枠を規定するために設けられている。

続いて、図３９（Ａ）〜図３９（Ｃ）に示すように、レジストパターン２６およびシリコン窒化膜２５に対し高選択性を有する条件を用いてｄＴＥＯＳ膜２０をエッチングし、ｄＴＥＯＳ膜２０を選択的に除去する。すると、図３９（Ｃ）に示す断面において、シリコン層１０上のｄＴＥＯＳ膜２０を除去できる（図４０も参照）。このｄＴＥＯＳ膜２０の除去領域は当該ｄＴＥＯＳ膜２０のフリンジマスクパターンの一部となる。

続いて、図４１（Ａ）〜図４１（Ｃ）に示すように、レジストパターン２６を剥離する。すると、図４２に示すように、メモリセルＭＣの形成領域側のｄＴＥＯＳ膜２０およびシリコン窒化膜２５の上面および側面が露出する。

続いて、図４３（Ａ）〜図４３（Ｃ）に示すように、ｄＴＥＯＳ膜２０の除去領域の一部を覆うようにレジストをパターニングしレジストパターン（第３マスクパターン）２７を形成する（図４３（Ｃ）参照）。このレジストパターン２７の形成領域は、図４４に示すように、シリコン窒化膜２５の線状に延伸する最遠端部２５ａを含む当該シリコン窒化膜２５の折返し領域を含むと共に、ｄＴＥＯＳ膜２０の残留領域を含まない矩形状の領域である。

続いて、図４５（Ａ）〜図４５（Ｃ）に示すように、レジストパターン２７、ｄＴＥＯＳ膜２０、シリコン窒化膜２５をマスクとしてスタック構造層４〜９をＲＩＥ法による異方性エッチングによって分断する。図４６は、このときのスタック構造層４〜９の残留領域を、最上層のｄＴＥＯＳ膜９の形成領域をもって示している。続いて、図２６に示すように、スタック構造層４〜９のループカット工程を行うことで分断する。この後、前述実施形態と同様に、フリンジパターンＦＰ１〜ＦＰ３のシリサイド層７の上面を露出させることで引き出し線、パッドを形成できる。

本実施形態によれば、メモリセルＭＣより遠方のｄＴＥＯＳ膜２０のフリンジマスクパターンの一部を除去し、シリコン窒化膜２５の線状の折返し領域を矩形状のレジストパターン２７で覆い、当該レジストパターン２７、シリコン窒化膜２５、ｄＴＥＯＳ膜２０の残留部をマスクとしてスタック構造層４〜９を異方性エッチングし、折返し領域のスタック構造層４〜９をループカットしている。このため、前述実施形態とほぼ同様の作用効果が得られる。

また、ワード線ＷＬ_３ｎ、ＷＬ_３ｎ＋２の配線Ｐ１は、フリンジパターンＦＰ１、ＦＰ３のＹ方向端部に位置する辺部から突出している。このような場合、図４４に示すレジストパターン２７をパターニングする際の露光マスクの位置合わせが多少ずれたとしても、フリンジパターンＦＰ１、ＦＰ３の辺部から配線Ｐ１を突出させた構造を容易に形成できる。したがって、レジストパターン２７をパターニングする際の露光マスクの位置合わせ許容範囲を広くできる。

（他の実施形態）
ＮＡＮＤ型フラッシュメモリ装置１に適用したが、その他のＥＥＰＲＯＭ、例えばＡＮＤ型等の不揮発性半導体記憶装置、また、各種配線を備えた半導体装置に適用できる。
レジストパターン１８、２７を平面的に矩形状にパターンニングした実施例を示したが、この形状に限定されるものではない。たとえば、レジストパターン１８、２７をその他の多角形（５角形、６角形など）にパターンニングしてスタック構造層４〜９をエッチング処理しても良い。

本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、４〜９はスタック構造層、１６はレジストパターン（第１マスクパターン）、１８はレジストパターン（第２マスクパターン）、２０はｄＴＥＯＳ膜（芯パターン、フリンジマスクパターン）、２４はシリコン層（スペーサ）、２５はシリコン窒化膜（外脇パターン）、２７はレジストパターン（第３マスクパターン）、ＭＣはメモリセル、ＷＬ_３ｎは３ｎ本目のワード線（配線）、ＷＬ_３ｎ＋１は３ｎ＋１本目のワード線（配線）、ＷＬ_３ｎ＋２は３ｎ＋２本目のワード線（配線）、ＦＰ１は第１フリンジパターン、ＦＰ２は第２フリンジパターン、ＦＰ３は第３フリンジパターン、を示す。

Claims (5)

1. マトリクス状に配置されたメモリセルと、
   前記メモリセルを結合するワード線であり、３ｎ＋１本目のワード線は、３ｎ本目のワード線と３ｎ＋２本目のワード線との間に延伸し、前記３ｎ本目、前記３ｎ＋１本目、前記３ｎ＋２本目のワード線は一群となってｍ回（ｍは２以上の整数）繰返し設けられたワード線と、
   前記３ｎ本目（ｎは１〜ｍの整数）のワード線の端部に位置して当該３ｎ本目のワード線の線幅より広い線幅で配置された第１フリンジパターンと、
   前記３ｎ＋１本目のワード線の端部に位置して当該３ｎ＋１本目のワード線の線幅より広い線幅で配置された第２フリンジパターンと、
   前記３ｎ＋２本目のワード線の端部に位置して当該３ｎ＋２本目のワード線の線幅より広い線幅で配置された第３フリンジパターンと、を備え、
   前記第２フリンジパターンは、前記第１フリンジパターンおよび前記第３フリンジパターンよりも前記メモリセル側に配置され、
   前記３ｎ＋１本目のワード線は、前記第２フリンジパターンの頂点から延伸し、
   前記３ｎ本目および前記３ｎ＋２本目のワード線は、前記第１および第３フリンジパターンの辺部から延伸することを特徴とする半導体装置。
2. ３ｎ＋１本目の配線は、３ｎ本目の配線と３ｎ＋２本目の配線との間に延伸し、３ｎ本目、３ｎ＋１本目、３ｎ＋２本目の配線は一群となってｍ回（ｍは２以上の整数）繰返し設けられた配線と、
   前記３ｎ本目（ｎは１〜ｍの整数）の配線の端部に位置して当該３ｎ本目の配線の線幅より広い線幅で配置された第１フリンジパターンと、
   前記３ｎ＋１本目の配線の端部に位置して当該３ｎ＋１本目の配線の線幅より広い線幅で配置された第２フリンジパターンと、
   前記３ｎ＋２本目の配線の端部に位置して当該３ｎ＋２本目の配線の線幅より広い線幅で配置された第３フリンジパターンと、を備え、
   前記第２フリンジパターンの配置領域は、前記第１フリンジパターンおよび前記第３フリンジパターンが配置される各配線の端部よりも手前側に設けられていることを特徴とする半導体装置。
3. 前記３ｎ＋１本目の配線は、前記第２フリンジパターンの頂点から延伸することを特徴とする請求項２記載の半導体装置。
4. メモリセルのゲート電極のスタック構造層を形成する工程と、
   前記スタック構造層上に３ｎ＋１本目（ｎは２以上の整数）の配線形成用の芯パターンを形成すると共に当該芯パターンの端部にフリンジマスクパターンを形成する工程と、
   前記芯パターンおよび前記フリンジマスクパターンの側壁に沿ってスペーサを形成する工程と、
   前記フリンジマスクパターンの一部および前記スペーサの一部を覆う第１マスクパターンを形成する工程と、
   前記第１マスクパターンの側壁に沿うと共に前記スペーサの側壁に沿って前記芯パターンの外方に離間して、３ｎ本目および３ｎ＋２本目の配線形成用の外脇パターンをループ状に形成する工程と、
   前記外脇パターンの線状の折返し領域を覆う第２マスクパターンを形成する工程と、
   前記芯パターン、前記外脇パターン、および、前記第２マスクパターンをマスクとして前記メモリセルのゲート電極のスタック構造層を異方性エッチングする工程と、
   前記折返し領域のスタック構造層をループカットする工程と、を備えたことを特徴とする半導体装置の製造方法。
5. メモリセルのゲート電極のスタック構造層を形成する工程と、
   前記スタック構造層上に３ｎ＋１本目（ｎは２以上の整数）の配線形成用の芯パターンを形成すると共に当該芯パターンの端部にフリンジマスクパターンを形成する工程と、
   前記芯パターンおよび前記フリンジマスクパターンの側壁に沿ってスペーサを形成する工程と、
   前記スペーサの側壁に沿って前記芯パターンの外方に離間して、３ｎ本目および３ｎ＋２本目の配線形成用の外脇パターンをループ状に形成する工程と、
   前記メモリセルのゲート電極より遠方の前記フリンジマスクパターンの一部を除去する工程と、
   前記外脇パターンの線状の折返し領域を覆う第３マスクパターンを形成する工程と、
   前記芯パターン、前記外脇パターン、および、前記第３マスクパターンをマスクとして前記メモリセルゲート電極のスタック構造層を異方性エッチングする工程と、
   前記折返し領域のスタック構造層をループカットする工程と、を備えたことを特徴とする半導体装置の製造方法。

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