JP2012204358A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】露光パターンのピッチの１／４のピッチのパターンを形成する方法でありながら、形成されたパターンの本数を４の倍数以外の数にする。
【解決手段】第２のパターンおよび第２のマスクパターンを覆うと共に第１の膜の上に第３の膜を形成する工程と、第３の膜をエッチバック処理することにより、第２のパターンおよび第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、第２のマスクパターンおよび第１の側壁マスクパターンを覆うように第３のマスクパターンを形成する工程と、第３のマスクパターンをマスクとし、第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去した後、第３のマスクパターンを除去する工程とを備えた。
【選択図】図１０

Description

本発明の実施形態は、半導体装置の製造方法に関する。
例えばＮＡＮＤ型フラッシュメモリ装置においては、大容量化・低コスト化を達成するために、素子の微細化、即ち、ビット線やワード線等の配線ピッチの微細化が進められている。そして、微細化が進むに伴い、露光装置の露光限界よりも微細なパターンを形成する方法が重要となっている。このような微細パターンの形成方法として、側壁転写プロセスが知られており、この側壁転写プロセスを２回行うことにより、露光パターンのピッチの１／４のピッチのパターンを形成することができる。
上記方法の場合、露光パターンをマスクとして犠牲膜をエッチングして芯材パターンを形成し、この芯材パターンの側壁に側壁パターンを形成し、この側壁パターンをマスクとしてエッチングを行い、露光パターンのピッチの１／２のピッチのパターンを形成する。そして、上記１／２のピッチのパターンの側壁に更に側壁パターンを形成し、この側壁パターンをマスクとしてエッチングを行うことで、前記露光パターンのピッチの１／４のピッチのパターンを形成する。
しかし、上記方法で１／４のピッチのパターンを形成すると、形成されたパターンの本数、即ち、ＮＡＮＤ型フラッシュメモリ装置であれば、メモリセルの数が必ず４の倍数となる。つまり、上記方法によると、メモリセルの数が４の倍数（即ち、２と４の公倍数）となり、４の倍数以外の数（即ち、２の倍数であって４の倍数ではない数）のメモリセルを形成することができない。この場合、余分な数のメモリセルを形成することになるから、ＮＡＮＤ Ｓｔｒｉｎｇｓ長の増加、ひいてはチップサイズの増加に繋がるという問題がある。
特開２００７−１５０１６６号公報
そこで、露光パターンのピッチの１／４のピッチのパターンを形成する方法でありながら、形成されたパターンの本数が４の倍数以外の数にすることができる半導体装置の製造方法を提供する。
本実施形態の半導体装置の製造方法は、下地材の上に第１の膜と第２の膜を積層する工程と、前記第２の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第１の領域に第１のパターンを形成し、隣接する前記第１の領域の間の第２の領域に第１のマスクパターンを形成する工程と、前記第１のパターンの幅寸法および前記第１のマスクパターンの幅寸法を細くする工程とを備える。そして、前記第１のパターンおよび前記第１のマスクパターンをマスクとして前記第２の膜をエッチングし、前記第１のパターンおよび前記第１のマスクパターンが転写された第２のパターンおよび第２のマスクパターンを形成する工程と、前記第２のパターンおよび第２のマスクパターンを覆うと共に前記第１の膜の上に第３の膜を形成する工程とを備える。さらに、前記第３の膜をエッチバック処理することにより、前記第２のパターンおよび前記第２のマスクパターンの上面を露出させ、前記第２のパターンおよび前記第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、前記第２のマスクパターンおよび前記第１の側壁マスクパターンを覆うようにレジスト膜からなる第３のマスクパターンを形成する工程とを備える。また、前記第３のマスクパターンをマスクとし、前記第２のパターンを前記第１の側壁ラインパターンに対して選択的にエッチングして除去した後、前記第３のマスクパターンを除去する工程と、前記第１の側壁ラインパターン、前記第１の側壁マスクパターンおよび前記第２のマスクパターンをマスクとして前記第１の膜をエッチングし、前記第１の側壁ラインパターン、前記第１の側壁マスクパターンおよび前記第２のマスクパターンが転写された第２の側壁ラインパターンおよび第４のマスクパターンを形成する工程とを備える。そして、前記第２の側壁ラインパターンおよび前記第４のマスクパターンを覆うと共に、前記下地材の上に第４の膜を形成する工程と、前記第４の膜をエッチバック処理することにより、前記第２の側壁ラインパターンおよび前記第４のマスクパターンの上面を露出させ、前記第２の側壁ラインパターンおよび前記第４のマスクパターンの側壁に第３の側壁ラインパターンおよび第２の側壁マスクパターンをそれぞれ形成する工程とを備える。さらに、前記第２の側壁ラインパターンおよび前記第４のマスクパターンを、前記第３の側壁ラインパターンおよび前記第２の側壁マスクパターンに対して選択的にエッチングして除去する工程と、前記第３の側壁ラインパターンおよび前記第２の側壁マスクパターンをマスクとして前記下地材をパターニングする工程とを備えてなるところに特徴を有する。
本実施形態の他の半導体装置の製造方法は、下地材の上に第５の膜と第６の膜と第７の膜を積層する工程と、前記第７の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第１の領域に第１のパターンを形成し、隣接する前記第１の領域の間の第２の領域に第１のマスクパターンを形成する工程と、前記第１のパターンの幅寸法および前記第１のマスクパターンの幅寸法を細くする工程とを備える。そして、前記第１のパターンおよび前記第１のマスクパターンをマスクとして前記第７の膜をエッチングし、前記第１のパターンおよび前記第１のマスクパターンが転写された第２のパターンおよび第２のマスクパターンをそれぞれ形成する工程と、前記第２のパターンおよび第２のマスクパターンを覆うと共に前記第６の膜の上に第８の膜を形成する工程とを備える。さらに、前記第８の膜をエッチバック処理することにより、前記第２のパターンおよび前記第２のマスクパターンの上面を露出させ、前記第２のパターンおよび前記第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、前記第２のマスクパターンおよび前記第１の側壁マスクパターンを覆うようにレジスト膜からなる第３のマスクパターンを形成する工程とを備える。また、前記第３のマスクパターンをマスクとし、前記第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去した後、前記第３のマスクパターンを除去する工程と、前記第１の側壁ラインパターン、前記第１の側壁マスクパターンおよび前記第２のマスクパターンをマスクとして前記第５の膜をエッチングし、前記側壁ラインパターン、前記側壁マスクパターンおよび前記第２のマスクパターンが転写された第２の側壁ラインパターンおよび第４のマスクパターンを形成する工程とを備える。そして、前記第２の側壁ラインパターンおよび前記第４のマスクパターンを覆うと共に、前記下地材の上に第９の膜を形成する工程と、前記第９の膜をエッチバック処理することにより、前記第２の側壁ラインパターンおよび前記第４のマスクパターンの上面を露出させ、前記第２の側壁ラインパターンおよび前記第４のマスクパターンの側壁に第３の側壁ラインパターンおよび第３の側壁マスクパターンをそれぞれ形成する工程とを備える。さらに、前記第２の側壁ラインパターンおよび前記第４のマスクパターンを、前記第３の側壁ラインパターンおよび前記第３の側壁マスクパターンに対して選択的にエッチングして除去する工程と、前記第３の側壁ラインパターン、前記第３の側壁マスクパターンおよび前記第５の膜をマスクとして前記下地材をパターニングする工程とを備えてなる。
本実施形態の他の半導体装置の製造方法は、下地材の上に第５の膜と第６の膜と第７の膜を積層する工程と、前記第７の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第１の領域に第１のパターンを形成する工程と、前記第１のパターンの幅寸法を細くする工程と、前記第１のパターンをマスクとして前記第７の膜をエッチングし、前記第１のパターンが転写された第２のパターンを形成する工程とを備える。そして、前記第２のパターンを覆うと共に前記第６の膜の上に第８の膜を形成する工程と、前記第８の膜をエッチバック処理することにより、前記第２のパターンの上面を露出させ、前記第２のパターンの側壁に第１の側壁ラインパターンを形成する工程と、前記第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去する工程とを備える。さらに、前記第１の側壁ラインパターンをマスクとして前記第５の膜をエッチングし、前記側壁ラインパターンが転写された第２の側壁ラインパターンを形成する工程と、前記第２の側壁ラインパターンを覆うと共に、前記下地材の上に第９の膜を形成する工程と、前記第９の膜をエッチバック処理することにより、前記第２の側壁ラインパターンの上面を露出させ、前記第２の側壁ラインパターンの側壁に第３の側壁ラインパターンを形成する工程とを備える。また、前記第２の側壁ラインパターンを、前記第３の側壁ラインパターンに対して選択的にエッチングして除去する工程と、隣接する前記第１の領域の間の第２の領域に、前記第３の側壁ラインパターンの中の前記第２の領域に最も近い側の端部に配設された第３の側壁ラインパターンの上面および第２の領域に近い側の側面を覆うように第５のマスクパターンを形成する工程と、前記第３の側壁ラインパターン、前記第５のマスクパターンおよび前記第５の膜をマスクとして前記下地材をパターニングする工程とを備える。
第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図 メモリセル領域の一部のレイアウトパターンを示す模式的な平面図 （ａ）は図２中の３Ａ−３Ａ線に沿って示す模式的な断面図、（ｂ）は図２中の３Ｂ−３Ｂ線に沿って示す模式的な断面図 （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１）、（ｂ）は製造途中における模式的な上面図（その１） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その２）、（ｂ）は製造途中における模式的な上面図（その２） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その３）、（ｂ）は製造途中における模式的な上面図（その３） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その４）、（ｂ）は製造途中における模式的な上面図（その４） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その５）、（ｂ）は製造途中における模式的な上面図（その５） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その６）、（ｂ）は製造途中における模式的な上面図（その６） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その７）、（ｂ）は製造途中における模式的な上面図（その７） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その８）、（ｂ）は製造途中における模式的な上面図（その８） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その９）、（ｂ）は製造途中における模式的な上面図（その９） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１０）、（ｂ）は製造途中における模式的な上面図（その１０） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１１）、（ｂ）は製造途中における模式的な上面図（その１１） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１２）、（ｂ）は製造途中における模式的な上面図（その１２） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１３）、（ｂ）は製造途中における模式的な上面図（その１３） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１４）、（ｂ）は製造途中における模式的な上面図（その１４） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１５）、（ｂ）は製造途中における模式的な上面図（その１５） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１６）、（ｂ）は製造途中における模式的な上面図（その１６） 第２実施形態を示す図５相当図 図６相当図 図７相当図 図８相当図 図９相当図 図１０相当図 図１１相当図 図１２相当図 図１３相当図 図１４相当図 図１５相当図 第３実施形態を示す図２１相当図 図２２相当図 図２３相当図 図２４相当図 図２５相当図 図２６相当図 図２７相当図 図２８相当図 図２９相当図 図３０相当図
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３４個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
次に、本実施形態のメモリセル領域におけるゲート電極構造について、図３を参照しながら説明する。図３（ａ）は、図２の３Ａ−３Ａ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図３（ｂ）は、図２の３Ｂ−３Ｂ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図である。
図３（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図２中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２を構成している。
メモリセルトランジスタＴｒｍは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸窒化膜を用いている。浮遊ゲート電極ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（それぞれの膜厚が、例えばいずれも３ｎｍから１０ｎｍである）の膜、即ち、いわゆるＯＮＯ膜を用いている。
制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。尚、導電層１０をすべてシリサイド層（即ち、シリサイド層単体）で構成しても良い。
また、図３（ａ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、互いに電気的に分離されている。ゲート電極ＭＧ間にはメモリセル間絶縁膜１１が形成されている。このメモリセル間絶縁膜１１としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。
メモリセル間絶縁膜１１の上面、制御ゲート電極ＣＧの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜１２が形成されている。このライナー絶縁膜１２上には、例えばシリコン酸化膜からなる層間絶縁膜１３が形成されている。ライナー絶縁膜１２は、シリコン酸化膜からなる層間絶縁膜１３の形成時に酸化剤が制御ゲート電極ＣＧへ到達することを防ぎ、特にシリサイド層１０ｂの酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、制御ゲート電極ＣＧ間はライナー絶縁膜１２を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
さて、上記した構成のＮＡＮＤ型フラッシュメモリ装置を製造する際において、本実施形態による製造方法を適用する加工工程について説明する。１つ目の適用対象の加工工程は、ＮＡＮＤ型フラッシュメモリ装置のワード線ＷＬとなるゲート電極ＭＧを分離加工する工程である。２つ目の適用対象の加工工程は、ＮＡＮＤ型フラッシュメモリ装置の素子分離用の溝４を形成する工程である。
次に、上記１つ目の適用対象の加工工程、即ち、ゲート電極ＭＧを分離する工程について、図４〜図１９を参照して説明する。尚、図４（ａ）〜図１９（ａ）は、図３（ａ）に対応する構造の断面であって、ワード線ＷＬおよびその両側の選択ゲート線ＳＧＬを含む構造の断面の製造段階を模式的に示す。図４（ｂ）〜図１９（ｂ）は、上記構造の上面の製造段階を模式的に示す。
まず、加工前の状態を示す図４において、シリコン基板１の上面にはゲート絶縁膜７が形成され、その上面にゲート電極ＭＧを構成する膜が積層形成されている。ゲート電極ＭＧを構成する膜は、下から多結晶シリコン膜８、電極間絶縁膜９および多結晶シリコン膜１０である。この場合、ゲート電極ＭＧを構成する膜８〜１０が被加工物、即ち、下地材とされる。尚、電極間絶縁膜９における選択ゲート線ＳＧＬを形成する部分には、貫通孔が形成されており、この貫通孔を通して上下の多結晶シリコン膜８、９が導通している。
次いで、図５に示すように、多結晶シリコン膜１０上にマスク膜としてシリコン窒化膜（第１の膜）１５を形成し、更に、このシリコン窒化膜１５上にマスク膜としてシリコン酸化膜（第２の膜）１６を形成する。
続いて、図６に示すように、複数のワード線形成領域（第１の領域）１７にラインアンドスペースパターンを形成するために、通常のフォトリソグラフィを用いて、シリコン酸化膜１６上に複数のフォトレジストパターン（第１のパターン）１８を形成する。これらのフォトレジストパターン１８は、ビット線方向（図６中左右方向）に第１のピッチＰ１で配置されており、第１のピッチＰ１のラインアンドスペースパターンを構成している。そして、上記フォトレジストパターン１８の形成と同時に、選択ゲート線形成領域（第２の領域）１９を覆う形で、通常のフォトリソグラフィを用いて、シリコン酸化膜１６上に複数のフォトレジストパターン（第１のマスクパターン）２０を形成する。尚、ワード線形成領域１７に形成されるフォトレジストパターン１８のラインの本数は、ワード線形成領域１７に最終的に形成されるシュリンクパターンＡ（図１４（ａ）参照）のラインの本数「３４」から「２」を引いた数値「３２」を「４」で割った数値「８」に設定されている。そして、フォトレジストパターン１８のライン（スペース）の幅寸法Ｗの１／４の幅寸法ｄのライン（スペース）からなるラインアンドスペースパターンのシュリンクパターンＡが、最終的に形成される。尚、フォトレジストパターン１８とフォトレジストパターン２０との間の距離は、フォトレジストパターン１８のライン（スペース）の幅寸法Ｗと同じ寸法に設定されている。なお、幅寸法とは、図６のＷの方向の寸法とする。
次に、図７に示すように、通常のスリミング技術を用いて、フォトレジストパターン１８をスリミングする。この場合、ラインの幅寸法が３ｄ、スペースの幅寸法が５ｄとなるフォトレジストパターン１８ａが得られるように、フォトレジストパターン１８のラインの両側面をｄ／２の幅寸法だけスリミングする。尚、フォトレジストパターン２０は、その両側面がスリミングされてフォトレジストパターン２０ａとなる。
続いて、図８に示すように、フォトレジストパターン１８ａ、２０ａをマスクとして用いて、ＲＩＥ（reactive ion etching）によってシリコン酸化膜（マスク膜）１６をパターニングする。これにより、ワード線形成領域１７には、ダミーラインパターン（第２のパターン）２２が形成される。また、選択ゲート線形成領域１９には、ダミーマスクパターン（第２のマスクパターン）２３が形成される。
次いで、ＣＶＤ（chemical vapor deposition）により全面にアモルファスシリコン膜（第３の膜）２４を形成し、このアモルファスシリコン膜２４によって、ダミーラインパターン２２及びダミーマスクパターン２３を覆う。続いて、ＲＩＥ等の異方性エッチングによってアモルファスシリコン膜２４をエッチング（エッチバック処理）する。その結果、図９に示すように、ダミーラインパターン２２及びダミーマスクパターン２３の上面を露出させ、ダミーラインパターン２２の側壁（側面）には、側壁ラインパターン（第１の側壁ラインパターン）２５が形成されると共に、ダミーマスクパターン２３の側壁（側面）には、側壁マスクパターン（第１の側壁マスクパターン）２６が形成される。
次に、図１０に示すように、選択ゲート線形成領域１９に、通常のフォトリソグラフィを用いて、側壁マスクパターン２６およびダミーマスクパターン２３を覆うようにフォトレジストパターン（第３マスクパターン）２７を形成する。
この後、図１１に示すように、フッ酸等のウエットエッチング液を用いてウエットエッチングし、ダミーラインパターン２２を除去する。このとき、ダミーマスクパターン２３は、フォトレジストパターン２７で覆われているので除去されずに残り、この後にマスク材として用いられる。図１１は、ウエットエッチングした後、フォトレジストパターン２７を除去した状態を示す。
続いて、側壁マスクパターン２６、ダミーマスクパターン２３および側壁ラインパターン２５をマスク膜として用いて、ＲＩＥによってシリコン窒化膜１５をパターニングする。これにより、図１２に示すように、ワード線形成領域１７には、ダミーラインパターン（第２の側壁ラインパターン）２８が形成される。また、選択ゲート線形成領域１９には、ダミーマスクパターン（第４のマスクパターン）２９が形成される。
次に、ＣＶＤにより全面にシリコン酸化膜（第４の膜）３０を形成し、このシリコン酸化膜３０によって、ダミーラインパターン２８及びダミーマスクパターン２９を覆う。続いて、ＲＩＥ等の異方性エッチングによってシリコン酸化膜３０をエッチング（エッチバック処理）する。その結果、図１３に示すように、ダミーラインパターン２８及びダミーマスクパターン２９の上面を露出させ、ダミーラインパターン２８の側壁（側面）には、側壁ラインパターン（第３の側壁ラインパターン）３１が形成されると共に、ダミーマスクパターン２９の側壁には、側壁マスクパターン（第２の側壁マスクパターン）３２が形成される。
この後、図１４に示すように、燐酸等のウエットエッチング液を用いてウエットエッチングして、ダミーラインパターン２８およびダミーマスクパターン２９を除去する。これにより、ワード線形成領域１７に、側壁ラインパターン３１および側壁マスクパターン３２から構成されたシュリンクパターンＡが形成される。この場合、ワード線形成領域１７に形成されたシュリンクパターンＡのラインの本数は、側壁ラインパターン３１の本数３２と側壁マスクパターン３２の本数２とを合わせた本数３４となり、４の倍数以外の数のラインを形成することができた。
次に、図１５に示すように、選択ゲート線形成領域１９において下地材（多結晶シリコン層１０、電極間絶縁膜９、多結晶シリコン層８）上に、通常のフォトリソグラフィを用いて、側壁マスクパターン３２にフォトレジストがかからないようにフォトレジストパターン３３を形成する。これと同時に、図示しない周辺回路形成領域の下地材上に、フォトレジストパターン（図示しない）を形成する。選択ゲート線形成領域１９のフォトレジストパターン３３は選択ゲート線パターンを形成するために用いられ、周辺回路形成領域のフォトレジストパターンは周辺回路パターン（例えば、周辺回路トランジスタのゲートパターン）を形成するために用いられる。
続いて、図１６に示すように、下地材のエッチングを同一工程で行う。即ち、ワード線形成領域１７では、側壁ラインパターン３１および側壁マスクパターン３２をマスクとして、多結晶シリコン層１０（制御ゲート電極膜）、電極間絶縁膜９および多結晶シリコン層８（浮遊ゲート電極膜）がエッチングされる。そして、選択ゲート線形成領域１９と周辺回路形成領域では、フォトレジストパターン３３をマスクとして、多結晶シリコン層１０（制御ゲート電極膜）、電極間絶縁膜９および多結晶シリコン層８（浮遊ゲート電極膜）がエッチングされる。
この後、図１７に示すように、マスク部分（側壁ラインパターン３１、側壁マスクパターン３２、フォトレジストパターン３３）を除去する。これにより、ワード線形成領域１７においては、初めに形成したフォトレジストパターン１９のラインの本数８を４倍した数３２に２を増えた数３４、即ち、３４本のメモリセルおよびワード線ＷＬのパターンが形成される。選択ゲート線形成領域１９では、選択トランジスタおよび選択ゲート線ＳＧＬのパターンが形成され、さらに周辺回路領域では、例えば周辺回路トランジスタのゲートパターンが形成される。
ここで、注意すべきことは、図１３に示す工程において、側壁ラインパターン２５がダミーラインパターン２２の全側面に形成されてしまうことである。即ち、ダミーラインパターン２２を囲む閉ループ形状の側壁ラインパターン２５が形成されることになる。このような閉ループ形状の側壁ラインパターン２５をマスクとして用いて下地材をエッチングすると、閉ループ形状の下地材パターン（メモリセルおよびワード線ＷＬのパターン）が形成されることになる。この構成の場合、下地材パターンとしてワード線ＷＬ等の配線を形成する場合には、隣接する配線がつながって接続してしまうため、正常な動作が妨げられてしまう。そこで、上記閉ループ形状の下地材パターンの端部を除去して切断する工程を行う。
具体的には、図１８に示すように、ワード線形成領域１７および選択ゲート線形成領域１９において、通常のフォトリソグラフィを用いてフォトレジストパターン３４を形成し、このフォトレジストパターン３４によって、上記閉ループ形状の下地材パターンの端部を除く部分を覆う。
次に、フォトレジストパターン３４をマスクとして用いて、上記下地材（閉ループ形状の下地材パターン）をエッチングする。これにより、上記閉ループ形状の下地材パターンの端部（下地材の両端部分）が除去され、上記端部以外の部分が残る。そして、フォトレジストパターン３４を除去する。これにより、図１９に示すように、閉ループ形状の下地材パターンの端部を切断することができ、隣接する下地材パターン（即ち、メモリセルおよびワード線ＷＬのパターン）を分断することができる。
上記した構成の本実施形態によれば、露光パターン１８のピッチの１／４のピッチのパターンＡを形成する方法でありながら、形成されたパターンＡの本数を４の倍数以外の数にすることができる。
（第２実施形態）
図２０〜図３１は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第１実施形態では、選択ゲート線形成領域１９と周辺回路形成領域において、フォトレジストパターン３３をマスクとして、多結晶シリコン層１０、電極間絶縁膜９および多結晶シリコン層８をエッチングしたが、第２実施形態では、ハードマスクを入れてエッチングするように構成した。以下、第２実施形態について、図２０〜図３１を参照して具体的に説明する。
まず、図２０に示すように、多結晶シリコン膜１０上にマスク膜としてシリコン窒化膜（第５の膜）１５を形成し、このシリコン窒化膜１５上にマスク膜として多結晶シリコン膜（第６の膜）３５を形成し、更に、上記多結晶シリコン膜３５上にマスク膜としてシリコン酸化膜（第７の膜）３６を形成する。
続いて、図２１に示すように、第１実施形態と同様に、ワード線形成領域１７にラインアンドスペースパターンを形成するために、通常のフォトリソグラフィを用いて、シリコン酸化膜３６上に複数のフォトレジストパターン（予備パターン）１８を形成する。これらのフォトレジストパターン１８は、ビット線方向（図６中左右方向）に第１のピッチＰ１で配置されており、第１のピッチＰ１のラインアンドスペースパターンを構成している。そして、上記フォトレジストパターン１８の形成と同時に、選択ゲート線形成領域１９を覆う形で、通常のフォトリソグラフィを用いて、シリコン酸化膜１６上に複数のフォトレジストパターン２０を形成する。
次に、図２２に示すように、第１実施形態と同様に、通常のスリミング技術を用いて、フォトレジストパターン１８、２０をスリミングして、フォトレジストパターン１８ａ、２０ａを得る。
続いて、図２３に示すように、第１実施形態と同様に、フォトレジストパターン１８ａ、２０ａをマスクとして用いて、ＲＩＥ（reactive ion etching）によってシリコン酸化膜（マスク膜）３６をパターニングする。これにより、ワード線形成領域１７には、ダミーラインパターン２２が形成される。また、選択ゲート線形成領域１９には、ダミーマスクパターン２３が形成される。
次いで、ＣＶＤ（chemical vapor deposition）により全面にシリコン窒化膜（第８の膜）３７を形成し、このシリコン窒化膜３７によって、ダミーラインパターン２２及びダミーマスクパターン２３を覆う。続いて、ＲＩＥ等の異方性エッチングによってシリコン窒化膜３７をエッチング（エッチバック処理）する。その結果、図２４に示すように、ダミーラインパターン２２及びダミーマスクパターン２３の上面を露出させ、ダミーラインパターン２２の側壁（側面）には、側壁ラインパターン（第１の側壁ラインパターン）３８が形成されると共に、ダミーマスクパターン２３の側壁（側面）には、側壁マスクパターン（第１の側壁マスクパターン）３９が形成される。
次に、図２５に示すように、第１実施形態と同様に、選択ゲート線形成領域１９に、通常のフォトリソグラフィを用いて、側壁マスクパターン３９およびダミーマスクパターン２３を覆うようにフォトレジストパターン２７を形成する。
この後、図２６に示すように、フッ酸等のウエットエッチング液を用いてウエットエッチングし、ダミーラインパターン２２を除去する。このとき、ダミーマスクパターン２３は、フォトレジストパターン２７で覆われているので除去されずに残り、この後にマスク材として用いられる。図２６は、ウエットエッチングした後、フォトレジストパターン２７を除去した状態を示す。
続いて、側壁マスクパターン２６、ダミーマスクパターン２３および側壁ラインパターン２５をマスク膜として用いて、ＲＩＥによって多結晶シリコン膜３５をパターニングする。これにより、図２７に示すように、ワード線形成領域１７には、ダミーラインパターン（第２の側壁ラインパターン）４０が形成される。また、選択ゲート線形成領域１９には、ダミーマスクパターン（第４のマスクパターン）４１が形成される。
次に、ＣＶＤにより全面にシリコン酸化膜（第９の膜）４２を形成し、このシリコン酸化膜４２によって、ダミーラインパターン４０及びダミーマスクパターン４１を覆う。続いて、ＲＩＥ等の異方性エッチングによってシリコン酸化膜４２をエッチング（エッチバック処理）する。その結果、図２８に示すように、ダミーラインパターン４０及びダミーマスクパターン４１の上面を露出させ、ダミーラインパターン４０の側壁（側面）には、側壁ラインパターン（第３の側壁ラインパターン）４３が形成されると共に、ダミーマスクパターン４１の側壁（側面）には、側壁マスクパターン（第３の側壁マスクパターン）４４が形成される。
この後、図２９に示すように、燐酸等のウエットエッチング液を用いてウエットエッチングして、ダミーラインパターン４０およびダミーマスクパターン４１を除去する。これにより、ワード線形成領域１７に、側壁ラインパターン４３および側壁マスクパターン４４から構成されたシュリンクパターンＡが形成される。この場合、ワード線形成領域１７に形成されたシュリンクパターンＡのラインの本数は、側壁ラインパターン４３の本数「３２」と側壁マスクパターン４４の本数「２」とを合わせた本数「３４」となり、４の倍数以外の数のラインを形成することができる。
次に、図３０に示すように、選択ゲート線形成領域１９においてシリコン窒化膜１５上に、通常のフォトリソグラフィを用いて、側壁マスクパターン４４にフォトレジストがかからないようにフォトレジストパターン３３を形成する。これと同時に、図示しない周辺回路形成領域の下地材上に、フォトレジストパターン（図示しない）を形成する。選択ゲート線形成領域１９のフォトレジストパターン３３は選択ゲート線パターンを形成するために用いられ、周辺回路形成領域のフォトレジストパターンは周辺回路パターン（例えば、周辺回路トランジスタのゲートパターン）を形成するために用いられる。
続いて、図３１に示すように、シリコン窒化膜１５および下地材（多結晶シリコン層１０、電極間絶縁膜９、多結晶シリコン層８）のエッチングを同一工程で行う。即ち、ワード線形成領域１７では、側壁ラインパターン４３および側壁マスクパターン４４更にシリコン窒化膜１５をマスクとして、多結晶シリコン層１０（制御ゲート電極膜）、電極間絶縁膜９および多結晶シリコン層８（浮遊ゲート電極膜）がエッチングされる。そして、選択ゲート線形成領域１９と周辺回路形成領域では、フォトレジストパターン３３およびシリコン窒化膜１５をマスクとして、多結晶シリコン層１０（制御ゲート電極膜）、電極間絶縁膜９および多結晶シリコン層８（浮遊ゲート電極膜）がエッチングされる。
この後、マスク部分（側壁ラインパターン４３、側壁マスクパターン４４、フォトレジストパターン３３、シリコン窒化膜１５）を除去する。これにより、第１実施形態の図１７（ａ）に示すように、ワード線形成領域１７においては、初めに形成したフォトレジストパターン１８のラインの本数「８」を４倍した数「３２」に「２」を増えた数「３４」、即ち、３４本のメモリセルおよびワード線ＷＬのパターンが形成される。選択ゲート線形成領域１９では、選択トランジスタおよび選択ゲート線ＳＧＬのパターンが形成され、さらに周辺回路領域では、例えば周辺回路トランジスタのゲートパターンが形成される。
上述した以外の第２実施形態の構成は、第１実施形態と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態では、選択ゲート線形成領域１９と周辺回路形成領域において、下地材（多結晶シリコン層１０、電極間絶縁膜９、多結晶シリコン層８）をエッチングする際に、フォトレジストパターン３３およびシリコン窒化膜１５をマスクとしてエッチングする構成としたので、マスクが消失することがない状態で下地材のエッチングを完了することができる。
（第３実施形態）
図３２〜図４１は、第３実施形態を示すものである。尚、第２実施形態と同一構成には、同一符号を付している。前記第２実施形態では、ワード線形成領域１７にシュリンクパターンＡのラインとして３２＋２＝３４本のラインを形成するように構成したが、第３実施形態では、ワード線形成領域１７にシュリンクパターンＡのラインとして３２−２＝３０本のラインを形成するように構成した。以下、第３実施形態について、図３２〜図４１を参照して具体的に説明する。
まず、第２実施形態と同様にして、図２０に示すように、多結晶シリコン膜１０上にマスク膜としてシリコン窒化膜１５を形成し、このシリコン窒化膜１５上にマスク膜として多結晶シリコン膜３５を形成し、更に、上記多結晶シリコン膜３５上にマスク膜としてシリコン酸化膜３６を形成する。
次に、図３２に示すように、ワード線形成領域１７にラインアンドスペースパターンを形成するために、通常のフォトリソグラフィを用いて、シリコン酸化膜３６上に複数のフォトレジストパターン１８を形成する。これらのフォトレジストパターン１８は、ビット線方向（図３２中左右方向）に第１のピッチＰ１で配置されており、第１のピッチＰ１のラインアンドスペースパターンを構成している。
そして、図３３に示すように、第２実施形態と同様に、通常のスリミング技術を用いて、フォトレジストパターン１８をスリミングして、フォトレジストパターン１８ａを得る。
続いて、図３４に示すように、第２実施形態と同様に、フォトレジストパターン１８ａをマスクとして用いて、ＲＩＥ（reactive ion etching）によってシリコン酸化膜（マスク膜）３６をパターニングする。これにより、ワード線形成領域１７には、ダミーラインパターン２２が形成される。
次いで、ＣＶＤ（chemical vapor deposition）により全面にシリコン窒化膜３７を形成し、このシリコン窒化膜３７によって、ダミーラインパターン２２を覆う。続いて、ＲＩＥ等の異方性エッチングによってシリコン窒化膜３７をエッチング（エッチバック処理）する。その結果、図３５に示すように、ダミーラインパターン２２の上面を露出させ、ダミーラインパターン２２の側壁（側面）には、側壁ラインパターン３８が形成される。
この後、図３６に示すように、フッ酸等のウエットエッチング液を用いてウエットエッチングし、ダミーラインパターン２２を除去する。続いて、側壁ラインパターン３５をマスク膜として用いて、ＲＩＥによって多結晶シリコン膜３５をパターニングする。これにより、図３７に示すように、ワード線形成領域１７には、ダミーラインパターン４０が形成される。
次に、ＣＶＤにより全面にシリコン酸化膜４２を形成し、このシリコン酸化膜４２によって、ダミーラインパターン４０を覆う。続いて、ＲＩＥ等の異方性エッチングによってシリコン酸化膜４２をエッチング（エッチバック処理）する。その結果、図３８に示すように、ダミーラインパターン４０の上面を露出させ、ダミーラインパターン４０の側壁（側面）には、側壁ラインパターン４３が形成される。
この後、図３９に示すように、燐酸等のウエットエッチング液を用いてウエットエッチングして、ダミーラインパターン４０を除去する。これにより、ワード線形成領域１７に側壁ラインパターン４３からなるラインアンドスぺースパターンが形成され、この側壁ラインパターン４３のラインの本数は「３２」となる。
次に、図４０に示すように、選択ゲート線形成領域１９に、通常のフォトリソグラフィを用いて、ワード線形成領域１７のうちの選択ゲート線形成領域１９に最も近い側の端部に配設された側壁ラインパターン４３の上面および側面（選択ゲート線形成領域１９に近い側の側面）を覆うようにフォトレジストパターン（第５のマスクパターン）４５を形成する。このフォトレジストパターン４５によりワード線形成領域１７の端部の側壁ラインパターン４３が覆われることにより、ワード線形成領域１７に形成された側壁ラインパターン４３のラインの本数は「３０」となる。これにより、ワード線形成領域１７に、３０本の側壁ラインパターン４３からなるシュリンクパターンＡが形成される。
そして、上記フォトレジストパターン４５の形成と同時に、図示しない周辺回路形成領域の下地材上に、フォトレジストパターン（図示しない）を形成する。選択ゲート線形成領域１９のフォトレジストパターン４５は選択ゲート線パターンを形成するために用いられ、周辺回路形成領域のフォトレジストパターンは周辺回路パターン（例えば、周辺回路トランジスタのゲートパターン）を形成するために用いられる。
続いて、図４１に示すように、シリコン窒化膜１５および下地材（多結晶シリコン層１０、電極間絶縁膜９、多結晶シリコン層８）のエッチングを同一工程で行う。即ち、ワード線形成領域１７では、側壁ラインパターン４３およびシリコン窒化膜１５をマスクとして、多結晶シリコン層１０（制御ゲート電極膜）、電極間絶縁膜９および多結晶シリコン層８（浮遊ゲート電極膜）がエッチングされる。そして、選択ゲート線形成領域１９と周辺回路形成領域では、フォトレジストパターン４５および側壁ラインパターン４３更にシリコン窒化膜１５をマスクとして、多結晶シリコン層１０（制御ゲート電極膜）、電極間絶縁膜９および多結晶シリコン層８（浮遊ゲート電極膜）がエッチングされる。
この後、マスク部分（側壁ラインパターン４３、フォトレジストパターン４５、シリコン窒化膜１５）を除去する。これにより、第１実施形態の図１７（ａ）に示すように、ワード線形成領域１７においては、初めに形成したフォトレジストパターン１８のラインの本数「８」を４倍した数「３２」から「２」を引いた数「３０」、即ち、３０本のメモリセルおよびワード線ＷＬのパターンが形成される。選択ゲート線形成領域１９では、選択トランジスタおよび選択ゲート線ＳＧＬのパターンが形成され、さらに周辺回路領域では、例えば周辺回路トランジスタのゲートパターンが形成される。
上述した以外の第３実施形態の構成は、第２実施形態と同じ構成となっている。従って、第３実施形態においても、第２実施形態とほぼ同じ作用効果を得ることができる。特に、第３実施形態では、ワード線形成領域１７にシュリンクパターンＡのラインとして３２−２＝３０本のラインを形成する構成としたので、４の倍数以外の数、即ち、４の倍数から２を引いた数のラインを形成することができる（尚、第１及び第２の実施形態では、４の倍数に２を加算した数のラインを形成することができる）。
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した第１および第２実施形態では、ワード線形成領域１７に３４本のワード線ＷＬを形成する構成に適用し、第３実施形態では、ワード線形成領域１７に３０本のワード線ＷＬを形成する構成に適用したが、これらに限られるものではなく、４の倍数以外の２の倍数であって３４、３０以外の本数のワード線ＷＬを形成する構成に適用しても良い。
また、上記各実施形態では、ＮＡＮＤ型フラッシュメモリ装置のワード線ＷＬとなるゲート電極ＭＧを電極分離する工程に適用したが、これに代えて、ＮＡＮＤ型フラッシュメモリ装置の素子分離用の溝４を形成する工程に適用しても良い。更に、上記各実施形態では、ＮＡＮＤ型フラッシュメモリ装置の製造方法に適用したが、これに限られるものではなく、他の半導体装置の製造方法に適用しても良い。
以上のように、本実施形態の半導体装置の製造方法によると、露光パターン１８のピッチの１／４のピッチのパターンＡを形成する方法でありながら、形成されたパターンＡの本数を４の倍数以外の数にすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１はシリコン基板、７はゲート絶縁膜、８は多結晶シリコン膜、９は電極間絶縁膜、１０は多結晶シリコン膜、１５はシリコン窒化膜（第１の膜、第５の膜）、１６はシリコン酸化膜（第２の膜）、１７はワード線形成領域（第１の領域）、１８はフォトレジストパターン、１９は選択ゲート線形成領域（第２の領域）、２０はフォトレジストパターン（第１のマスクパターン）、２２はダミーラインパターン（第２のパターン）、２３はダミーマスクパターン（第２のマスクパターン）、２４はアモルファスシリコン膜（第３の膜）、２５は側壁ラインパターン（第１の側壁ラインパターン）、２６は側壁マスクパターン（第１の側壁マスクパターン）、２７はフォトレジストパターン（第３のマスクパターン）、２８はダミーラインパターン（第２の側壁ラインパターン）、２９はダミーマスクパターン（第４のマスクパターン）、３０はシリコン酸化膜（第４の膜）、３１は側壁ラインパターン（第３の側壁ラインパターン）、３２は側壁マスクパターン（第２の側壁マスクパターン）、３３はフォトレジストパターン、３４はフォトレジストパターン、３５は多結晶シリコン膜（第６の膜）、３６はシリコン酸化膜（第７の膜）、３７はシリコン窒化膜（第８の膜）、３８は側壁ラインパターン（第１の側壁ラインパターン）、３９は側壁マスクパターン（第１の側壁マスクパターン）、４０はダミーラインパターン（第２の側壁ラインパターン）、４１はダミーマスクパターン（第４のマスクパターン）、４２はシリコン酸化膜（第９の膜）、４３は側壁ラインパターン（第３の側壁ラインパターン）、４４は側壁マスクパターン（第３の側壁マスクパターン）、４５はフォトレジストパターン（第５のマスクパターン）である。
第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図 メモリセル領域の一部のレイアウトパターンを示す模式的な平面図 （ａ）は図２中の３Ａ−３Ａ線に沿って示す模式的な断面図、（ｂ）は図２中の３Ｂ−３Ｂ線に沿って示す模式的な断面図 （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１）、（ｂ）は製造途中における模式的な上面図（その１） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その２）、（ｂ）は製造途中における模式的な上面図（その２） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その３）、（ｂ）は製造途中における模式的な上面図（その３） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その４）、（ｂ）は製造途中における模式的な上面図（その４） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その５）、（ｂ）は製造途中における模式的な上面図（その５） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その６）、（ｂ）は製造途中における模式的な上面図（その６） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その７）、（ｂ）は製造途中における模式的な上面図（その７） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その８）、（ｂ）は製造途中における模式的な上面図（その８） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その９）、（ｂ）は製造途中における模式的な上面図（その９） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１０）、（ｂ）は製造途中における模式的な上面図（その１０） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１１）、（ｂ）は製造途中における模式的な上面図（その１１） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１２）、（ｂ）は製造途中における模式的な上面図（その１２） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１３）、（ｂ）は製造途中における模式的な上面図（その１３） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１４）、（ｂ）は製造途中における模式的な上面図（その１４） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１５）、（ｂ）は製造途中における模式的な上面図（その１５） （ａ）は製造途中における図２中の３Ａ−３Ａ線の延長線に沿って示す模式的な断面図（その１６）、（ｂ）は製造途中における模式的な上面図（その１６） 第２実施形態を示す図５相当図 図６相当図 図７相当図 図８相当図 図９相当図 図１０相当図 図１１相当図 図１２相当図 図１３相当図 図１４相当図 図１５相当図 図１６相当図 第３実施形態を示す図２１相当図 図２２相当図 図２３相当図 図２４相当図 図２６相当図 図２７相当図 図２８相当図 図２９相当図 図３０相当図 図３１相当図

Claims (5)

  1. 下地材の上に第１の膜と第２の膜を積層する工程と、
    前記第２の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第１の領域に第１のパターンを形成し、隣接する前記第１の領域の間の第２の領域に第１のマスクパターンを形成する工程と、
    前記第１のパターンの幅寸法および前記第１のマスクパターンの幅寸法を細くする工程と、
    前記第１のパターンおよび前記第１のマスクパターンをマスクとして前記第２の膜をエッチングし、前記第１のパターンおよび前記第１のマスクパターンが転写された第２のパターンおよび第２のマスクパターンを形成する工程と、
    前記第２のパターンおよび第２のマスクパターンを覆うと共に前記第１の膜の上に第３の膜を形成する工程と、
    前記第３の膜をエッチバック処理することにより、前記第２のパターンおよび前記第２のマスクパターンの上面を露出させ、前記第２のパターンおよび前記第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、
    前記第２のマスクパターンおよび前記第１の側壁マスクパターンを覆うようにレジスト膜からなる第３のマスクパターンを形成する工程と、
    前記第３のマスクパターンをマスクとし、前記第２のパターンを前記第１の側壁ラインパターンに対して選択的にエッチングして除去した後、前記第３のマスクパターンを除去する工程と、
    前記第１の側壁ラインパターン、前記第１の側壁マスクパターンおよび前記第２のマスクパターンをマスクとして前記第１の膜をエッチングし、前記第１の側壁ラインパターン、前記第１の側壁マスクパターンおよび前記第２のマスクパターンが転写された第２の側壁ラインパターンおよび第４のマスクパターンを形成する工程と、
    前記第２の側壁ラインパターンおよび前記第４のマスクパターンを覆うと共に、前記下地材の上に第４の膜を形成する工程と、
    前記第４の膜をエッチバック処理することにより、前記第２の側壁ラインパターンおよび前記第４のマスクパターンの上面を露出させ、前記第２の側壁ラインパターンおよび前記第４のマスクパターンの側壁に第３の側壁ラインパターンおよび第２の側壁マスクパターンをそれぞれ形成する工程と、
    前記第２の側壁ラインパターンおよび前記第４のマスクパターンを、前記第３の側壁ラインパターンおよび前記第２の側壁マスクパターンに対して選択的にエッチングして除去する工程と、
    前記第３の側壁ラインパターンおよび前記第２の側壁マスクパターンをマスクとして前記下地材をパターニングする工程と
    を備えてなる半導体装置の製造方法。
  2. 下地材の上に第５の膜と第６の膜と第７の膜を積層する工程と、
    前記第７の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第１の領域に第１のパターンを形成し、隣接する前記第１の領域の間の第２の領域に第１のマスクパターンを形成する工程と、
    前記第１のパターンの幅寸法および前記第１のマスクパターンの幅寸法を細くする工程と、
    前記第１のパターンおよび前記第１のマスクパターンをマスクとして前記第７の膜をエッチングし、前記第１のパターンおよび前記第１のマスクパターンが転写された第２のパターンおよび第２のマスクパターンをそれぞれ形成する工程と、
    前記第２のパターンおよび第２のマスクパターンを覆うと共に前記第６の膜の上に第８の膜を形成する工程と、
    前記第８の膜をエッチバック処理することにより、前記第２のパターンおよび前記第２のマスクパターンの上面を露出させ、前記第２のパターンおよび前記第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、
    前記第２のマスクパターンおよび前記第１の側壁マスクパターンを覆うようにレジスト膜からなる第３のマスクパターンを形成する工程と、
    前記第３のマスクパターンをマスクとし、前記第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去した後、前記第３のマスクパターンを除去する工程と、
    前記第１の側壁ラインパターン、前記第１の側壁マスクパターンおよび前記第２のマスクパターンをマスクとして前記第５の膜をエッチングし、前記側壁ラインパターン、前記側壁マスクパターンおよび前記第２のマスクパターンが転写された第２の側壁ラインパターンおよび第４のマスクパターンを形成する工程と、
    前記第２の側壁ラインパターンおよび前記第４のマスクパターンを覆うと共に、前記下地材の上に第９の膜を形成する工程と、
    前記第９の膜をエッチバック処理することにより、前記第２の側壁ラインパターンおよび前記第４のマスクパターンの上面を露出させ、前記第２の側壁ラインパターンおよび前記第４のマスクパターンの側壁に第３の側壁ラインパターンおよび第３の側壁マスクパターンをそれぞれ形成する工程と、
    前記第２の側壁ラインパターンおよび前記第４のマスクパターンを、前記第３の側壁ラインパターンおよび前記第３の側壁マスクパターンに対して選択的にエッチングして除去する工程と、
    前記第３の側壁ラインパターン、前記第３の側壁マスクパターンおよび前記第５の膜をマスクとして前記下地材をパターニングする工程と
    を備えてなる半導体装置の製造方法。
  3. 下地材の上に第５の膜と第６の膜と第７の膜を積層する工程と、
    前記第７の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第１の領域に第１のパターンを形成する工程と、
    前記第１のパターンの幅寸法を細くする工程と、
    前記第１のパターンをマスクとして前記第７の膜をエッチングし、前記第１のパターンが転写された第２のパターンを形成する工程と、
    前記第２のパターンを覆うと共に前記第６の膜の上に第８の膜を形成する工程と、
    前記第８の膜をエッチバック処理することにより、前記第２のパターンの上面を露出させ、前記第２のパターンの側壁に第１の側壁ラインパターンを形成する工程と、
    前記第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去する工程と、
    前記第１の側壁ラインパターンをマスクとして前記第５の膜をエッチングし、前記側壁ラインパターンが転写された第２の側壁ラインパターンを形成する工程と、
    前記第２の側壁ラインパターンを覆うと共に、前記下地材の上に第９の膜を形成する工程と、
    前記第９の膜をエッチバック処理することにより、前記第２の側壁ラインパターンの上面を露出させ、前記第２の側壁ラインパターンの側壁に第３の側壁ラインパターンを形成する工程と、
    前記第２の側壁ラインパターンを、前記第３の側壁ラインパターンに対して選択的にエッチングして除去する工程と、
    隣接する前記第１の領域の間の第２の領域に、前記第３の側壁ラインパターンの中の前記第２の領域に最も近い側の端部に配設された第３の側壁ラインパターンの上面および第２の領域に近い側の側面を覆うように第５のマスクパターンを形成する工程と、
    前記第３の側壁ラインパターン、前記第５のマスクパターンおよび前記第５の膜をマスクとして前記下地材をパターニングする工程と
    を備えてなる半導体装置の製造方法。
  4. 前記第１の膜はシリコン窒化膜であると共に、
    前記第２の膜はシリコン酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記第１の膜はシリコン窒化膜であると共に、
    前記第２の膜は多結晶シリコン膜であり、更に、
    前記第３の膜はシリコン酸化膜であることを特徴とする請求項２または３記載の半導体装置の製造方法。
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