JP2012038756A - 半導体装置、その製造方法 - Google Patents

Abstract

【課題】高集積化が可能な半導体装置、その製造方法を提供する。
【解決手段】半導体素子は、素子領域内の半導体基板１１に離間して設けられた１対の第２拡散層２１５と、１対の第２拡散層２１５間の素子領域表面上に設けられた第１絶縁膜１１１ｂと、第１絶縁膜１１１ｂ上に設けられた第１ゲート電極１１２ｂとを備える。また、第１ゲート電極１１２ｂのゲート幅方向に関して素子領域上から溝型素子分離絶縁膜１２上に延在するように第１ゲート電極１１２ｂの一部上に設けられた第２絶縁膜１１３ｂと、第１ゲート電極１１２ｂ上および第２絶縁膜１１３ｂ上に設けられた第２のゲート電極１１４ｂとを備える。第２のゲート電極１１４ｂは、ゲート幅方向の少なくとも一方側の端部が溝型素子分離絶縁膜１２上の第２絶縁膜１１３ｂに対して素子領域側に後退している。
【選択図】図１

Description

本発明の実施形態は、半導体装置、その製造方法に関するものである。

半導体装置においてトランジスタを近接して配置する場合、ゲート電極のフリンジ部に起因した制約によりトランジスタの高集積化が阻害されている。トランジスタの製造においては、ゲート電極の形成時にフォトリソグラフィを使用したパターン転写が行われる。この場合、パターンをレジスト膜に転写する際の光近接効果によりパターンの端部が収縮してパターンが短くなるショートニングが発生する傾向がある。

一方、トランジスタにおいては、ショートチャネル効果を発生させないためにゲート幅は一定であることが望ましい。このため、パターンの収縮分を考慮したフリンジ部がゲート電極のゲート幅方向の端部に設けられる。フリンジ部は、ゲート幅方向においてゲート電極が素子領域から素子分離領域に張り出した部分である。また、ショートニング量は、ゲート長が短いほど大きくなる。このため、フリンジ部は、ゲート長が短くなるほどゲート幅方向の長さを長くする必要がある。

しかし、フリンジ部を設けることによりゲート電極が大きくなるため、半導体装置が大型化する。また、トランジスタを近接して配置する場合は、お互いのゲート電極のフリンジ部がショートしない距離だけ２つのトランジスタを離す必要がある。このため、半導体装置はより大型化する。

フリンジ部のゲート幅方向の寸法を小さくする方法として、ゲート電極の加工においてゲート長方向とゲート幅方向とで加工を分ける方法がある。すなわち、まず近接する２つのトランジスタのゲート電極を、フォトリソグラフィおよびエッチングにより、ゲート幅方向において繋げて１つのパターンで形成する。その後、フォトリソグラフィおよびエッチングにより、トランジスタ間の領域でこのパターンを各トランジスタ用に分割する。

しかし、分割加工の際、ショートチャネル効果を発生させないために、ゲート電極のゲート幅方向の端部は素子領域内には配置できない。このため、分割加工の際に加工マージンを設ける必要があり、フリンジ部のゲート幅方向の長さを０にすることはできない。

また、２層のゲート電極が積層された積層ゲート構造を有するメモリセルとトランジスタとを備えた半導体装置が知られている。このような半導体装置を作製する場合も、上記のようなゲート電極のフリンジ部に起因した制約によりトランジスタの高集積化が阻害されている。

特開２００３−７８０４７号公報

本発明の実施形態は、上記に鑑みてなされたものであって、高集積化が可能な半導体装置とその製造方法を提供することを目的とする。

実施形態の半導体装置は、溝型素子分離絶縁膜により半導体基板が区画された複数の素子領域に半導体記憶素子と半導体素子とが形成される。半導体記憶素子は、素子領域内の半導体基板に離間して設けられた１対の第１拡散層と、１対の第１拡散層間の素子領域表面上に設けられたトンネル絶縁膜と、トンネル絶縁膜上に設けられたフローティングゲート電極と、フローティングゲート電極上に設けられた電極間絶縁膜と、電極間絶縁膜上に設けられた制御ゲート電極とを備える。半導体素子は、素子領域内の半導体基板に離間して設けられた１対の第２拡散層と、１対の第２拡散層間の素子領域表面上に設けられた第１絶縁膜と、第１絶縁膜上に設けられた第１ゲート電極と、第１ゲート電極のゲート幅方向に関して素子領域上から溝型素子分離絶縁膜上に延在するように第１ゲート電極の一部上に設けられた第２絶縁膜と、第１ゲート電極上および第２絶縁膜上に設けられた第２のゲート電極とを備える。第２のゲート電極は、ゲート幅方向の少なくとも一方側の端部が溝型素子分離絶縁膜上の第２絶縁膜に対して素子領域側に後退している。

図１は、第１の実施の形態にかかる半導体装置の構成を示す図である。 図２−１は、第１の実施の形態にかかる半導体装置の製造方法を示す要部断面図である。 図２−２は、第１の実施の形態にかかる半導体装置の製造方法を示す要部断面図である。 図２−３は、第１の実施の形態にかかる半導体装置の製造方法を示す要部断面図である。 図２−４は、第１の実施の形態にかかる半導体装置の製造方法を示す要部断面図である。 図３は、第１の実施の形態にかかる半導体装置の製造方法を示す要部上面図である。 図４は、従来の半導体装置の構成を示す図である。 図５は、第２の実施の形態にかかるトランジスタ領域に形成されたダミー電極を模式的に示す要部上面図である。 図６は、第２の実施の形態にかかるトランジスタ領域へのダミー電極の形成方法を模式的に示す要部断面図である。 図７は、第２の実施の形態にかかるトランジスタ領域からダミー電極が除去された状態を模式的に示す要部上面図である。

以下に、半導体装置、その製造方法の実施の形態を図面に基づいて詳細に説明する。以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。

（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置１の構成を示す図である。図１（ａ）は、半導体装置１の要部上面図、図１（ｂ）は半導体装置１の要部断面図である。図１（ｂ）は、図１（ａ）におけるＡ−Ａ線における断面図である。図１（ｃ）は、半導体装置１において近接して形成された２つのトランジスタを示す上面図である。なお、図１（ａ）、（ｃ）は、後述する層間絶縁膜、金属配線層を透過して見た図とされている。また、図１（ａ）、（ｃ）は平面図であるが、図面を見易くするためにハッチングを付してある。半導体装置１は、絶縁膜を介して２層の電極が積層された電極構造を有する半導体装置であり、半導体基板であるＰ型シリコン基板１１（以下、基板１１と呼ぶ）内に、メモリセル領域ａと、トランジスタ領域ｂと、キャパシタ領域ｃとを有する。各領域は、基板１１の表面から突出して形成された溝型の素子分離絶縁膜１２によって区画された複数の素子領域を有する。半導体装置１における各素子は、それぞれこの素子領域に形成されている。

メモリセル領域ａには、例えば積層された電極のうち一方の電極をフローティングゲートとして電荷を蓄積する不揮発性半導体記憶素子であるフラッシュメモリセル（以下、メモリセルと呼ぶ）が複数形成されている。なお、図１（ａ）においては、１つのメモリセルのみを示している。メモリセルは、素子領域内の基板１１に離間して設けられた１対のＮ型の拡散層１１５を有し、この１対の拡散層１１５の間の領域がチャネルとされている。拡散層１１５には、拡散層１１５へのコンタクト１１６を介して金属配線層１１７が接続されている。

また、メモリセルは、トンネル膜１１１ａ、第１のゲート電極であるフローティングゲート１１２ａ、電極間絶縁膜であるインターポリ絶縁膜１１３ａ、第２のゲート電極である制御ゲート電極１１４ａがこの順で１対の拡散層１１５間の素子領域表面上に積層されたゲート構造を有する。制御ゲート電極１１４ａには、ゲート電極へのコンタクト１１８を介して金属配線層１１９が接続されている。そして、メモリセルおよび素子分離絶縁膜１２は、層間絶縁膜１３に覆われている。このようなメモリセルを直列に複数接続することで、ＮＡＮＤ型の不揮発性記憶装置を構成することができる。

トランジスタ領域ｂは例えば周辺回路領域であり、メモリセル領域ａのメモリセルの制御用等のトランジスタとしてＭＯＳＦＥＴが複数形成されている。図１（ｂ）においては、ゲート幅方向が異なる２つのトランジスタを示している。また、トランジスタ領域ｂには、図１（ｃ）に示されるように、ゲート幅方向が同方向とされてゲート幅方向において近接するトランジスタが形成されている。

トランジスタは、素子領域内の基板１１に離間して設けられた１対のＮ型の拡散層２１５を有し、この１対の拡散層２１５の間の領域がチャネルとされている。拡散層２１５には、拡散層２１５へのコンタクト２１６を介して金属配線層２１７が接続されている。また、トランジスタは、ゲート絶縁膜１１１ｂ、第１ゲート電極１１２ｂ、絶縁膜１１３ｂ、第２ゲート電極１１４ｂがこの順で１対の拡散層２１５間の素子領域表面上に積層されたゲート構造を有する。また、第２ゲート電極１１４ｂには、ゲート電極へのコンタクト２１８を介して金属配線層２１９が接続されている。そして、トランジスタおよび素子分離絶縁膜１２は、層間絶縁膜１３に覆われている。

絶縁膜１１３ｂは、ゲート幅方向に関して第１ゲート電極１１２ｂの形成されている素子領域上から素子分離絶縁膜１２上に張り出して形成されている。第２ゲート電極１１４ｂは、第１ゲート電極１１２ｂ上において絶縁膜１１３ｂが形成されていない領域で第１ゲート電極１１２ｂと当接している。これにより、第１ゲート電極１１２ｂは、第２ゲート電極１１４ｂと電気的に接続されている。

このように構成されたトランジスタは、図１（ｂ）に示されるように第１ゲート電極１１２ｂは、ゲート幅方向において素子分離絶縁膜１２と自己整合的に形成されている。また、ゲート幅方向において、素子分離絶縁膜１２上に形成された絶縁膜１１３ｂ上の領域には第２ゲート電極１１４ｂが形成されておらず、第２ゲート電極１１４ｂの端部位置は素子領域の端部位置と略同一とされている。すなわち、ゲート幅方向における第２ゲート電極１１４ｂの端部位置は、素子分離絶縁膜１２上に延在する絶縁膜１１３ｂに対して素子領域側に後退した位置とされている。このような第２ゲート電極１１４ｂの形状は、後述するようにゲート電極パターンのショートニングによる不良の発生を防止するために第２ゲート電極１１４ｂのゲート幅方向における端部に形成されるフリンジ部を除去することにより形成されている。

そして、図１（ｃ）に示されるゲート幅方向が同方向とされてゲート幅方向において近接する２つのトランジスタにおいては、２つのトランジスタ間の距離Ｌｔは、近接する２つの第２ゲート電極１１４ｂがショートなどにより互いのトランジスタの動作に影響を及ぼさない範囲で短くできる。

このように、図１（ｃ）に示されるトランジスタでは、素子分離絶縁膜１２上に第２ゲート電極１１４ｂが形成されていないため第２ゲート電極１１４ｂのゲート幅方向の加工上の制約を受けることがなく、トランジスタ領域ｂの面積を小さく、またトランジスタ間の距離Ｌｔを短くすることができる。これにより、トランジスタ領域ｂにおいてトランジスタを高密度に配置することが可能である。なお、ゲート幅方向における第２ゲート電極１１４ｂの端部位置が、第１ゲート電極１１２ｂ上から素子分離絶縁膜１２上に延在する絶縁膜１１３ｂに対して素子領域側に後退していれば、第２ゲート電極１１４ｂの一部が素子分離絶縁膜１２上に多少張り出したとしても、第２ゲート電極１１４ｂの端部位置を後退させた分トランジスタ領域ｂの面積を小さく、またトランジスタ間の距離Ｌｔを短くすることができる。

キャパシタ領域ｃには、溝型の素子分離絶縁膜１２で囲まれた領域に第１キャパシタ絶縁膜１１１ｃと第１キャパシタ電極１１２ｃとがこの順で積層されている。第１キャパシタ電極１１２ｃ上の一部には第２キャパシタ絶縁膜１１３ｃと第２キャパシタ電極１１４ｃとが積層されている。そして、第１キャパシタ電極１１２ｃと第２キャパシタ絶縁膜１１３ｃと第２キャパシタ電極１１４ｃとにより第１キャパシタ素子が構成されている。第２キャパシタ電極１１４ｃには、第２電極へのコンタクト３１８を介して金属配線層３１７が接続されている。

第１キャパシタ電極１１２ｃ上において、第２キャパシタ電極１１４ｃから離間した領域には第２キャパシタ絶縁膜１１３ｃと導電層１１４ｄとが積層されている。第２キャパシタ電極１１４ｃと導電層１１４ｄとは電気的に分離している。第２キャパシタ絶縁膜１１３ｃは一部が開口されており、この開口に導電層１１４ｄが埋め込まれることで、第１キャパシタ電極１１２ｃと導電層１１４ｄとが電気的に接続されている。また、第１キャパシタ電極１１２ｃには、導電層１１４ｄおよび第１電極へのコンタクト３１９を介して金属配線層３２０が接続されている。

また、基板１１のキャパシタ領域ｃの表層には、Ｎ型ウェル領域１１ｎが例えば素子分離絶縁膜１２と略同等の深さで形成されている。そして、第１キャパシタ電極１１２ｃと第１キャパシタ絶縁膜１１１ｃとＮ型ウェル領域１１ｎとにより第２キャパシタ素子が構成されている。Ｎ型ウェル領域１１ｎには、ｎ型の拡散層３１５が形成され、拡散層３１５へのコンタクト３１６を介して金属配線層３１７が接続されている。したがって、キャパシタ領域ｃでは、１つの素子領域内で、第１キャパシタ電極１１２ｃを共有した２つのキャパシタ素子が並列に接続されている。そして、キャパシタ素子および素子分離絶縁膜１２は、層間絶縁膜１３に覆われている。なお、図１（ｂ）においては、第１キャパシタ素子と第２キャパシタ素子との対を１つのみを示している。

つぎに、半導体装置１の製造方法について、図２−１〜図２−４、図３を参照して説明する。図２−１〜図２−４は、第１の実施の形態にかかる半導体装置１の製造方法を示す要部断面図である。図３は、第１の実施の形態にかかる半導体装置１の製造方法を示す要部上面図である。なお、図３は平面図であるが、図面を見易くするためにハッチングを付してある。

まず、キャパシタ領域ｃにＮ型ウェル領域１１ｎが形成された基板１１上に第１の絶縁膜１１１として例えばシリコン酸化膜を形成する。次に、この第１の絶縁膜１１１上に第１の電極層１１２として例えばリンなどの不純物がドープされたドープドポリシリコン膜を形成する。次に、フォトリソグラフィを用いて、素子分離溝加工用のレジストパターン４０１を第１の電極層１１２上に形成する（図２−１（ａ））。

そして、レジストパターン４０１をマスクとして、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により第１の電極層１１２および第１の絶縁膜１１１に対して自己整合的に素子分離溝を形成する。次に、レジストパターン４０１を除去した後、この素子分離溝を埋め込むように絶縁膜を堆積する。そして、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）などにより第１の電極層１１２の表面が露出するまで絶縁膜を平坦化することにより、素子分離絶縁膜１２が形成される（図２−１（ｂ））。これにより、素子分離絶縁膜１２により電気的に分離された複数の素子領域が画定される。素子分離絶縁膜１２の上面は、基板１１の表面よりも高い位置にある。

次に、基板１１上に第２の絶縁膜１１３として例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜を形成する。次に、フォトリソグラフィを用いて、第２の絶縁膜１１３の加工用のレジストパターン４０２を第２の絶縁膜１１３上に形成する。そして、レジストパターン４０２をマスクとして、ＲＩＥによりトランジスタ領域ｂおよびキャパシタ領域ｃの第２の絶縁膜１１３の一部に、第１の電極層１１２に達する開口部を形成する（図２−１（ｃ））。この開口部は、後に第１の電極層１１２と第２ゲート電極１１４ｂまたは導電層１１４ｄとが電気的に接続する部分に設けられる。その後、レジストパターン４０２を除去する。

次に、前記の開口部を埋めて第２の絶縁膜１１３上に第２の電極層１１４として例えば金属材料膜を形成する。これにより、第１の電極層１１２と第２の電極層１１４とが電気的に接続する。次に、フォトリソグラフィを用いてレジストパターン４０３を第２の電極層１１４上に形成する。そして、レジストパターン４０３をマスクとし、第１の絶縁膜１１１および素子分離絶縁膜１２をエッチングストッパとして、第２の電極層１１４、第２の絶縁膜１１３および第１の電極層１１２をＲＩＥにより一括して除去し、パターニングを行う（図２−２（ｄ））。これにより、メモリセル領域ａではメモリセルのフローティングゲート１１２ａ、インターポリ絶縁膜１１３ａ、制御ゲート電極１１４ａの形状が形成される。また、トランジスタ領域ｂでは、第１ゲート電極１１２ｂ、絶縁膜１１３ｂおよび第２ゲート電極１１４ｂのゲート長方向の形状が形成される。一方ゲート幅方向に関して、トランジスタ領域ｂの第２の電極層１１４および第２の絶縁膜１１３は、第１の電極層１１２上から素子分離絶縁膜１２上に延在するようにパターニングされる。

ここで、図３（ａ）に示されるように、トランジスタ領域ｂでゲート幅方向において近接する第２の電極層１１４の端部には、フリンジ部１１４ｆが形成される。フリンジ部１１４ｆは、ゲート幅方向において素子領域から素子分離絶縁膜１２上に延在する第２の絶縁膜１１３上に形成されている。その後、レジストパターン４０３を除去する。

次に、素子分離絶縁膜１２および第２の電極層１１４をマスクとして、砒素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）などの不純物を基板１１の表面領域に注入し、熱処理により活性化させる。これにより、第１の絶縁膜１１１が露出した領域の下部の基板１１に、Ｎ型の拡散層１１５、拡散層２１５および拡散層３１５が形成される（図２−２（ｅ））。

次に、フォトリソグラフィを用いて第２の電極層１１４加工用のレジストパターン４０４を基板１１上に形成する。そして、レジストパターン４０４をマスクとし、第２の絶縁膜１１３をエッチングストッパとして、ＲＩＥによりキャパシタ領域ｃにおける第２の電極層１１４をエッチングする。このエッチングにより、キャパシタ領域ｃにおける第２の電極層１１４は電気的に分離した２つの領域に分割され、第２キャパシタ電極１１４ｃおよび導電層１１４ｄの形状が形成される。

また、このエッチングにより、トランジスタ領域ｂでは素子分離絶縁膜１２上に延在する第２の絶縁膜１１３上に形成されたフリンジ部１１４ｆが除去される（図２−２（ｆ））。これにより、第２ゲート電極１１４ｂのゲート幅方向の形状が形成され、ゲート絶縁膜１１１ｂ、第１ゲート電極１１２ｂ、絶縁膜１１３ｂ、第２ゲート電極１１４ｂがこの順で１対の拡散層２１５間の素子領域表面上に積層されたゲート構造の形状が形成される。その後、レジストパターン４０４を除去する。

ここで、図３（ｂ）に示されるように、ゲート幅方向における第２の電極層１１４の端部位置は、素子分離絶縁膜１２により区画された素子領域の端部位置と略同一とされ、第１ゲート電極１１２ｂの端部位置と略同一とされる。したがって、ゲート幅方向において素子分離絶縁膜１２上に延在する第２の絶縁膜１１３上にはフリンジ部１１４ｆが存在しない。なお、上記のフリンジ部１１４ｆの除去加工における位置ずれにより、ゲート幅方向において、素子分離絶縁膜１２上に延在する第２の絶縁膜１１３上にフリンジ部１１４ｆが残存する可能性がある。しかしながら、ゲート幅方向における第２ゲート電極１１４ｂの端部位置が絶縁膜１１３ｂに対して素子領域側に後退していればトランジスタ間の距離Ｌｔを縮めることが可能である。したがって、ゲート幅方向において第２の絶縁膜１１３上にフリンジ部１１４ｆが多少残存しても構わない。

また、上記のフリンジ部１１４ｆの除去加工における位置ずれにより、第２ゲート電極１１４ｂの端部位置が素子領域の端部位置より素子領域側となる可能性もある。しかしながら、第２の電極層１１４は第２の絶縁膜１１３をエッチングストッパとして加工されているので、この場合も特に加工上問題が生じることはない。しかも、トランジスタにおいて実際にゲート電極として機能するのはゲート絶縁膜１１１ｂ上に積層された第１ゲート電極１１２ｂである。このため、第２の電極層１１４は、ゲート幅方向において第１ゲート電極１１２ｂの端部位置より素子領域側に後退してもトランジスタの特性に影響が及ぶことはない。ここで、第２ゲート電極１１４ｂのゲート幅自体が、ゲート幅方向において素子分離絶縁膜１２間の幅（素子領域の幅）よりも短く設定され、例えば第２ゲート電極１１４ｂのゲート幅方向の両端部を第１ゲート電極１１２ｂの両端部より素子領域側に後退させても構わない。

次に、基板１１上の全面を覆うように層間絶縁膜１３を形成する。次に、フォトリソグラフィを用いてコンタクトホール形成用のレジストパターン４０５を層間絶縁膜１３上に形成する。そして、レジストパターン４０５をマスクとしてＲＩＥによりＮ型の拡散層１１５上、拡散層２１５上および拡散層３１５上の層間絶縁膜１３および第１絶縁膜１１１並びに第２の電極層１１４上の層間絶縁膜１３をエッチングする。その後、レジストパターン４０５を除去する。これにより、拡散層１１５、拡散層２１５、拡散層３１５、第２の電極層１１４へ達するコンタクトホールが形成される（図２−３（ｇ））。

次に、フォトリソグラフィを用いて金属配線層形成用のレジストパターン４０６を層間絶縁膜１３上に形成する。そして、レジストパターン４０６をマスクとしてＲＩＥにより層間絶縁膜１３をエッチングする。その後、レジストパターン４０６を除去する。これにより、金属配線層用の溝部が、コンタクトホールにつながって層間絶縁膜１３の表層部に形成される（図２−３（ｈ））。

次に、金属配線層用の溝部およびコンタクトホールを埋めるように導電材料として金属層を基板１１上に形成する。そして、ＣＭＰにより層間絶縁膜１３の表面が露出するまで金属層を平坦化する。これにより、メモリセル領域ａには、拡散層１１５へのコンタクト１１６、金属配線層１１７、ゲート電極へのコンタクト１１８および金属配線層１１９が形成される。また、トランジスタ領域ｂには、拡散層２１５へのコンタクト２１６、金属配線層２１７、ゲート電極へのコンタクト２１８および金属配線層２１９が形成される。また、キャパシタ領域ｃには、拡散層３１５へのコンタクト３１６、金属配線層３１７、第２電極へのコンタクト３１８、第１電極へのコンタクト３１９および金属配線層３２０が形成される（図２−３（ｉ））。以上により、図１（ａ）〜図１（ｃ）に示される半導体装置１が完成する。

なお、図２−１（ｃ）に示される工程において、第２の絶縁膜１１３上に第２の電極層１１４の一部を薄い膜厚で形成した後に、この第２の電極層１１４および第２の絶縁膜１１３に対して第１の電極層１１２に達する開口部を形成してもよい（図２−４（ｊ））。この場合は、図２−２（ｄ）に示される工程では、第２の絶縁膜１１３上に形成された薄い第２の電極層１１４上に、開口部を埋めるように更に第２の電極層１１４を形成し、その上にレジストパターン４０３を形成する。

図４は、従来の半導体装置４１の構成を示す図である。図４（ａ）は従来の半導体装置４１の要部断面図、図４（ｂ）は従来の半導体装置４１において近接して形成された２つのトランジスタを示す上面図である。図４（ａ）は図１（ｂ）に対応し、図４（ｂ）は図１（ｃ）に対応する。なお、図４（ｂ）は平面図であるが、図面を見易くするためにハッチングを付してある。従来の半導体装置４１の基本的な構造は、半導体装置１と同じである。したがって、半導体装置１と同じ構成については、図１と同じ符号を付すことで説明を省略する。

従来の半導体装置４１では、ゲート幅方向における第２ゲート電極１１４ｂの端部にフリンジ部１１４ｆが残存している。この従来の半導体装置４１を製造する場合は、上記の図２−１（ａ）〜図２−１（ｃ）に示された工程を行った後に、図２−２（ｄ）に示された工程においてトランジスタ領域ｂの第２ゲート電極１１４ｂのパターニングを完了させる。そして、図２−２（ｆ）に示された工程において、トランジスタ領域ｂの第２ゲート電極１１４ｂのパターニングは行われない。すなわち、トランジスタ領域ｂの第２ゲート電極１１４ｂのパターニングを１回の加工工程で行い、トランジスタ領域ｂの素子分離絶縁膜１２上の領域に形成されたフリンジ部１１４ｆの除去を行わない。このため、従来の半導体装置４１では、フリンジ部１１４ｆが除去されずに残存している。

このような従来の半導体装置４１の設計では、図４（ｂ）に示されるようにゲート幅方向が同方向とされてゲート幅方向において近接する２つのトランジスタ間の距離Ｌｔ’は、ゲート幅方向におけるフリンジ部１１４ｆの長さｄと、ゲート幅方向において近接する２つの第２ゲート電極１１４ｂ間の距離（ゲート電極間距離Ｌｇ）を用いて、Ｌｔ’＝ｄ×２＋Ｌｇで表される。フリンジ部１１４ｆの長さｄは、光近接効果によるショートニングを考慮して十分な長さに設定される。なお、ここでのフリンジ部１１４ｆの長さｄは設計値であり、ショートニング発生後の実際のフリンジ部１１４ｆの長さは図４（ｂ）に点線で示されるように短くなる。しかし、その分だけショートニング発生後の実際のゲート電極間距離Ｌｇが設計値よりも長くなるため、トランジスタ間の距離Ｌｔ’は上記の計算値と変わらない。

一方、第１の実施の形態の半導体装置１では、図１（ｂ）および図１（ｃ）に示されるようにゲート幅方向において素子分離絶縁膜１２上に延在する第２の絶縁膜１１３上にはフリンジ部１１４ｆが存在しない。このため、半導体装置１のトランジスタ間の距離Ｌｔは、従来の半導体装置４１のトランジスタ間の距離Ｌｔ’と比べて、２ｄ分だけ短くなる。すなわち、トランジスタ間の距離Ｌｔは、設計時からフリンジ部１１４ｆの長さｄを除いたゲート電極間距離Ｌｇに設定して、フリンジ部１１４ｆを除去する際の位置ずれについても特に考慮することなく短い距離にすることができる。

ゲート電極間距離Ｌｇの限界は、構造的に素子分離絶縁膜１２の最小加工寸法であり、例えば第１ゲート電極１１２ｂの厚さよりも若干大きい程度の寸法となる。ゲート電極間距離Ｌｇは、例えばゲート幅が１５０ｎｍ〜３００ｎｍ程度の場合は、ゲート幅と同じ程度の距離とされる。通常は、ゲート幅とゲート電極間距離Ｌｇとの比は、１：１〜２程度以上である。

これに対して、フリンジ部１１４ｆのゲート幅方向の寸法は、ゲート長が１５０ｎｍ〜３００ｎｍ程度の場合は１５０ｎｍ〜２００ｎｍ程度である。一般的に、ゲート長が短くなると、ゲート電極のショートニング量は増加する傾向にある。このため、ゲート長が短い場合には、フリンジ部１１４ｆのゲート幅方向の寸法を長くする必要がある。半導体装置１では、トランジスタ間の距離Ｌｔ＝ゲート電極間距離Ｌｇを２００ｎｍ程度とできる。一方、従来の半導体装置４１の場合では、ゲート電極間距離Ｌｇおよびフリンジ部１１４ｆのゲート幅方向の寸法をそれぞれ２００ｎｍ程度とすると、トランジスタ間の距離Ｌｔ’は６００ｎｍ必要である。これより、半導体装置１では従来の半導体装置４１よりもトランジスタ間の距離Ｌｔを４００ｎｍ程度縮めることができる。

以上、第１の実施の形態によれば、メモリセル領域ａのゲート構造をパターニングする際に、トランジスタ領域ｂでは図３（ａ）に示されるようにフリンジ部１１４ｆを形成することにより、ゲート幅方向における第２ゲート電極１１４ｂのショートニングによる不良の発生を防止できる。そして、図３（ｂ）に示されるようにキャパシタ領域ｃにおける第２の電極層１１４の分割時にフリンジ部１１４ｆを同時に除去して、ゲート幅方向が同方向とされてゲート幅方向において近接する２つのトランジスタに関してそれらの第２ゲート電極１１４ｂを確実に分割するとともに、ゲート幅方向における第２ゲート電極１１４ｂの端部位置を絶縁膜１１３ｂに対して素子領域側に後退させる。これにより、第２ゲート電極１１４ｂの端部位置を後退させる分だけトランジスタ領域ｂの面積を小さく、かつゲート幅方向が同方向とされてゲート幅方向において近接する２つのトランジスタ間の距離Ｌｔを、フリンジ部１１４ｆが存在しない分だけ短く設計して、トランジスタを作製することができる。

したがって、第１の実施の形態によれば、トランジスタを緻密に配置できるため、トランジスタの高集積化および半導体装置の小型化が可能である。

また、フリンジ部１１４ｆの除去を、キャパシタ領域ｃにおける第２の電極層１１４の分割時に同時に行うため、工程を増加させることなくトランジスタの高集積化および半導体装置の小型化が可能である。

なお、上記においては、ゲート幅方向において第２の電極層１１４の両端でフリンジ部１１４ｆを除去する場合について説明したが、ゲート幅方向の一端側だけで他のトランジスタと近接する場合は、他のトランジスタ側のみのフリンジ部を除去することも可能である。

また、上記においては、第１絶縁膜１１１を素子分離絶縁膜１２よりも先に形成する場合について説明したが形成の順序は問わない。

（第２の実施の形態）
疎密なパターンが配置された半導体装置を加工する場合、それぞれのパターンでマイクロローディング効果によりエッチング加工変換差が異なる不具合が生じることがある。この対策として、寸法制御が重要な部位では、半導体素子が密集して配置された領域とパターン密度が略等しくなるように、半導体素子としては機能しないダミーパターンを孤立した半導体素子の周辺に形成してもよく、これにより、エッチング加工変換差を均等化できる。

ゲート電極の寸法精度は、トランジスタ駆動力における重要なパラメータである。このため、ゲート電極の加工においては加工寸法精度が重要となる。しかし、トランジスタの配置に疎密がある場合は、マイクロローディング効果の影響により不具合が生じる懸念がある。例えば上記の半導体装置１の製造工程では、図２−２（ｄ）に示される第２の電極層１１４、第２の絶縁膜１１３および第１の電極層１１２のＲＩＥによるエッチング時に、トランジスタの配置の疎密によりマイクロローディング効果が生じる。そこで第２の実施の形態においては、孤立したトランジスタの周辺に、半導体素子としては機能しないダミー電極を形成する。

図５は、半導体装置１のトランジスタ領域ｂに形成されたダミー電極１２０を模式的に示す要部上面図である。図５では、第２ゲート電極１１４ｂと拡散層２１５とダミー電極１２０のみを示している。

ダミー電極１２０は、第１の実施の形態で説明したプロセスにおいて、トランジスタ領域ｂにおけるトランジスタの配置が疎な領域に、以下のようにしてゲート電極と同工程で作製される。図６は、ダミー電極の形成方法を模式的に示す断面図である。まず、第１の実施の形態における図２−１（ｃ）に示される工程で、トランジスタの配置が疎な領域の素子分離絶縁膜１２上に第２の絶縁膜１１３を形成する。

次に、図２−２（ｄ）に示される工程では、第２の絶縁膜１１３上に第２の電極層１１４を形成する。そして、第２の電極層１１４におけるダミー電極１２０に対応する領域を覆うパターンを追加したレジストパターン４０３をマスクにして、ＲＩＥにより第２の電極層１１４および第２の絶縁膜１１３をエッチングし、素子分離絶縁膜１２を露出させる（図６（ａ））。そして、レジストパターン４０３を除去する。これにより、ダミー電極１２０が、素子分離絶縁膜１２上に形成される（図６（ｂ））。

しかしながら、ダミー電極は一般的にフローティングとなっており、最終製品に残っていると半導体装置の配線とシリコン基板との間に容量を持つことになり、半導体回路の特性を著しく遅延させ、ノイズの原因となる。一般的な対策としては、ダミーパターンは、ＶＳＳなどのグランド電極に接続する。しかし、このための配線が必要になるため、回路が肥大化するという問題がある。

そこで、第２の実施の形態では、ダミー電極１２０を図２−２（ｆ）に示される第２の電極層１１４の加工時に除去する。すなわち、ダミー電極１２０に対応した開口パターンを有するレジストパターン４０４をマスクとし、ダミー電極１２０の下層の第２の絶縁膜１１３をエッチングストッパとして、ＲＩＥにより第２の電極層１１４をエッチングする。これにより、ダミー電極１２０を除去することができる。ダミー電極１２０の除去はキャパシタ素子の形成工程において同時に行われるため、工程の増加は発生しない。

図７は、ダミー電極１２０が除去された半導体装置１のトランジスタ領域ｂを模式的に示す要部上面図である。図７では、第２ゲート電極１１４ｂおよび拡散層２１５のみを示している。また、除去されたダミー電極１２０の跡を点線で示しており、この領域には第２の絶縁層１１３が残存する。

上述したように、第２の実施の形態によれば、ＲＩＥによる第２の電極層１１４等の加工時においてはダミー電極１２０によりトランジスタの配置の疎な領域におけるマイクロローディング効果による不具合を防止することができる。そして、その後のキャパシタ領域ｃにおける第２の電極層１１４の分割加工時にダミー電極１２０を同時に除去することにより、工程を増加させることなくダミー電極１２０を除去できる。これにより、ダミー電極１２０に起因したノイズの発生を防止し、配線容量の悪化を防止することができ、高速動作が可能な半導体装置１が得られる。

なお、第１の実施の形態で説明した従来の半導体装置４１の製造方法において上記のようにダミー電極を形成し、その後、キャパシタ領域ｃにおける第２の電極層１１４をエッチングして２つに分割する際にダミー電極を除去してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体装置（基板）、１１ｎ Ｎ型ウェル領域、１１ Ｐ型シリコン基板、１２ 素子分離絶縁膜、１３ 層間絶縁膜、４１ 半導体装置、１１１ 第１の絶縁膜、１１１ａ トンネル膜、１１１ｂ ゲート絶縁膜、１１１ｃ キャパシタ絶縁膜、１１２ 第１の電極層、１１２ａ フローティングゲート、１１２ｂ 第１ゲート電極、１１２ｃ キャパシタ電極、１１３ 第２の絶縁膜、１１３ａ インターポリ絶縁膜、１１３ｂ 絶縁膜、１１３ｃ 第２キャパシタ絶縁膜、１１４ 第２の電極層、１１４ａ 制御ゲート電極、１１４ｂ 第２ゲート電極、１１４ｃ 第２キャパシタ電極、１１４ｄ 導電層、１１４ｆ フリンジ部、１１５、２１５、３１５ 拡散層、１１６、２１６、３１６ 拡散層へのコンタクト、１１７、２１７、２１９、３１７、３２０ 金属配線層、１２０ ダミー電極、２１８ ゲート電極へのコンタクト、３１８ 第２電極へのコンタクト、３１９ 第１電極へのコンタクト、４０１、４０２、４０３、４０４、４０５、４０６ レジストパターン、ａ メモリセル領域、ｂ トランジスタ領域、ｃ キャパシタ領域、Ｌｇ ゲート電極間距離、Ｌｔ トランジスタ間の距離。

Claims (5)

1. 溝型素子分離絶縁膜により半導体基板が区画された複数の素子領域に半導体記憶素子と半導体素子とが形成され、
   前記半導体記憶素子は、
   前記素子領域内の前記半導体基板に離間して設けられた１対の第１拡散層と、
   前記１対の第１拡散層間の前記素子領域表面上に設けられたトンネル絶縁膜と、
   前記トンネル絶縁膜上に設けられたフローティングゲート電極と、
   前記フローティングゲート電極上に設けられた電極間絶縁膜と、
   前記電極間絶縁膜上に設けられた制御ゲート電極と、
   を備え、
   前記半導体素子は、
   前記素子領域内の前記半導体基板に離間して設けられた１対の第２拡散層と、
   前記１対の第２拡散層間の前記素子領域表面上に設けられた第１絶縁膜と、
   前記第１絶縁膜上に設けられた第１ゲート電極と、
   前記第１ゲート電極のゲート幅方向に関して前記素子領域上から前記溝型素子分離絶縁膜上に延在するように前記第１ゲート電極の一部上に設けられた第２絶縁膜と、
   前記第１ゲート電極上および前記第２絶縁膜上に設けられた第２のゲート電極と、
   を備え、
   前記第２のゲート電極は、前記ゲート幅方向の少なくとも一方側の端部が前記溝型素子分離絶縁膜上の前記第２絶縁膜に対して前記素子領域側に後退していること、
   を特徴とする半導体装置。
2. 第１積層ゲート電極を有する複数の半導体記憶素子が形成された第１領域と、第２積層ゲート電極を有する複数の半導体素子が形成された第２領域とを半導体基板に有する半導体装置の製造方法であって、
   前記第１領域および前記第２領域の半導体基板上に第１絶縁膜を形成する第１工程と、
   前記第１絶縁膜上に第１電極層を形成する第２工程と、
   溝型素子分離絶縁膜を前記第１電極層および第１絶縁膜に対して自己整合的に形成して複数の素子領域を画定する第３工程と、
   前記第１電極層上および前記溝型素子分離絶縁膜上に第２絶縁膜を形成する第４工程と、
   前記第２領域の前記第１電極層上に形成された前記第２絶縁膜の一部を除去して前記第１電極層に達する第１開口部を形成する第５工程と、
   前記第１開口部を埋めて前記第１電極層上および前記第２絶縁膜上に第２電極層を形成する第６工程と、
   前記第１領域における前記第２電極層を前記第１積層ゲート電極の形状で覆うパターンをマスクとして用いてエッチングを行って前記第２電極層、前記第２絶縁膜および前記第１電極層をパターニングするとともに、前記第２領域における前記第２電極層の一部を覆うパターンをマスクとして用いてエッチングを行って前記第２積層ゲート電極のゲート長方向端部では前記第２電極層、前記第２絶縁膜および前記第１電極層を一括して前記第２積層ゲート電極の形状にパターニングし、且つ前記第２積層ゲート電極のゲート幅方向端部では前記素子領域から前記溝型素子分離絶縁膜の一部上に延在する形状に前記第２電極層および前記第２絶縁膜をパターニングする第７工程と、
   前記ゲート幅方向の少なくとも一方側で前記溝型素子分離絶縁膜の一部上に延在する前記第２領域における前記第２電極層をエッチングして、前記第２電極層の前記ゲート幅方向の少なくとも一方側の端部を前記第２絶縁膜に対して前記素子領域側に後退させる第８工程と、
   を含むこと、
   を特徴とする半導体装置の製造方法。
3. 前記第８工程では、前記第２電極層の下部の前記第２絶縁膜をエッチングストッパとして用いること、
   を特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記半導体基板は、キャパシタ素子が形成された第３領域を更に有し、
   前記第３領域に対して、
   前記第１工程では、前記半導体基板上に前記第１絶縁膜を形成し、
   前記第２工程では、前記第１絶縁膜上に第１電極層を形成し、
   前記第３工程では、前記溝型素子分離絶縁膜を形成して前記素子領域を画定し、
   前記第４工程では、前記第１電極層上および前記溝型素子分離絶縁膜上に、第２絶縁膜を形成し、
   前記第５工程では、前記第１電極層上に形成された前記第２絶縁膜の一部を除去して前記第１電極層に達する第２開口部を形成し、
   前記第６工程では、前記第２開口部を埋めて前記第１電極層上および前記第２絶縁膜上に第２電極層を形成し、
   前記第７工程では、エッチングにより少なくとも前記第２電極層および前記第２絶縁膜をパターニングし、
   前記第８工程では、前記第３領域における前記第２電極層の一部をエッチングにより除去して、前記第２開口部を含む領域とこの領域と電気的に分離された領域とに前記第２電極層を分割すること、
   を特徴とする請求項２または３に記載の半導体装置の製造方法。
5. 前記第７工程では、前記第２領域の周辺でエッチングにより前記第２電極層および前記第２絶縁膜をパターニングして前記第２電極層からなるダミー電極を前記溝型素子分離絶縁膜上に形成し、
   前記第８工程では、前記ダミー電極をエッチングにより除去すること、
   を特徴とする請求項２〜４のいずれか１つに記載の半導体装置の製造方法。

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