JP2010258224A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善する。
【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、メモリセルアレイ領域と、メモリセルアレイ領域の周辺に形成される周辺回路領域とを具備し、周辺回路領域は、素子領域AAと、素子領域AAを取り囲む素子分離領域10と、素子領域AA上に形成され、チャネル幅方向のゲート電極13の端部及び角部が素子分離領域10上に形成される電界効果トランジスタとを有し、ゲート電極13の角部の曲率半径rは、チャネル幅方向の素子領域AAの端部からチャネル幅方向のゲート電極13の端部までの幅よりも小さく、かつ、85nmよりも小さい。
【選択図】図2
【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、メモリセルアレイ領域と、メモリセルアレイ領域の周辺に形成される周辺回路領域とを具備し、周辺回路領域は、素子領域AAと、素子領域AAを取り囲む素子分離領域10と、素子領域AA上に形成され、チャネル幅方向のゲート電極13の端部及び角部が素子分離領域10上に形成される電界効果トランジスタとを有し、ゲート電極13の角部の曲率半径rは、チャネル幅方向の素子領域AAの端部からチャネル幅方向のゲート電極13の端部までの幅よりも小さく、かつ、85nmよりも小さい。
【選択図】図2
Description
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置、例えば、NAND型フラッシュメモリは、様々な電子機器に搭載されている。
NAND型フラッシュメモリは、記憶容量の増大のため、メモリセルトランジスタの微細化が推し進められている。
微細なメモリセルトランジスタを形成するための方法として、例えば、側壁をマスクとして下地層を加工する微細加工技術(側壁加工技術)が提案されている(例えば、特許文献1参照)。
また、周辺回路領域に形成される電界効果トランジスタの微細化は難しいが周辺回路領域の面積を縮小したいという要求がある。
本発明は、周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善し、周辺回路領域の面積を縮小するための技術を提案する。
本発明の例に係る不揮発性半導体記憶装置は、メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺に形成される周辺回路領域とを具備し、前記周辺回路領域は、素子領域と、前記素子領域を取り囲む素子分離領域と、前記素子領域上に形成され、チャネル幅方向のゲート電極の端部及び角部が前記素子分離領域上に形成される電界効果トランジスタとを有し、前記ゲート電極の角部の曲率半径は、前記チャネル幅方向の前記素子領域の端部からチャネル幅方向の前記ゲート電極の端部までの幅よりも小さく、かつ、85nmよりも小さい。
本発明の例に係る不揮発性半導体記憶装置の製造方法は、メモリセルアレイ領域の一端から他端まで延びるループ形状のワード線を形成すると共に周辺回路領域内の複数の素子領域に跨ってチャネル幅方向に延びるゲート電極を形成する工程と、前記メモリセルアレイ領域の一端及び他端において前記ループ形状のワード線を分断すると同時に前記ゲート電極を前記複数の素子領域に対応させて複数に分断する工程とを具備する。
本発明によれば、周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善し、周辺回路領域の面積を縮小できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
1. 概要
周辺回路領域の面積を縮小するため、周辺回路領域に形成される電界効果トランジスタにおいて、チャネル幅方向の素子領域の端部から、チャネル幅方向のゲート電極の端部までの幅を小さくしたいという要求がある。
周辺回路領域の面積を縮小するため、周辺回路領域に形成される電界効果トランジスタにおいて、チャネル幅方向の素子領域の端部から、チャネル幅方向のゲート電極の端部までの幅を小さくしたいという要求がある。
しかし、電界効果トランジスタのゲート電極の角部は、フォトリソグラフィ及びRIEの影響により、丸まってしまうことがよく知られている。ゲート電極の角部の丸まっている領域が素子領域に掛かってしまうと、トランジスタの特性は、変化してしまう。
そのため、周辺回路領域の電界効果トランジスタにおいて、チャネル幅方向の素子領域の端部からチャネル幅方向のゲート電極の端部までの幅は、ゲート電極の角部の丸まっている領域が素子領域に掛からない程度の余裕をもって形成しなければならない。
また、この余裕には、リソグラフィの合わせ誤差も含めなければならないため、上述の周辺回路領域の面積を縮小したいという要求を十分に満たすことが出来ない。
しかしながら、本発明の例において、周辺回路領域に配置される電界効果トランジスタは、ゲート電極の角部の曲率半径が85nm以下である。そのため、ゲートフリンジ長を縮小してもゲート電極の角部の丸まりが素子領域に掛かることがない。その結果、電界効果トランジスタの間隔を縮小して周辺回路領域の面積を縮小できる。
このような構造は、ゲート電極を2回のエッチングにより加工することにより実現できる。
具体的には、1回目のエッチングにより周辺回路領域内の複数の素子領域に跨ってチャネル幅方向に延びるゲート電極を形成する。
次に、2回目のエッチングにより、ゲート電極を複数の素子領域に対応させて複数に分断する。
また、いわゆる側壁加工によりメモリセルアレイ領域のワード線の加工を行う場合、メモリセルアレイ領域のワード線端部の加工を行う必要がある。すなわち、メモリセルアレイ領域のワード線端部の加工は2回のエッチングにより行われる。そこで、前記ゲート電極の加工をメモリセルアレイ領域のワード線の加工と同時に行えば、工程数の増加もない。
2. 実施形態
(1) デバイス構造
図1は、高耐圧電界効果トランジスタを模式的に示す平面図である。
(1) デバイス構造
図1は、高耐圧電界効果トランジスタを模式的に示す平面図である。
素子分離領域10に取り囲まれた複数の素子領域AAそれぞれに高耐圧電界効果トランジスタ11aが形成されている。ここで素子領域AAはマトリクス状に配置され、素子領域AAを分断するようにゲート電極13がチャネル幅方向に延びている。このゲート電極13を挟んで素子領域AA上にソース/ドレイン領域が形成されている。
また、高耐圧電界効果トランジスタ11aのソース/ドレイン領域それぞれに配線層とコンタクトを取るためのコンタクト部12が形成される。
また、チャネル幅方向のゲート電極13の端部及び角部は、素子分離領域10上に形成され、ゲート電極13は、それぞれの高耐圧電界効果トランジスタ11aで分離されている。すなわち、ゲート電極13は、チャネル幅方向に延びており、高耐圧電界効果トランジスタ11a間の素子分離領域10上で分断されることにより、それぞれの高耐圧電界効果トランジスタ11aは、チャネル幅方向に延びる1つのゲート電極13を有している。
図2は、図1の高耐圧電界効果トランジスタのゲート電極の端部及び角部の拡大図を示している。
チャネル幅方向の素子領域AAの端部からチャネル幅方向のゲート電極13の端部までの幅をゲートフリンジ長Lで表し、ゲート電極13の角部の丸まりの度合いを曲率半径rで表す。
ここで、ゲートフリンジ長Lは、ゲート電極13の角部の丸まりが素子領域に掛からないような十分な長さとする。この十分な長さは、少なくともゲート電極13の角部の丸まりの度合いを表す曲率半径r以上である。更に、この十分な長さには、リソグラフィの合わせずれや加工時のサイズ縮小などを考慮することも必要である。
また、ゲート電極の角部の曲率半径rは、85nm以下である。
ゲートフリンジ長Lと曲率半径rとの関係は、L=r+α(但し、αは、リソグラフィの合わせずれや加工時のサイズ縮小を考慮して決められる値)で表される。
曲率半径rが小さくなればゲートフリンジ長Lも小さくなるため、周辺回路領域の面積が縮小される。
図3は、低耐圧電界効果トランジスタを模式的に示す平面図である。
素子分離領域10に取り囲まれた複数の素子領域AAに4つの低耐圧電界効果トランジスタ11bが形成されている。2つの低耐圧電界効果トランジスタ11b_1を挟むように、外側に低耐圧電界効果トランジスタ11b_2が配置されている。低耐圧電界効果トランジスタ11b_2は、ゲート電極13_2が共有化されている。一方、低耐圧電界効果トランジスタ11b_1は、ゲート電極13_1が独立となっている。低耐圧電界効果トランジスタ11b_2の外側(低耐圧電界効果トランジスタ11b_1と反対側)には、コンタクト部12が形成されている。この構成により低耐圧電界効果トランジスタ11bはAND回路を構成している。
また、2つの低耐圧電界効果トランジスタ11b_2のゲート電極13_2が共有化された部分とゲート電極13_1の端部にはスペースSPが形成されている。
低耐圧電界効果トランジスタ11bは、ゲート絶縁膜材の厚さが高耐圧電界効果トランジスタ11aと異なる。低耐圧電界効果トランジスタ11bのゲート絶縁膜材の膜厚は、高耐圧電界効果トランジスタ11aのゲート絶縁材の膜厚よりも薄くなっている。
図4は、メモリセルアレイ領域の平面図である。図4に示すように、チャネル長方向に沿って延びるストライプ形状の素子領域AAが、第1方向に交差するチャネル幅方向に沿って複数設けられている。隣接する素子領域AA間には素子分離領域STIが形成され、この素子分離領域STIによって素子領域AAは電気的に分離されている。複数の素子領域AAを跨ぐようにして、チャネル幅方向に沿って延びるストライプ形状のワード線14及び選択ゲート線SLが形成されている。ワード線14と素子領域AAとが交差する領域には、メモリセルトランジスタが設けられ、選択ゲート線SLと素子領域AAとが交差する領域には、選択ゲートトランジスタが設けられている。チャネル長方向で隣接するワード線14間、選択ゲート線SL間、及びワード線14と選択ゲート線SLとの間の素子領域AAには、メモリセルトランジスタ及び選択トランジスタのソース領域又はドレイン領域となる不純物拡散層が形成されている。
また、ワード線14は、最外周のワード線14_1と、その内側に配置されるワード線14_2・・・ワード線14_n−1と、その内側に配置されるワード線14_nというように複数のループ形状から構成されている。この複数のワード線14は、選択ゲート線SL間からチャネル幅方向に伸びる位置において分断されている。すなわち、それぞれのワード線14のチャネル幅方向の端部において、チャネル長方向に折れ曲がっている。さらにワード線14のチャネル長方向に折れ曲がった端部は選択ゲート線SL間からチャネル幅方向に伸びる位置において分断されている。
図5は、図1の高耐圧電界効果トランジスタの変形例である。
図1と異なる点は、素子分離領域10上に高耐圧電界効果トランジスタ11aを囲むようにシールド用導電層17が設けられている点である。また、シールド用導電層17は、各高耐圧電界効果トランジスタ11aのゲート電極13のチャネル幅方向における間に形成され、各高耐圧電界効果トランジスタ11aのゲート電極13とは電気的に分離されている。このシールド用導電層17は、接地されて0Vが印加されるか、又は、所定の負のバイアスが印加される。このような構造は、ワード線に高電圧を転送する転送トランジスタに有効である。なぜなら、転送トランジスタ間の素子分離領域の幅は、転送トランジスタ間の耐圧を向上させるために、例えば、1μmと広い。そのため、シールド用導電層17を容易に配置できると共に、シールド用導電層17は、転送トランジスタ間のフィールド反転リーク電流を防止する効果があるためである。
(2) 製造方法
本発明に係る製造方法について説明する。
本発明に係る製造方法について説明する。
図6(a)は、図4のA−A線に沿った断面図であり、図6(b)は、図3のB−B線に沿った断面図であり、図6(c)は、図1のC−C線に沿った断面図である。図7(a)は、図4のD−D線に沿った断面図であり、図7(b)は、図4のE−E線に沿った断面図であり、図7(c)は、図1のF−F線に沿った断面図である。
また、今後、製造方法を説明する際に参照する図において、チャネル長方向に沿った断面図は、図6と同様の領域に沿った断面図を示しており、チャネル幅方向に沿った断面図は、図7と同様の領域に沿った断面図である。
まず、図6及び図7に示すように、メモリセルアレイ領域20及び周辺回路領域21において、半導体基板18上にゲート絶縁膜材22が形成される。また、高耐圧電界効果トランジスタ形成領域において、ゲート絶縁膜材22は、低耐圧電界効果トランジスタ形成領域及びメモリセルアレイ領域20と比較して厚く堆積させる。ゲート絶縁膜材22は、例えば、酸化シリコン又はこれを含む積層構造である。
続いて、フローティングゲート電極材23が、例えば、CVD法により、ゲート絶縁膜材22上に形成される。その後、メモリセルアレイ領域20において、半導体基板18内にSTI(Shallow Trench Isolation)構造の素子分離絶縁膜19が形成される。この工程により、素子分離絶縁膜19により囲まれた素子領域が形成される。そして、ゲート間絶縁膜材24及びワード線材(導電材)25が、例えば、CVD法により、フローティングゲート電極材23及び素子分離絶縁膜19上に、順次形成される。
周辺回路領域21においては、ゲート絶縁膜材22が形成に続いて、ゲート絶縁膜材22上にフローティングゲート電極材23が形成され、メモリセルアレイ領域20と同様に、半導体基板18内にSTI構造の素子分離絶縁膜19が形成される。
尚、選択ゲートトランジスタ、低耐圧電界効果トランジスタ及び高耐圧電界効果トランジスタ形成予定領域においては、フローティングゲート電極材23と、ワード線材25との間のゲート間絶縁膜材24が形成された後、このゲート間絶縁膜材24の一部が除去され開口を形成する。その後、フローティングゲート電極材23を堆積させることにより、開口を通じてフローティングゲート電極材23とワード線材25が互いに電気的に接続される。
フローティングゲート電極材23は、例えば、導電性ポリシリコンが用いられる。ゲート間絶縁膜材24は、例えば、酸化シリコン、窒化シリコン、これらの積層構造、Al2O3やHFSiONなどの高誘電体材料の単層構造またはこれらを含む積層構造である。ワード線材25も導電材料であり、例えば、導電性ポリシリコンが用いられる。尚、ワード線材25は、導電性ポリシリコンとシリサイドとの積層構造でもよい。
次に、図8及び図9で示すように、メモリセルアレイ領域20及び周辺回路領域21において、第1のマスク材26が、例えば、CVD法によりワード線材25及びゲート電極材25´上に形成され、更に、側壁芯材27Aが、例えば、CVD法により第1のマスク材26上に形成される。
側壁芯材27Aが、例えば、転写パターンによりパターニングされた後、所定のパターンとなるように、例えば、RIE法により加工される。
具体的には、メモリセルアレイ領域上の側壁芯材27Aは、図10で示すような平面図になる。つまり、側壁芯材27Aは、メモリセルアレイ領域の端部において、最外周の側壁芯材27A_1と、その内側に配置される側壁芯材27A_2・・・側壁芯材27A_n−1と、その内側に配置される側壁芯材27A_nというように複数の閉ループ形状から構成される。さらに、選択ゲートトランジスタ形成予定領域SAと相対する領域においては、ラインアンドスペースのパターンとなるよう加工される。また、側壁芯材27A_nは、選択ゲートトランジスタ形成予定領域SAを取り囲むよう形成される。
更に、周辺回路領域において、側壁芯材27Aは、ゲート電極が形成される予定の箇所にラインアンドスペースのパターンとなるよう加工される。次に、図11で示すように、側壁芯材27Aは、スリミング技術により更に加工され、側壁芯材27Aの幅が、フォトリソグラフィの解像度限界よりも小さくなるよう形成される。
側壁芯材27Aのスリミングの後、側壁マスク材27Bが全面に形成される。その後、側壁マスク材27Bに対して異方性RIEにてエッチバックを行うと、側壁芯材27Aの側面上に側壁マスク材27Bは残存し、後の工程で、微細なラインアンドスペースパターンに加工するための側壁マスク27が形成される。
次に、図12で示すように、メモリセルアレイ領域20の選択ゲートトランジスタ形成予定領域及び周辺回路領域21に形成されている側壁芯材27A及び側壁マスク材27Bにレジストを塗布する。
メモリセルアレイ領域20上の側壁芯材27Aが選択的に除去された後、選択ゲートトランジスタ形成予定領域のレジスト及び周辺回路領域21のレジストが除去される。
その後、メモリセルアレイ領域20のメモリセルトランジスタを形成する領域において、側壁マスク材27Bをマスクとし、メモリセルアレイ領域20の選択トランジスタを形成する領域及び周辺回路領域において、側壁芯材27A及び側壁マスク材27Bをマスクとして第1のマスク材26が、例えば、RIE法により、エッチングされる。
次に、図13及び図14で示すように、側壁芯材27A及び側壁マスク材27Bを除去した後、第1のマスク材26をマスクとして、メモリセルアレイ領域20は、ワード線材25、ゲート間絶縁膜材24、フローティングゲート電極材23及びゲート絶縁膜材22が順次エッチングされ、メモリセルトランジスタが形成される領域及び選択ゲートトランジスタ形成予定領域に切り分けられる。その後、第1のマスク材26が除去される。
周辺回路領域21も同様に、側壁芯材27A及び側壁マスク材27Bを除去した後、第1のマスク材26をマスクとして、ゲート電極材25´、ゲート間絶縁膜材24、フローティングゲート電極材23及びゲート絶縁膜材22が順次エッチングされ、低耐圧電界効果トランジスタLVTr及び高耐圧電界効果トランジスタHVTrのゲート電極が形成される領域に切り分けられる。その後、第1のマスク材が除去される。
ここで、図15に示すメモリセルアレイ領域20の平面図において、側壁マスク材の下部に形成されたワード線材25が残存するよう形成される。そのため、選択ゲートトランジスタ形成予定領域SAと相対する領域において、ゲート電極材25は、フォトリソグラフィの解像度限界より微細なラインアンドスペースパターンに加工される。
更に、図16(a)で示す高耐圧電界効果トランジスタが形成される周辺回路領域の平面図において、周辺回路領域内の高耐圧電界効果トランジスタのゲート電極材25´は、1回目のエッチングにより複数の素子領域AAに跨りチャネル幅方向に延びるよう形成される。つまり、チャネル幅方向に隣接するトランジスタのゲート電極が互いに電気的に接続された状態で形成される。
また、図16(b)に示す低耐圧電界効果トランジスタが形成される周辺回路領域の平面図において、周辺回路領域内の低耐圧電界効果トランジスタのゲート電極材25´は、1回目のエッチングによりチャネル幅方向に延びる3つの開口が形成される。つまり、それぞれの低耐圧電界効果トランジスタのゲート電極材25´は互いに電気的に接続された状態で形成される。
また、図5に示した、シールド用導電層17を形成する場合においては、図17に示すように、高耐圧電界効果トランジスタのゲート電極材25´に素子領域AAのコンタクト部12が開口されるような開口P1を形成すればよい。
次に、図18,19で示されるように、メモリセルアレイ領域20及び周辺回路領域21において、第2のマスク材28が形成される。メモリセルアレイ領域20において、ループ状に形成されたワード線材25を半分に分断する、いわゆる側壁ループカットプロセスを行う。具体的には、図15に示すように、選択ゲートトランジスタ形成予定領域SA間において、チャネル幅方向にのびる直線状の開口P2を有する第2のマスク材28を形成する。同様に、高耐圧電界効果トランジスタが形成される周辺回路領域においては、図16(a)に示すように、素子領域AA間に、チャネル長方向に延びる直線状の開口P2を有する第2のマスク材28を形成する。また、低耐圧電界効果トランジスタが形成される周辺回路領域においては、図16(b)に示すように、それぞれの低耐圧電界効果トランジスタのゲート電極材25´のパターンが形成されるように開口P2を有する第2のマスク材28を形成する。
また、図5に示した、シールド用導電層17を形成する場合においては、図17に示すように、高耐圧電界効果トランジスタのゲート電極材25´と、シールド用導電層17とに切り離すような開口P2を形成すればよい。具体的には、高耐圧電界効果トランジスタのゲート電極材25´とシールド用導電層17との接続部分を含むような直線状の開口P2を有する第2のマスク材28を形成すればよい。また、リソグラフィマージン向上のため、開口P2はシールド用導電層17の一部も包含するように形成することが好ましい。
次に、図20に示すように、第2のマスク材28をマスクにして、例えば、RIE法によって第3のマスク材の開口部のワード線材25及びゲート電極材25´を分断する。その結果、図21で示すメモリセルアレイ領域の平面図において、それぞれのワード線材25は、チャネル幅方向の端部において、チャネル長方向に折れ曲がり、ワード線材25のチャネル長方向に折れ曲がった端部は、選択ゲートトランジスタST間からチャネル幅方向に延びる位置において分断された形状となる。また、ゲート電極材25´は、それぞれフォトリソグラフィの解像度限界より微細なラインアンドスペースパターンに加工される。
更に、分断されたワード線材25及びゲート電極材25´の下に形成されている素子分離絶縁膜19において、側壁ループカットプロセスの跡である窪みが形成されるという特徴を有する。
また、図22(a)で示す高耐圧電界効果トランジスタが形成される周辺回路領域の平面図において、周辺回路領域内の高耐圧電界効果トランジスタのゲート電極材25´は、2回目のエッチングである側壁ループカットプロセスによって、それぞれの素子領域AAに形成される高耐圧電界効果トランジスタに対応させて複数に分断される。
更に、図22(b)で示す低耐圧電界効果トランジスタが形成される周辺回路領域の平面図において、周辺回路領域内の低耐圧電界効果トランジスタのゲート電極材25´は、2回目のエッチングである側壁ループカットプロセスによって、素子領域AAに4つの低耐圧電界効果トランジスタが形成されるように分断される。
このように、周辺回路領域に形成される低耐圧電界効果トランジスタ及び高耐圧電界効果トランジスタのゲート電極は、側壁ループカットプロセスによって2回目のエッチング行うため、新たな工程を追加しなくて良いという特徴を有する。
また、センスアンプに形成される低耐圧電界効果トランジスタのチャネル幅方向のピッチは非常に狭いため、素子分離絶縁膜のチャネル幅方向の幅も非常に狭い。そのため、リソグラフィの解像度に従い、RIE法によってゲート電極を分断し、素子分離絶縁膜の上面にリソグラフィの解像度と同じ大きさの窪みを形成してしまうと、素子分離が不十分になる場合がある。従って、リソグラフィの解像度の限界より小さい窪みを素子分離絶縁膜の上面に形成しなくてはならない場合がある。
そこで、図23で示されるように、RIE法の条件を変化させ、ゲート電極が分断されることによって出来る開口部を順テーパ形状に形成することも可能である。その結果、リソグラフィの解像度の限界より小さな窪みが素子分離絶縁膜の上面に形成され、周辺回路領域を微細化することが出来る。
また、メモリセルアレイ領域20及び周辺回路領域に形成される開口P2の形状は、ともに直線状である。その結果、リソグラフィマージンが向上される。
また、ワード線ドライバ内に形成される転送トランジスタにおいて、フィールド反転リーク電流が生じる場合がある。
そこで、図24に示すように、ワード線ドライバ内の転送トランジスタにおいて、ゲート電極を2回エッチングした後に形成される開口部において、素子分離絶縁膜19の下部に、例えば、ボロンイオンを打ち込み、不純物層29を形成するフィールドスルーインプラを行う工程を増やし、フィールド反転リーク電流を抑制しても良い。
フィールドスルーインプラを行う工程を追加せず、フィールド反転リーク電流を抑制する方法として、素子分離絶縁膜上にシールド用導電層を形成する方法がある。
図25で示すように、ワード線ドライバ内の転送トランジスタにおいて、素子分離絶縁膜上にもゲート電極材が残るようパターニングを変えることで、素子分離絶縁膜上にシールド用導電層17を形成する。このシールド用導電層17を接地し0Vを印加するか、又は、所定の負のバイアスを印加する事で、フィールド反転リーク電流を抑制しても良い。
その後、メモリセルアレイ領域において、通常の工程によって、ワード線材をワード線にし、ゲート間絶縁膜材をゲート間絶縁膜にし、フローティングゲート電極材をフローティングゲート電極にし、ゲート絶縁膜材をゲート絶縁膜に加工することで、メモリセルトランジスタ及び選択ゲートトランジスタが形成される。
周辺回路領域についても同様に、通常の工程によって、ゲート電極材をゲート電極にし、ゲート間絶縁膜材をゲート間絶縁膜にし、フローティングゲート電極材をフローティングゲート電極にし、ゲート絶縁膜材をゲート絶縁膜に加工することで、低耐圧電界効果トランジスタ及び高耐圧電界効果トランジスタが形成される。
また、いわゆる側壁加工プロセスを用いるとスリミング工程が入ることにより図2に示すゲート電極の端部における曲率半径rの値が大きくなる傾向にある。例えば、側壁ループカットプロセスによって加工されていないゲート電極端部の曲率半径は90nm以上になってしまう。すなわち、側壁ループカットプロセスによってゲート加工されたゲート電極端部の曲率半径は、側壁ループカットプロセスによってゲート加工されていないゲート電極端部の曲率半径よりも小さくなる。すなわち、側壁ループカットプロセスによって、ゲート電極13を切り離すことにより、この曲率半径rの値を小さくすることができ、周辺回路領域の微細化が可能となる。
特に、図3に示すゲート電極13_2に対向する低耐圧電界効果トランジスタ11b_1ゲート電極13_1の端部の曲率半径rの値を小さくすることができる。その結果、低耐圧電界効果トランジスタ11b_1のゲートフリンジ長Lが短くなり、周辺回路領域の微細化が可能となる。
また、本発明を用いると、例えば、図4の側壁ループカットによってゲート加工されていないA地点と、側壁ループカットによってゲート加工されたB地点では曲率半径が異なってくる。すなわち、A地点の曲率半径は、B地点の曲率半径より小さくなっている。
3. 適用例
本発明の実施形態において、メモリセルトランジスタは、フローティングゲート電極を有するスタックゲート構造のメモリセルトランジスタに限定されない。例えば、MONOS構造のメモリセルトランジスタでもよい。
本発明の実施形態において、メモリセルトランジスタは、フローティングゲート電極を有するスタックゲート構造のメモリセルトランジスタに限定されない。例えば、MONOS構造のメモリセルトランジスタでもよい。
4. むすび
本発明によれば、周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善し、周辺回路領域の面積を縮小することができる。
本発明によれば、周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善し、周辺回路領域の面積を縮小することができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
10: 素子分離領域、 11a: 高耐圧電界効果トランジスタ、 11b: 低耐圧電界効果トランジスタ、 12: コンタクト部、 13: ゲート電極、 14: ワード線、 15: ゲート絶縁膜、 16: フローティングゲート電極、 17: シールドゲート電極、 18: 半導体基板、 19: 素子分離絶縁膜、 20: メモリセルアレイ領域、 21: 周辺回路領域、 22: ゲート絶縁膜材、 23: フローティングゲート電極材、 24: ゲート間絶縁膜材、 25: ワード線材、 25´: ゲート電極材、 26: 第1のマスク材、 27A: 側壁芯材、 27B: 側壁マスク材、 28: 第2のマスク材、 29: 不純物層。
Claims (5)
- メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺に形成される周辺回路領域とを具備し、
前記周辺回路領域は、素子領域と、前記素子領域を取り囲む素子分離領域と、前記素子領域上に形成され、チャネル幅方向のゲート電極の端部及び角部が前記素子分離領域上に形成される電界効果トランジスタとを有し、
前記ゲート電極の角部の曲率半径は、前記チャネル幅方向の前記素子領域の端部から前記チャネル幅方向の前記ゲート電極の端部までの幅よりも小さく、かつ、85nmよりも小さいことを特徴とする不揮発性半導体記憶装置。 - 前記素子分離領域上に前記ゲート電極と分断されて形成され、前記素子領域を取り囲む導電層を更に有する請求項1に記載の不揮発性半導体記憶装置。
- メモリセルアレイ領域の一端から他端まで延びるループ形状のワード線を形成すると共に周辺回路領域内の複数の素子領域に跨ってチャネル幅方向に延びるゲート電極を形成する工程と、前記メモリセルアレイ領域の一端及び他端において前記ループ形状のワード線を分断すると同時に前記ゲート電極を前記複数の素子領域に対応させて複数に分断する工程とを具備する不揮発性半導体記憶装置の製造方法。
- 前記ゲート電極が分断されて出来る開口部は、順テーパ形状になることを特徴とする請求項3に記載の不揮発性半導体記憶装置の製造方法。
- 前記ゲート電極が分断される領域は、素子分離領域であり、前記ゲート電極を分断する工程の後、前記ゲート電極が分断された素子分離領域に露出した素子分離絶縁膜の下部にイオンを注入する工程を更に具備することを特徴とする請求項3又は4に記載の不揮発性半導体記憶装置の製造方法。
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JP5057850B2 (ja) * | 2007-06-04 | 2012-10-24 | 東芝メモリシステムズ株式会社 | 半導体装置 |
JP5159289B2 (ja) * | 2007-12-20 | 2013-03-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10014068B2 (en) | 2011-10-07 | 2018-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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