JP2008108977A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】不揮発性半導体記憶装置は、メモリトランジスタMTと選択トランジスタSTとを含むメモリセルを備えている。メモリトランジスタMTは、互いに積層されて形成されたフローティングゲートFGおよびコントロールゲートCGを有している。選択トランジスタSTは、互いに積層されて形成された下側ゲート層G2および上側ゲート層G1を有している。下側ゲート層G2は1つの選択トランジスタST毎に分離されている。上側ゲート層G1は複数の選択トランジスタSTで共有され、かつ複数の選択トランジスタSTの各々の下側ゲート層G2に電気的に接続されている。
【選択図】図1
Description
(実施の形態1)
図1は本発明の実施の形態1における不揮発性半導体記憶装置のメモリセルアレイ内の平面レイアウトを示す概略平面図である。図2〜図5は、それぞれ、図1のII−II線、III−III線、IV−IV線、V−V線に沿う概略断面図である。
図7〜図23は、本発明の実施の形態1における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。なお図7〜図16は、図1のII−II線およびIII−III線に沿う位置に対応する断面図である。また図17〜23は、(a)が図1のII−II線に沿う位置に対応する断面図であり、(b)が図1のIII−III線に沿う位置に対応する断面図であり、(c)が図1のIV−IV線に沿う位置に対応する断面図である。
本実施の形態によれば、図1に示すように選択トランジスタSTは上側ゲート層G1および下側ゲート層G2の2層のゲート層を有している。そして、上側ゲート層G1は複数の選択トランジスタで共有されている。また、開口部OPの部分で、図4に示すように上側ゲート層G1と下側ゲート層G2とは電気的に接続されている。このため、下側ゲート層G2が1つの選択トランジスタST毎に分離されていても、1つの上側ゲート層G1の電位を制御することにより複数の下側ゲート層G2の電位を制御することができる。
図39は、本発明の実施の形態2における不揮発性半導体記憶装置の構成を概略的に示す断面図である。なお、その断面位置は、実施の形態1における図4に対応する位置である。
Claims (8)
- 主表面を有する半導体基板と、
前記主表面上に互いに積層して形成されたフローティングゲートおよびコントロールゲートを有するメモリトランジスタと、
前記主表面に互いに積層して形成された下側ゲート層および上側ゲート層を有し、かつ前記メモリトランジスタとともにメモリセルに含まれる選択トランジスタとを備え、
前記下側ゲート層は1つの前記選択トランジスタ毎に分離されており、
前記上側ゲート層は複数の前記選択トランジスタで共有され、かつ複数の前記選択トランジスタの各々の前記下側ゲート層に電気的に接続されている、不揮発性半導体記憶装置。 - 前記接続が、前記下側ゲート層と前記上側ゲート層とが直接接触することにより行なわれていることを特徴とする、請求項1に記載の不揮発性半導体記憶装置。
- 前記上側ゲート層の延在方向に沿って、前記下側ゲート層および前記フローティングゲート層の長さが同じであることを特徴とする、請求項1または2に記載の不揮発性半導体記憶装置。
- 前記上側ゲート層の延在方向と交差する方向に沿って、前記フローティングゲート層の長さが前記下側ゲート層の長さよりも短いことを特徴とする、請求項1〜3のいずれかに記載の不揮発性半導体記憶装置。
- 前記半導体基板上に、前記上側ゲート層の延在方向と交差する方向に沿って直線状に形成された素子間分離層をさらに備えたことを特徴とする、請求項1〜4のいずれかに記載の不揮発性半導体記憶装置。
- 複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板上に第1絶縁層を形成する工程と、
前記第1絶縁層上に第1導電層を形成する工程と、
前記複数のメモリセルの形成領域にまたがって帯状に延びるように前記第1導電層を複数の帯形状にパターニングする第1パターニング工程と、
前記第1導電層上に第2絶縁層を形成する工程と、
前記第2絶縁層に前記帯形状の延在方向と交差する方向に延び、かつ前記第1導電層の表面を露出する複数の開口パターンを形成する工程と、
前記開口部を介して前記第1導電層と電気的に接続するように、かつ前記第2絶縁層を覆うように第2導電層を形成する工程と、
前記第2導電層と前記第1導電層とをパターニングすることで前記第2絶縁層により電気的に絶縁された前記第1導電層の一部および前記第2導電層の一部を含む積層パターンと、前記開口パターンに沿って形成され前記開口パターンの部分で電気的に接続された前記第1導電層の一部および前記第2導電層の一部を含む積層パターンとを形成する第2パターニング工程とを備えた、不揮発性半導体記憶装置の製造方法。 - 前記第1パターニング工程が、直線状の開口パターンを有するマスク形成工程を有することを特徴とする、請求項6に記載の不揮発性半導体記憶装置の製造方法。
- 前記第1パターニング工程が、レジストパターン形成工程と、前記レジストパターンの開口部を埋めるように液状材料を塗布する工程と、前記レジストパターンとの界面部分で前記液状材料の一部を硬化させた後に未硬化の液状材料を除去する工程とを有することを特徴とする、請求項6または7に記載の不揮発性半導体記憶装置の製造方法。
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