TW201841349A - 非揮發性快閃記憶體單元 - Google Patents
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Abstract
一種用於在一基板上製造一快閃記憶體裝置之方法可包含：運用淺溝槽隔離製備該基板以界定主動區段；將一浮動閘極氧化物層沈積於該經製備基板上；將一浮動閘極多晶矽層沈積於該浮動閘極氧化物層上；拋光該浮動閘極多晶矽層以隔離該基板之該等主動區段上方的複數個浮動閘極；將氮化矽層沈積於該複數個浮動閘極之頂部上；圖案化且蝕刻該氮化矽層以產生氮化矽特徵；沿該等氮化矽特徵之側沈積一組氧化物間隔件；將一源極接面植入至該等個別浮動閘極下方之該基板中；移除惟個別氧化物間隔件下方之處除外的該浮動閘極多晶矽層，接著移除該組氧化物間隔件；將一多晶矽間層沈積於該等剩餘浮動閘極之頂部上；將一第二多晶矽層沈積於該多晶矽間層之頂部上；及圖案化且蝕刻該第二多晶矽層以將該第二多晶矽層分離成字線裝置及抹除閘極。
Description
本發明係關於半導體裝置，且本發明之教示可體現為非揮發性快閃記憶體單元及用於製造半導體裝置之程序。
快閃記憶體係用作一電腦儲存媒體之一電子組件，其通常包括一固態記憶體裝置。NAND型快閃記憶體可依區塊及/或頁寫入及讀取。其通常用於記憶卡、USB快閃隨身碟及固態硬碟機中以用於資料一般儲存及傳送。NOR型快閃記憶體可容許寫入且讀取一單一機器字及/或位元組。基於NOR之快閃裝置可需要較長抹除及/或寫入時間，但提供全位址及資料匯流排而容許隨機存取任何記憶體位置。基於NOR之裝置可更適於很少更新之程式碼，例如，一電腦BIOS或組件韌體。 快閃記憶體將資料儲存於包括浮動閘極電晶體之一記憶體單元陣列中。各記憶體單元可包含由氧化物層隔絕之兩個閘極，一控制閘極及一浮動閘極。圖1展示一先前技術快閃記憶體單元1，其包括兩個選擇閘極10、一控制閘極20、控制閘極20下方之一源極接面30、一汲極接面40，及一浮動閘極50。存在包圍各種組件之氧化物層。浮動閘極50可藉由控制閘極20 (有時稱為一抹除閘極)連接至源極接面30。浮動閘極50可藉由選擇閘極10 (有時稱為一字線裝置)連接至汲極接面40。各特徵之各種尺寸受所使用製程之限制。當然，尺寸愈小，則愈多記憶體單元1可排列在相同大小晶片及/或裝置中。
因此，一種減小一快閃記憶體單元的臨界尺寸之程序或方法可提供一快閃記憶體裝置之改良的單元密度及/或降低的成本。根據本發明之教示之各種實施例，製程可利用字線裝置與抹除閘極之間的一降低的浮動側壁耦合率來減小佔據面積且降低所需操作電壓兩者。 例如，一種用於在一基板上製造一快閃記憶體裝置之方法可包含：運用淺溝槽隔離製備該基板以界定且分離主動區段；將一浮動閘極氧化物層沈積於該經製備基板上；將一浮動閘極多晶矽層沈積於該浮動閘極氧化物層上；拋光該浮動閘極多晶矽層以隔離該基板之該等主動區段上方的複數個浮動閘極；將氮化矽層沈積於該複數個浮動閘極之頂部上；圖案化且蝕刻該氮化矽層以產生氮化矽特徵；沿該等氮化矽特徵之側沈積一組氧化物間隔件；將一源極接面植入至該等個別浮動閘極下方之該基板中；移除惟個別氧化物間隔件下方之處除外的該浮動閘極多晶矽層，接著移除該組氧化物間隔件；將一多晶矽間層沈積於該等剩餘浮動閘極之頂部上；將一第二多晶矽層沈積於該多晶矽間層之頂部上；及圖案化且蝕刻該第二多晶矽層以將該第二多晶矽層分離成字線裝置及抹除閘極。 在一些實施例中，圖案化且蝕刻該氮化矽層包含：將一光阻層沈積於該氮化矽層上；圖案化該光阻層；及蝕刻該光阻層所曝露之處的該氮化矽層。 在一些實施例中，該等個別氧化物間隔件具有約120奈米之一尺寸。 在一些實施例中，該等剩餘浮動閘極具有約120奈米之一尺寸。 在一些實施例中，該第二多晶矽層具有大於鄰近剩餘浮動閘極之間的一距離之一半之一厚度。 在一些實施例中，鄰近浮動閘極之間的一距離係大約390奈米。 在一些實施例中，該等字線裝置具有大約0.18微米之一尺寸。 在一些實施例中，該等字線裝置與該抹除閘極之間的一間隙係大約0.04微米。 作為另一實例，一種快閃記憶體裝置可包含：一基板，其具有界定且分離主動區段之淺溝槽隔離；一浮動閘極氧化物層，其安置於該基板上；一浮動閘極多晶矽層，其在該浮動閘極氧化物層上而與該基板相對，該浮動閘極多晶矽層界定該基板之該等主動區段上方的複數個浮動閘極；氮化矽層，其界定該複數個浮動閘極之頂部上的氮化矽特徵；一組間隔件，其等沿該等氮化矽特徵之多個側；一源極接面，其經植入至該等個別浮動閘極下方之該基板中；該浮動閘極多晶矽層，其僅存在於該個別組之間隔件下方；一多晶矽間層，其在該等浮動閘極之頂部上；一第二多晶矽層，其在該多晶矽間層之頂部上，該第二多晶矽層經圖案化及蝕刻以將該第二多晶矽層分離成字線裝置及抹除閘極。 在一些實施例中，該組間隔件中之各間隔件具有約120奈米之一尺寸。 在一些實施例中，該等浮動閘極之各者具有約120奈米之一尺寸。 在一些實施例中，該第二多晶矽層具有大於鄰近浮動閘極之間的一距離之一半之一厚度。 在一些實施例中，鄰近浮動閘極之間的一距離係大約390奈米。 在一些實施例中，該等字線裝置之各者具有大約0.18微米之一尺寸。 在一些實施例中，該等字線裝置之各者與一鄰近抹除閘極之間的一間隙係大約0.04微米。
相關申請案之交叉參考 本申請案主張2017年2月14日申請之共同擁有之美國臨時專利申請案第62/458,856號之優先權，該案特此為全部目的以引用的方式併入本文中。 本發明之教示可體現為用以減小一快閃記憶體單元的臨界尺寸之各種程序或方法。此等程序可提供一快閃記憶體裝置之改良的單元密度及/或降低的成本。在一些實施例中，製程可利用字線裝置與抹除閘極之間的一降低的浮動側壁耦合率來減小佔據面積且降低所需操作電壓兩者。 圖2A及圖2B係展示根據本發明之教示之一製程之部分之示意圖。製程可以藉由淺溝槽隔離製備以界定且分離主動區段110之一基板開始。溝槽120將各個主動組件電隔離以防止一寄生連接。一浮動閘極氧化物層140可沈積於基板100之頂部上，且接著一浮動閘極多晶矽層130可沈積於浮動閘極氧化物層140之頂部上。圖2B展示圖2A中所示之陣列之一橫截面。 圖3A及圖3B係展示根據本發明之教示之一製程之部分之示意圖。程序可包含拋光浮動閘極多晶矽層130以隔離基板100之主動區段110上方的複數個浮動閘極。 圖4A至圖4C係展示根據本發明之教示之一製程之部分之示意圖。程序可包含將氮化矽層150沈積於複數個浮動閘極之頂部上，且接著圖案化並蝕刻氮化矽層150以產生氮化矽特徵，如圖4C中展示。特徵可藉由以下步驟而產生：沈積一光阻層160；產生光阻層160中之一圖案(例如，藉由選擇性地曝露且移除光阻劑以產生所要特徵)；及蝕刻經移除光阻劑所曝露之處的氮化矽層150。程序可包含沿剩餘氮化矽特徵之側沈積且蝕刻氧化物間隔件170。 圖5A至圖5C係展示根據本發明之教示之一製程之部分之示意圖。程序可包含將一源極接面180植入至個別浮動閘極130下方之基板100中。程序可包含用於植入源極接面180之任何適當方法。圖5B及圖5C展示在沿基板100之不同位置處取得之橫截面。 圖6A至圖6C係展示根據本發明之教示之一製程之部分之示意圖。程序可包含移除氮化物層150及浮動閘極多晶矽層130 (惟其在個別氧化物間隔件170下方之處除外)，接著移除該組氧化物間隔件170。可藉由一蝕刻程序而移除浮動閘極多晶矽層。可藉由任何適當方法移除該組氧化物間隔件170而留下浮動閘極130，如圖6C中展示。 圖7A至圖7C係展示根據本發明之教示之一製程之部分之示意圖。程序可包含將一多晶矽間層190沈積於剩餘浮動閘極130之頂部上，且將一第二多晶矽層200沈積於多晶矽間層190之頂部上。如圖7B中展示，多晶矽間層190可具有一大致均勻厚度，而第二多晶矽層200可具有一較不規則剖面及/或厚度。圖7C展示沈積於第二多晶矽層之頂部上的一額外氮化矽層210，及已經圖案化及蝕刻以曝露額外氮化矽層210的部分之一第二光阻層220。 圖8A至圖8D係展示根據本發明之教示之一製程之部分之示意圖。程序可包含圖案化且蝕刻第二多晶矽層200以將第二多晶矽層分離成字線裝置250及抹除閘極260。如圖8A中展示，已使用第二光阻劑220圖案化且蝕刻額外氮化矽層210。已沿額外氮化矽層210之曝露側界定一第二組氧化物間隔件230。 圖8B展示鋪設於第二層210之頂部上的一第三氮化矽層240。第三氮化矽層240可具有大於浮動閘極130之間的距離之一半之一厚度。例如，浮動閘極130之間的距離可為大約390奈米，且在該情況中，第三氮化矽層240之厚度可大於195奈米。 圖8C展示在其之大部分已經蝕除而留下填充第二組氧化物間隔件230之間的空間之一部分之後的第三氮化矽層240。氧化物間隔件230可經移除而曝露浮動閘極130上方的多晶矽層200之一部分。接著，如圖8D中展示，可透過由氧化物間隔件230留下之孔蝕刻多晶矽層200以將寫入線裝置250與抹除閘極260分離。 圖9係展示使用根據本發明之教示之一製程製造的一快閃記憶體單元之部分之一示意圖。圖9中展示之實施例包含由氧化物層190包圍之兩個浮動閘極130。浮動閘極130可透過抹除閘極260連接至源極線接面180。浮動閘極130可透過字線裝置250 (例如，選擇閘極)連接至一位元線接面270及/或一汲極接面。在所展示之實施例中，字線裝置250及抹除閘極260可具有大約0.18奈米或0.19奈米之尺寸，且兩者之間的間隙可為大約0.04微米。 圖10係展示使用根據本發明之教示之一製程製造的一快閃記憶體單元陣列之部分之一示意圖。
1‧‧‧快閃記憶體單元
10‧‧‧選擇閘極
20‧‧‧控制閘極
30‧‧‧源極接面
40‧‧‧汲極接面
50‧‧‧浮動閘極
100‧‧‧基板
110‧‧‧主動區段
120‧‧‧溝槽
130‧‧‧浮動閘極多晶矽層/浮動閘極
140‧‧‧浮動閘極氧化物層
150‧‧‧氮化矽層/氮化物層
160‧‧‧光阻層
170‧‧‧氧化物間隔件
180‧‧‧源極接面/源極線接面
190‧‧‧多晶矽間層/氧化物層
200‧‧‧第二多晶矽層
210‧‧‧額外氮化矽層/第二層
220‧‧‧第二光阻層/第二光阻劑
230‧‧‧氧化物間隔件
240‧‧‧第三氮化矽層
250‧‧‧字線裝置/寫入線裝置
260‧‧‧抹除閘極
270‧‧‧位元線接面
圖1係繪示一先前技術快閃記憶體單元之組件之一圖； 圖2A及圖2B係展示根據本發明之教示之一製程之部分之示意圖； 圖3A及圖3B係展示根據本發明之教示之一製程之部分之示意圖； 圖4A至圖4C係展示根據本發明之教示之一製程之部分之示意圖； 圖5A至圖5C係展示根據本發明之教示之一製程之部分之示意圖； 圖6A至圖6C係展示根據本發明之教示之一製程之部分之示意圖； 圖7A至圖7C係展示根據本發明之教示之一製程之部分之示意圖； 圖8A至圖8D係展示根據本發明之教示之一製程之部分之示意圖； 圖9係展示使用根據本發明之教示之一製程製造的一快閃記憶體單元之部分之一示意圖；及 圖10係展示使用根據本發明之教示之一製程製造的一快閃記憶體單元陣列之部分之一示意圖。
Claims (15)
- 一種用於在一基板上製造一快閃記憶體裝置之方法，該方法包括： 運用淺溝槽隔離製備該基板以界定且分離主動區段； 將一浮動閘極氧化物層沈積於該經製備基板上； 將一浮動閘極多晶矽層沈積於該浮動閘極氧化物層上； 拋光該浮動閘極多晶矽層以隔離該基板之該等主動區段上方的複數個浮動閘極； 將氮化矽層沈積於該複數個浮動閘極之頂部上； 圖案化且蝕刻該氮化矽層以產生氮化矽特徵； 沿該等氮化矽特徵之側沈積一組氧化物間隔件； 將一源極接面植入至該等個別浮動閘極下方之該基板中； 移除惟個別氧化物間隔件下方之處除外的該浮動閘極多晶矽層，接著移除該組氧化物間隔件； 將一多晶矽間層沈積於該等剩餘浮動閘極之頂部上； 將一第二多晶矽層沈積於該多晶矽間層之頂部上；及 圖案化且蝕刻該第二多晶矽層以將該第二多晶矽層分離成字線裝置及抹除閘極。
- 如請求項1之方法，其中圖案化且蝕刻該氮化矽層包含： 將一光阻層沈積於該氮化矽層上； 圖案化該光阻層；及 蝕刻該光阻層所曝露之處的該氮化矽層。
- 如請求項1之方法，其中該等個別氧化物間隔件具有約120奈米之一尺寸。
- 如請求項1之方法，其中該等剩餘浮動閘極具有約120奈米之一尺寸。
- 如請求項1之方法，其中該第二多晶矽層具有大於鄰近剩餘浮動閘極之間的一距離之一半之一厚度。
- 如請求項1之方法，其中鄰近浮動閘極之間的一距離係大約390奈米。
- 如請求項1之方法，其中該等字線裝置具有大約0.18微米之一尺寸。
- 如請求項1之方法，其中該等字線裝置與該抹除閘極之間的一間隙係大約0.04微米。
- 一種快閃記憶體裝置，其包括： 一基板，其具有界定且分離主動區段之淺溝槽隔離； 一浮動閘極氧化物層，其安置於該基板上； 一浮動閘極多晶矽層，其在該浮動閘極氧化物層上而與該基板相對，該浮動閘極多晶矽層界定該基板之該等主動區段上方的複數個浮動閘極； 氮化矽層，其界定該複數個浮動閘極之頂部上的氮化矽特徵； 一組間隔件，其等沿該等氮化矽特徵之多個側； 一源極接面，其經植入至該等個別浮動閘極下方之該基板中； 該浮動閘極多晶矽層，其僅存在於該個別組之間隔件下方； 一多晶矽間層，其在該等浮動閘極之頂部上； 一第二多晶矽層，其在該多晶矽間層之頂部上，該第二多晶矽層經圖案化及蝕刻以將該第二多晶矽層分離成字線裝置及抹除閘極。
- 如請求項9之快閃記憶體裝置，其中該組間隔件中之各間隔件具有約120奈米之一尺寸。
- 如請求項9之快閃記憶體裝置，其中該等浮動閘極之各者具有約120奈米之一尺寸。
- 如請求項9之快閃記憶體裝置，其中該第二多晶矽層具有大於鄰近浮動閘極之間的一距離之一半之一厚度。
- 如請求項9之快閃記憶體裝置，其中鄰近浮動閘極之間的一距離係大約390奈米。
- 如請求項9之快閃記憶體裝置，其中該等字線裝置之各者具有大約0.18微米之一尺寸。
- 如請求項9之快閃記憶體裝置，其中該等字線裝置之各者與一鄰近抹除閘極之間的一間隙係大約0.04微米。
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