TWI734258B - 形成接點到閘極監控圖案的方法及半導體元件 - Google Patents
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Abstract
一種形成接點到閘極監控圖案的方法包括：在半導體基板中形成淺溝槽隔離(STI)區域，此STI區域鄰接半導體基板中的主動區域；在半導體基板上方形成複數個閘極結構；以及在閘極結構之間並並形成與STI區域接觸的複數個導電接點，其中主動區域的一部分在導電接點之間。
Description
本揭露的實施例是關於一種半導體元件及其製造方法，特別係關於接點到閘極的監控圖案及其製造方法。
在過去幾十年，半導體積體電路(IC)工業已經歷指數增長。在IC演進過程中，功能密度(亦即，每晶片面積互連元件的數量)通常增加而幾何大小(亦即，可使用製造製程產生的最小部件(或接線))減小。在一些IC設計中，隨著技術節點收縮而實施的一種進展為用金屬閘電極替代聚矽閘電極以改進具有減小的特徵大小的元件效能。
超快閃技術已經使設計者能夠經由使用分割閘極快閃記憶體單元來產生成本有效且高效能的可程式設計SOC(晶片上系統)解決方案。第三代嵌入型超快閃記憶體(ESF3)的急劇縮放使得能夠設計具有高記憶體陣列密度的快閃記憶體。
在一些實施例中，一種形成接點到閘極監控圖案的方法包括：在半導體基板中形成一或多個淺溝槽隔離(STI)區域以限定第一主動區域及橫向圍繞第一主動區域的複數個第二主動區域，其中第一主動區域具有一俯視圖面積，此俯視圖面積大於第二主動區域的每一者的俯視圖面積；形成由第二主動區域橫向圍繞並且由第一主動區域至少部分間隔開的複數個閘極結構；以及在閘極結構之間形成複數個導電接點。導電接點與STI區域接觸。
在一些實施例中，一種形成接點到閘極監控圖案的方法包括：在半導體基板中的刻劃線區域中形成第一淺溝槽隔離(STI)區域，STI區域鄰接半導體基板中的主動區域；在刻劃線區域中形成閘極結構；以及形成與第一STI區域接觸的導電接點，其中在主動區域與第一STI區域之間的邊界是在導電接點與閘極結構之間。
在一些實施例中，一種半導體元件包括具有晶粒區域及在晶粒區域周圍的刻劃線區域的半導體基板、在晶粒區域中的快閃記憶體單元、以及在刻劃線區域中的接點到閘極監控圖案。接點到閘極圖案包括第一主動區域、在第一主動區域周圍的複數個第二主動區域、鄰接第一主動區域的淺溝槽隔離(STI)區域、重疊STI區域的導電接點、以及重疊STI區域的閘極結構。第一主動區域具有與第二主動區域的至少一者的頂表面相比較大的頂表面。
100:半導體晶粒區域
102:快閃記憶體陣列
104:周邊電路
108:電晶體
110:快閃記憶體單元
114:通道區域
116:源極/汲極區域
118:源極/汲極區域
119:共用源極區域
120:控制閘極
121:控制閘極
122:閘極介電質
124:矽化接觸端點
126:浮動閘極
128:選擇閘極
130:抹除閘極
132:共用源極介電區域
134:穿隧介電層
135:矽化接觸端點
136:隔離結構(STI結構)
137:第一ILD層
138:第二ILD層
139:IMD層
140:通孔
141:蝕刻終止層
142:電跡線
143:密封層
144:第一金屬層
145:間隔件
146:金屬連接器
210:基板(晶圓)
210R:凹陷
210T:溝槽
212:快閃記憶體陣列區域
212t:頂表面
214:周邊電路區域
214t:頂表面
214T:溝槽
216:過渡區域
216T:溝槽
220:穿隧介電層
222:穿隧介電層
230:浮動閘極層
232:浮動閘極
240:阻擋層
242:阻擋層
244:阻擋層
246:阻擋層
250:控制閘極層
252:控制閘極
254:控制閘極
256:控制閘極
260:硬遮罩層
262:硬遮罩
264:硬遮罩
266:硬遮罩
270:間隔件
280:介電層
290:穿隧介電層
300:選擇閘極介電層
310:導電層
312:抹除閘極
312a:頂表面
314:選擇閘極
314a:頂表面
314b:側表面
316:虛擬閘極
316a:頂表面
316b:側表面
320:硬遮罩
330:閘極介電層
331:閘極介電質
332:閘極介電質
333:閘極介電質
334:閘極介電質
335:閘極介電質
336:閘極介電質
340:閘電極層
341:閘電極
342:閘電極
343:閘電極
344:閘電極
345:閘電極
346:閘電極
350:硬遮罩層
351:硬遮罩
352:硬遮罩
353:硬遮罩
354:硬遮罩
355:硬遮罩
356:硬遮罩
361:間隔件
362:間隔件
363:間隔件
364:間隔件
365:間隔件
366:間隔件
368:間隔件
369:間隔件
371:金屬閘極結構
372:金屬閘極結構
373:金屬閘極結構
374:金屬閘極結構
375:金屬閘極結構
380:ILD層
382:密封層
390:ILD層
400:汲極接點
510:蝕刻終止層
520:ILD層
900:半導體元件及電路(PCM測試鍵)
901:溝槽
902:溝槽
903:溝槽
904:溝槽
905:溝槽
906:溝槽
907:溝槽
911:第一隔離結構
911a:周邊部分
911b:中心部分
911c:周邊部分
911d:中心部分
912:第一隔離結構
913:第一隔離結構
914:第一隔離結構
915:第一隔離結構
916:第一隔離結構
917:第二隔離結構
921:第一主動區域
922:第二主動區域
931:閘極結構
932:閘極結構
933:閘極結構
934:閘極結構
935:閘極結構
936:閘極結構
941:閘極接點
942:閘極接點
943:閘極接點
944:閘極接點
945:閘極接點
946:閘極接點
951:接點
952:接點
953:接點
954:接點
955:接點
956:接點
961:虛擬閘極結構
962:虛擬閘極結構
963:虛擬閘極結構
964:虛擬閘極結構
965:虛擬閘極結構
966:虛擬閘極結構
967:虛擬閘極結構
968:虛擬閘極結構
972:閘極介電質
974:密封層
976:間隔件
982:源極/汲極區域
992:矽化接觸端點
CS:共用源極區域
CSD:共用源極介電層
D101:距離
D102:距離
D103:距離
D104:距離
D105:距離
D106:距離
D107:距離
D108:距離
D201:距離
D202:距離
D203:距離
D204:距離
D301:距離
D302:距離
D401:距離
D402:距離
D403:距離
D404:距離
EP:部分
GS1:虛擬閘極堆疊
GS2:高壓閘極堆疊
GS3:邏輯閘極堆疊
GS4:虛擬閘極堆疊
GS5:閘極堆疊
GS6:虛擬閘極堆疊
IF1:隔離結構
IF2:隔離結構
IF3:隔離結構
M:方法
ML0:遮罩層
ML1:遮罩層
MP1:接點到閘極監控圖案
MP2:接點到閘極監控圖案
MP3:接點到閘極監控圖案
MP4:接點到閘極監控圖案
MS1:閘極堆疊
MS2:閘極堆疊
PA:墊層
PA0:墊層
PL1:保護層
PL2’:保護層
S11:方塊
S12:方塊
S13:方塊
S14:方塊
S15:方塊
SCT:矽化接觸端點
SD1:源極/汲極區域
SD2:源極/汲極區域
SD3:源極/汲極區域
SL:刻劃線區域
SP:矽化部分
SS1:堆疊
SS1’:堆疊
SS2:堆疊
UC:單位晶胞
W:半導體基板(晶圓)
Wt:上表面
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。
第1圖是根據本揭露的一些實施例的半導體基板的示意性平面圖。
第2圖是根據本揭露的一些實施例的第1圖的半導體基板的一部分的放大視圖。
第3圖是根據本揭露的一些實施例的半導體晶粒區域的一部分的橫截面圖。
第4A圖是根據本揭露的一些實施例的在刻劃線區域中的接點到閘極監控圖案的各個位準的覆蓋佈局。
第4B圖是在第4A圖的刻劃線區域中的接點到閘極監控圖案的主動區域的佈局。
第4C圖是沿著第4A圖的橫截面線C-C’的刻劃線區域中的接點到閘極監控圖案的一部分的橫截面圖。
第4D圖是在第4A圖的刻劃線區域中的接點到閘極監控圖案的一部分的放大視圖。
第5A圖是根據本揭露的一些實施例的在刻劃線區域中的接點到閘極監控圖案的各個位準的覆蓋佈局。
第5B圖是在第5A圖的刻劃線區域中的接點到閘極監控圖案的主動區域的佈局。
第5C圖是在第5A圖的刻劃線區域中的接點到閘極監控圖案的一部分的放大視圖。
第6A圖是根據本揭露的一些實施的在刻劃線區域中的接點到閘極監控圖案的各個位準的覆蓋佈局。
第6B圖是在第6A圖的刻劃線區域中的接點到閘極監控圖案的主動區域的佈局。
第6C圖是在第6A圖的刻劃線區域中的接點到閘極監控圖案的一部分的放大視圖。
第7A圖是根據本揭露的一些實施例的在刻劃線區域中的接點到閘極監控圖案的各個位準的覆蓋佈局。
第7B圖是在第7A圖的刻劃線區域中的接點到閘極監控圖案的主動區域的佈局。
第7C圖是在第7A圖的刻劃線區域中的接點到閘極監控圖案的一部分的放大視圖。
第8A圖至第37B圖圖示了根據本揭露的一些實施例的在形成快閃記憶體單元、周邊電路及接點到閘極監控圖案的製造製程的相應階段處的半導體基板的示意性橫截面圖。
第38圖是根據本揭露的一些實施例描繪形成接點到閘極監控圖案的方法的流程圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件及佈置的特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性。例
如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭露可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示的一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可同樣地解讀本文所使用的空間相對性描述詞。
第1圖是半導體基板(例如，晶圓)W的示意性平面圖，在此半導體基板上形成複數個半導體晶粒區域100。第2圖是根據本揭露的一些實施例的第1圖的晶圓W的一部分EP的放大視圖，此視圖圖示了額外細節。半導體晶粒區域100由刻劃線區域SL分開，晶圓W將沿著此等刻劃線區域切割以產生獨立的積體電路(IC)晶片。刻劃線區域SL包括鋸切口，此鋸將用於將晶圓W分為晶粒100，並且因此限定晶圓W上的晶片。藉由鋸移除的材料、以及圍繞晶粒區域100的材料將在分離製程之後作為廢料丟棄。然而，如第2圖中指出，額外半導體元件及電路900可在刻劃線區域SL中形成。此等半導體元
件900可以被稱為製程控制監控器(process control monitor；PCM)測試鍵，並且用於在製造期間監控各個功能及製程，以確保在晶粒區域100中的元件的適當可操作性。可採用此種半導體元件900以監控例如閾值電壓、飽和電流、斷開電流、崩潰電壓、後端製程、電容及電阻等等。一或多個快閃記憶體元件及一或多個邏輯元件在半導體晶粒區域100中形成，一或多個接點到閘極監控圖案在PCM測試鍵900中形成，如將在下文更詳細描述。
在PCM測試鍵900中的接點到閘極監控圖案用於確保在製造半導體晶粒區域100期間在源極/汲極接點與閘電極之間的可接受的絕緣。然而，因為汲極側接合面崩潰電壓低於接點到閘極崩潰電壓，歸因於汲極側接合面崩潰電壓的雜訊，接點到閘極監控圖案的測試結果或監控結果可能是不準確的。由此，如與晶圓W中的其他淺溝槽隔離(Shallow Trench Isolation；STI)區域相比，接點到閘極監控圖案在較大STI區域內形成。
然而，已經瞭解到，大STI區域在STI上執行的化學機械平坦化(Chemical mechanical polishing；CMP)期間遭受急劇的STI表面凹陷效應，從而在後續製程中導致不可接受的缺陷，特別是在製造快閃記憶體元件時。由此，在本揭露的一些實施例中，提供改進的接點到閘極監控圖案的佈局以增加接點到閘極監控圖案中的主動區域密度(亦即，氧化物定義(oxide definition；OD)密度)並且減小STI區域的面積，因此減輕STI表面凹陷效應。
第3圖是根據本揭露的一些實施例的半導體晶粒區域100的一部分的橫截面圖。半導體晶粒區域包括在半導體晶圓W上形成的快閃記憶體陣列102及周邊電路104。周邊電路104包括一或多個電晶體108，而快閃記憶體陣列102包括一對快閃記憶體單元110。
電晶體108包括在源極/汲極區域116與118之間延伸的通道區域114。控制閘極120藉由閘極介電質122與通道區域114隔離，並且矽化接觸端點124在源極及汲極區域116及源極/汲極區域118上方形成。控制閘極120包括一或多個金屬層。
快閃記憶體單元110包括在對應的浮動閘極126及選擇閘極128下方延伸的相應通道區域114、相應汲極116，並且其等共用源極區域119。每個快閃記憶體單元110包括控制閘極121、在控制閘極121與通道區域114之間定位的浮動閘極126、及在控制閘極121及浮動閘極126附近的選擇閘極128。閘極介電質122使通道區域114與相應浮動閘極126及選擇閘極128分離。此對快閃記憶體單元110共用抹除閘極130，此等共用抹除閘極藉由共用源極介電區域132與共用源極區域119分離。每個浮動閘極126藉由穿隧介電層134與抹除閘極130分離。隔離結構(STI結構)136分離具有不同導電類型或位準的半導體晶粒區域100的區域。額外矽化接觸端點135在選擇閘極128、抹除閘極130的上表面上形成。
首先，第二及第三層間介電(interlayer dielectric；ILD)層137、138及139在半導體晶圓W上方延
伸，並且通孔140穿過第一ILD層137及第二ILD層138延伸到矽化接觸端點124。在一些實施例中，層139可以互換地被稱為金屬間介電(interMetal dielectrics；IMD)層。在IMD層139中的第一金屬層144中形成的電跡線(例如，金屬接線)142藉由在通孔140中形成的金屬連接器146耦接到矽化接觸端點124的相應矽化接觸端點。
儘管不圖示針對每個部件的連接，將理解實際上，提供針對控制閘極120、121、共用源極區域119、選擇閘極128、共用源極區域110等的連接，從而將每個部件放置為與適當電路電氣接觸。在一些情況下，類似於圖示的彼等，連接係藉由金屬層方式。在其他情況下，連接在半導體晶圓W上或上方形成。浮動閘極126經隔離而不與半導體晶粒區域100的其他部件及電路直接電氣接觸。
各個介電材料層(例如，蝕刻終止層141、密封層143及間隔件145)在總體輪廓中圖示，其不用以用作半導體晶粒區域100中的導體或半導體。此等層可各者包含一或多種介電材料。
電晶體108藉由在通道區域114上方施加電場來操作，由此改變通道區域114的導電性。電場藉由在控制閘極120與半導體基板W之間施加電壓電位來產生。當存在所選極性的電場時，FET可以用以增加或降低導電性。在周邊電路(例如，邏輯電路)中的電晶體經設計為類似開關作用，回應於具有所選強度的電場而打開或關閉，並且控制。
在快閃記憶體單元110中，在寫入操作期間，可以迫使電子穿過閘極介電質122(因此可互換地稱為穿隧介電質)穿隧到浮動閘極126，其中此等電子可保持藉由向控制閘極121施加寫入電壓同時在通道區域114中產生電流而無限地被俘獲。若存在足夠數量的在浮動閘極126上俘獲的電子，則電子可以阻擋由控制閘極121產生的電場，從而防止控制閘極121用於改變通道區域114中的導電性。因此，電子的存在可以藉由下列操作來偵測：跨汲極及源極區域116、119施加電壓電位同時向控制閘極121施加讀取電壓以產生電場，並且針對通道區域114中的電流流動進行測試。在一些實施例中，二進制值「一」係快閃記憶體單元在製造時且在程式設計之前的預設設置，而若通道電流不受控制閘極121處的讀取電壓影響，則指示二進制值「零」。在快閃記憶體單元上的二進制值「零」可以抹除-亦即，返回到「一」-藉由向抹除閘極130施加足夠有力的抹除電壓。此舉致使在記憶體單元110二者的浮動閘極126上俘獲的電子穿過穿隧介電層134穿隧到抹除閘極130。實際上，將存在非常多的鄰近抹除閘極130的記憶體單元，此等記憶體單元沿著垂直於第3圖的視圖放置的行延伸。在抹除操作期間，彼等記憶體單元的每一個將同時抹除-亦即，在「快閃」中-因此術語「快閃」記憶體。
術語「穿隧」本文用於指任何製程，藉此電子穿過介電層移動到浮動閘極或從浮動閘極移動，例如，包括福勒-諾德海姆(fowler-Nordheim)穿隧、量子穿隧、熱電子注入等。
第4A圖是根據本揭露的一些實施例的在刻劃線區域SL中的接點到閘極監控圖案MP1的各個位準的覆蓋佈局，第4B圖是在刻劃線區域SL中的接點到閘極監控圖案MP1的主動區域的佈局，並且第4C圖是沿著第4A圖的橫截面線C-C’的刻劃線區域SL中的接點到閘極監控圖案MP1的一部分的橫截面圖。例如，接點到閘極監控圖案MP1在刻劃線區域SL的一或多個中的晶圓W上形成。如第3圖所示，接點到閘極監控圖案MP1的元件與形成半導體晶粒區域100的記憶體單元110及周邊電路104的類似元件同時地形成。
如第4A圖至第4C圖所示，在刻劃線區域SL中，半導體基板W包括限定溝槽901、902、903、904、905、906及907的內表面，此等溝槽在半導體基板W的上表面Wt內延伸。在相應溝槽901-907內設置包含一或多種介電材料的第一隔離結構(例如，淺溝槽隔離(STI)結構)911、912、913、914、915及916、以及第二隔離結構917。第一隔離結構911-916及第二隔離結構917包括在半導體基板W中限定第一主動區域921及複數個第二主動區域922的側壁。隔離結構在此上下文中可以互換地稱為STI區域。
如第4A圖的俯視圖所示，第二隔離結構917在第一主動區域921及第二主動區域922周圍連續地延伸。與第二主動區域922的每一個相比，第一主動區域921具有較大頂表面積。第二主動區域922形成實質上一致的單位晶胞UC的週期性陣列。每個單位晶胞UC包括若干個(例如，12個)第二主動區域922，此等第二主動區域由第二隔離結構917分離，並
且例如在四行及三列中佈置。第二主動區域922的單位晶胞UC的週期性陣列可以減輕接點到閘極監控圖案MP1中的STI表面凹陷效應，此STI表面凹陷效應藉由在第一隔離結構911-916及第二隔離結構917上執行的CMP致使。
第一主動區域921由單位晶胞UC的週期性陣列圍繞。第一主動區域921在第一隔離結構911-916周圍持續地延伸。第一隔離結構911-916在第一主動區域921與第二隔離結構917之間的邊界內設置，並且在若干行及列(例如，兩行及三列)中佈置。更詳細而言，第一隔離結構911-913沿著Y方向分別與第一隔離結構914-916對準。第一隔離結構911-913沿著X方向彼此對準，並且第一隔離結構914-916亦沿著X方向彼此對準，其中X方向垂直於Y方向。
第一隔離結構911-916及第一主動區域921的縱軸沿著X方向延伸。例如，第一隔離結構911具有X方向上的一尺寸及Y方向上的一尺寸，且X方向尺寸大於Y方向尺寸，因此導致第一隔離結構911的縱軸沿著X方向延伸。因為針對第一隔離結構911-916及第一主動區域921，X方向尺寸大於Y方向尺寸，第一隔離結構911-916及第一主動區域921的X方向尺寸可以互換地稱為第一隔離結構911-916及第一主動區域921的長度，並且第一隔離結構911-916及第一主動區域921的Y方向尺寸可以互換地稱為第一隔離結構911-916及第一主動區域921的寬度。在一些實施例中，第一主動區域921的長度大於第一隔離結構911-916的每一者的長度的若干倍(例如，
三倍)，並且第一主動區域921的寬度大於第一隔離結構911-916的每一者的寬度的若干倍(例如，兩倍)。
在刻劃線區域SL中，閘極結構931、932、933、934、935及936在第一主動區域921與第二隔離結構917之間的邊界內設置。閘極結構931沿著Y方向跨第一隔離結構911延伸。更詳細而言，如在第4D圖的放大視圖中圖示，閘極結構931沿著Y方向延伸經過第一隔離結構911的相對X方向邊緣達非零距離D101及D102。由此，閘極結構931具有與第一隔離結構911重疊的一部分及與第一主動區域921重疊的兩個相對端部。在一些實施例中，非零距離D101及D102係不同的。在一些其他實施例中，非零距離D101及D102係相同的。在一些實施例中，非零距離D101及D102是在從約0.001μm至約1μm的範圍中。過小的距離D101及D102可能導致不令人滿意的覆蓋窗，此覆蓋窗阻止形成閘極結構931及/或第一隔離結構911的微影製程。高達約1μm的距離D101及D102允許量測高壓(HV)元件的崩潰電壓。類似地，閘極結構932-936分別跨第一隔離結構911-916延伸。閘極結構931-933沿著Y方向分別與閘極結構934-936對準。閘極結構931-933沿著X方向彼此對準，並且閘極結構934-936沿著X方向彼此對準。以此方式，閘極結構931-936例如在兩行及三列中佈置。在一些實施例中，閘極結構931-936包括與在周邊電路104的控制閘極120中包括的金屬層相同的一或多個金屬層。在一些其他實施例中，閘極結構931-936包括聚矽。
在刻劃線區域SL中，閘極接點941、942、943、944、945及946分別與閘極結構931-936重疊。閘極接點941在閘極結構931與第一主動區域921之間的邊界內設置。更詳細而言，如在第4D圖的放大視圖中圖示，閘極接點941沿著X方向從閘極結構931與第一主動區域921之間的Y方向邊界往回設置(亦即，從此等邊界偏移或分離)達非零距離D103，並且從閘極結構931與第一主動區域921之間的X方向邊界往回設置達非零距離D104。此外，如在第4D圖的放大視圖中圖示，閘極接點941沿著Y方向從第一主動區域921與第一隔離結構911之間的X方向邊界往回設置達非零距離D105。在一些實施例中，非零距離D103、D104及D105是在從約0.001μm至約1μm的範圍中。過小的距離D103、D104及D105可能導致不令人滿意的覆蓋窗，此覆蓋窗阻止形成閘極接點941、閘極結構931及/或第一隔離結構911的微影製程。高達約1μm的距離D103、D104及D105允許量測高壓(HV)元件的崩潰電壓。類似地，閘極接點942在閘極結構932與第一主動區域921之間的邊界內設置，並且沿著Y方向從閘極結構932與第一隔離結構912之間的邊界往回設置達非零距離。類似地，閘極接點943在閘極結構933與第一主動區域921之間的邊界內設置，並且沿著Y方向從閘極結構933與第一隔離結構913之間的邊界往回設置達非零距離。類似地，閘極接點944在閘極結構934與第一主動區域921之間的邊界內設置，並且沿著Y方向從閘極結構934與第一隔離結構914之間的邊界往回設置達非零距離。類似地，閘極接點945在閘極結構935與第一主動區域
921之間的邊界內設置，並且沿著Y方向從閘極結構935與第一隔離結構915之間的邊界往回設置達非零距離。類似地，閘極接點946在閘極結構936與第一主動區域921之間的邊界內設置，並且沿著Y方向從閘極結構936與第一隔離結構916之間的邊界往回設置達非零距離。
在一些實施例中，第一主動區域921在閘極結構931與934之間、在閘極結構932與935之間以及在閘極結構933與936之間延伸。此外，第一主動區域921可進一步在閘極結構931與932之間、在閘極結構934與935之間、在閘極結構932與933之間、以及在閘極結構935與936之間延伸。
在刻劃線區域SL中，導電的接點951、952、953、954、955及956分別與第一隔離結構911-916重疊。如第4D圖的放大視圖中圖示，接點951沿著X方向從第一主動區域921與第一隔離結構911之間的Y方向邊界往回設置達非零距離D106，並且沿著Y方向從第一主動區域921與第一隔離結構911之間的X方向邊界往回設置達非零距離D107。在一些實施例中，非零距離D106及D107是在從約0.001μm至約1μm的範圍中。過小的距離D106及D107可能導致不令人滿意的覆蓋窗，此覆蓋窗阻止形成閘極接點951及/或第一隔離結構911的微影製程。高達約1μm的距離D106及D107允許量測高壓(HV)元件的崩潰電壓。以此方式，接點951不與第一主動區域921重疊。類似地，接點952-956不與第一主動區域921重疊。
此外，如第4D圖的放大視圖中圖示，接點951沿著X方向從閘極結構931的相對Y方向邊緣往回設置達非零距
離D108。因此，接點951不與閘極結構931重疊。在一些實施例中，非零距離D108是在從約0.001μm至約1μm的範圍中。過小的距離D108可能導致不令人滿意的覆蓋窗，此覆蓋窗阻止形成閘極接點951及/或STI區域931的微影製程。高達約1μm的距離D108允許量測高壓(HV)元件的崩潰電壓。類似地，接點952-956不分別與閘極結構932-936重疊。
與閘極結構931相關聯的接點到閘極崩潰電壓可以藉由在閘極接點941及接點951上分別施加不同電壓來量測。類似地，與閘極結構932相關聯的接點到閘極崩潰電壓可以藉由在閘極接點942及接點952上分別施加不同電壓來量測。類似地，與閘極結構933相關聯的接點到閘極崩潰電壓可以藉由在閘極接點943及接點953上分別施加不同電壓來量測。類似地，與閘極結構934相關聯的接點到閘極崩潰電壓可以藉由在閘極接點944及接點954上分別施加不同電壓來量測。類似地，與閘極結構935相關聯的接點到閘極崩潰電壓可以藉由在閘極接點945及接點955上分別施加不同電壓來量測。類似地，與閘極結構936相關聯的接點到閘極崩潰電壓可以藉由在閘極接點946及接點956上分別施加不同電壓來量測。
因為接點951-956不與第一主動區域921重疊，可以防止獲自汲極側接合面崩潰的雜訊，因此改進接點到閘極崩潰電壓的量測結果的準確性。此外，由於在接點到閘極監控圖案MP1中存在第一主動區域921，在接點到閘極監控圖案MP1中的主動區域的密度(亦即，OD密度)可以增加，因此減輕
在第一隔離結構911-916及第二隔離結構917上的STI表面凹陷效應。
在一些實施例中，在刻劃線區域SL中，虛擬閘極結構961、962、963、964、965、966、967及968重疊第一主動區域921，但不與第一隔離結構911-916及第二隔離結構917重疊。虛擬閘極結構961-968不具有著陸在其頂表面上的閘極接點，並且因此不用於測試(或監控)接點到閘極崩潰電壓。虛擬閘極結構961-968具有X方向上的寬度，此等寬度小於、或大於、或等於功能閘極結構931-936在X方向上的寬度。虛擬閘極結構961-968具有Y方向上的長度，此等長度實質上與閘極結構931-936在Y方向上的長度相同。以此方式，功能閘極結構931-936具有與虛擬閘極結構961-968相比較大、或較小、或相同的大小，以便促進監控最大接點到閘極崩潰電壓。
在一些實施例中，虛擬閘極結構961-964及閘極結構931-933沿著X方向以交替方式等距地佈置。例如，閘極結構931是在虛擬閘極結構961與962之間，閘極結構932是在虛擬閘極結構962與963之間，閘極結構933是在虛擬閘極結構963與964之間。類似地，虛擬閘極結構965-968及閘極結構934-936沿著X方向以交替方式等距地佈置。例如，閘極結構934是在虛擬閘極結構965與966之間，閘極結構935是在虛擬閘極結構966與967之間，閘極結構936是在虛擬閘極結構967與968之間。虛擬閘極結構961-964沿著Y方向分別與虛擬閘極結構965-968對準。虛擬閘極結構961-964沿著X方向彼此對準，並且虛擬閘極結構965-968亦沿著X方向彼此對準。以此
方式，虛擬閘極結構961-968在兩行及四列中佈置。在用於形成閘極結構931-936及虛擬閘極結構961-968的閘極替代製程中的CMP期間，歸因於存在虛擬閘極結構961-968，可以減少閘極結構931-936的表面凹陷效應。
如在第4C圖中圖示，閘極結構931-936及虛擬閘極結構961-968藉由閘極介電質972與半導體基板W隔離，並且矽化接觸端點992在半導體基板W中的源極/汲極區域982上方形成。各個介電材料層(例如，蝕刻終止層141、密封層974、間隔件976、ILD層137及138)在總體輪廓中圖示，其不用以在刻劃線區域SL中用作導體或半導體。此等層可各者包含一或多種介電材料。
第5A圖是根據本揭露的一些實施例的在刻劃線區域SL中的另一接點到監控圖案MP2的各個位準的覆蓋佈局，第5B圖是在刻劃線區域SL中的接點到閘極監控圖案MP2的主動區域的佈局，並且第5C圖是第5A圖的一部分的放大視圖。如第5A圖的俯視圖中圖示，閘極結構931不延伸經過第一隔離結構911的相對X方向邊緣。替代地，如第5C圖的放大視圖中圖示，閘極結構931沿著Y方向從第一隔離結構911與第一主動區域921之間的X方向邊界往回設置達非零距離D201，並且沿著X方向從第一隔離結構911與第一主動區域921之間的Y方向邊界往回設置達非零距離D202。在一些實施例中，非零距離D201及D202是在從約0.001μm至約1μm的範圍中。過小的距離D201及D202可能導致不令人滿意的覆蓋窗，此覆蓋窗阻止形成閘極結構931及/或第一隔離結構911的微影製
程。高達約1μm的距離D201及202允許量測高壓(HV)元件的崩潰電壓。類似地，閘極結構932-936不延伸經過相應第一隔離結構912-916的相對邊緣。以此方式，閘極結構931-936不與第一主動區域921重疊。
此外，第一隔離結構911-916均具有Y方向上的長度及X方向上的小於其長度的寬度。在一些實施例中，如第5C圖的放大視圖中圖示，第一隔離結構911的上邊緣包括周邊部分911a及在周邊部分911a之間的中心部分911b，並且中心部分911b沿著Y方向從周邊部分911a往回設置達非零距離D203。類似地，第一隔離結構911的下邊緣包括周邊部分911c及在周邊部分911c之間的中心部分911d，並且中心部分911d沿著Y方向從周邊部分911c往回設置達非零距離D204。在一些實施例中，非零距離D203及D204是在從約0.001μm至約1μm的範圍中。在一些實施例中，其他第一隔離結構912-916具有與第一隔離結構911實質上相同的俯視圖輪廓，並且因此出於簡便緣故不重複。
第6A圖是根據本揭露的一些實施例的在刻劃線區域SL中的另一接點到監控圖案MP3的各個位準的覆蓋佈局，第6B圖是在刻劃線區域SL中的接點到閘極監控圖案MP3的主動區域的佈局，並且第6C圖是第6A圖的一部分的放大視圖。如第6A圖的俯視圖中圖示，接點到監控圖案MP3包括複數個分離的第一主動區域921，此等第一主動區域以與閘極結構931-936交替的方式佈置。沒有第一隔離結構被單個第一主動區域921圍繞。此等第一主動區域921均具有Y方向上的長度
及X方向上的小於其長度的寬度。以此方式，第一主動區域921具有實質上與閘極結構931-936及虛擬閘極結構961-968的縱軸平行的縱軸。在一些實施例中，虛擬閘極結構961-968分別在第一主動區域921的邊界內設置。由此，虛擬閘極結構961-968分別與第一主動區域921重疊。
如第6C圖的放大視圖中圖示，閘極結構931的相對Y方向邊緣分別沿著X方向與第一主動區域921分離達非零距離D301及D302，此等非零距離大於接點951在X方向上的寬度。以此方式，接點951不與第一主動區域921及閘極結構931重疊。在一些實施例中，非零距離D301及D302係不同的。在一些其他實施例中，非零距離D301及D302係相同的。在一些實施例中，非零距離D301及D302是在從約0.001μm至約1μm的範圍中。高達約1μm的距離D301及D302允許量測高壓(HV)元件的崩潰電壓。
第7A圖是根據本揭露的一些實施例的在刻劃線區域SL中的另一接點到監控圖案MP4的各個位準的覆蓋佈局，第7B圖是在刻劃線區域SL中的接點到閘極監控圖案MP4的主動區域的佈局，並且第7C圖是第7A圖的放大視圖。如第7A圖的俯視圖中圖示，虛擬閘極結構961-968不與第一主動區域921重疊。此外，第一主動區域921均具有X方向上的長度及Y方向上的小於其長度的寬度。由此，第一主動區域921的縱軸實質上垂直於閘極結構931-936及虛擬閘極結構961-968的縱軸。
如第7C圖的放大視圖中圖示，虛擬閘極結構961的相對X方向邊緣分別沿著Y方向從第一主動區域921往回設置達非零距離D401及D402。在一些實施例中，非零距離D401及D402係不同的。在一些其他實施例中，非零距離D401及D402係相同的。類似地，虛擬閘極結構962的相對X方向邊緣分別沿著Y方向從分離的第一主動區域921往回設置達非零距離D403及D404。在一些實施例中，非零距離D403及D404係不同的。在一些其他實施例中，非零距離D403及D404係相同的。非零距離D401及D403可為相同或不同的，並且非零距離D402及D404亦可為相同或不同的。在一些實施例中，非零距離D401-D404是在從約0.001μm至約1μm的範圍中。過小的距離D401-D404可能導致不令人滿意的覆蓋窗，此覆蓋窗阻止形成閘極結構961、962及/或STI區域917的微影製程。
第8A圖至第37B圖圖示了在形成快閃記憶體單元、周邊電路及接點到閘極監控圖案的製造製程的相應階段處的半導體基板(例如，晶圓)210的圖解橫截面圖。「A」圖(例如，第8A圖、第9A圖、第10A圖等)圖示了複數個半導體晶粒區域100的一個的部分，類似上文參考第3圖描述的元件，此等部分最終從晶圓210分離為相應的IC晶粒。「B」圖(例如，第8B圖、第9B圖、第10B圖等)圖示了在晶圓210的刻劃線區域SL中形成的接點到閘極監控圖案，如上文參考第4A圖至第7B圖描述。應注意，額外步驟可在製造製程之前、期間、或之後實施，並且所描述的一些步驟可以針對製造製程的其他實施例替代或消除。
如第8A圖及第8B圖中圖示，墊層PA0及遮罩層ML0是按順序在半導體的基板210上方。在一些實施例中，半導體的基板210可以係主體矽基板、鍺基板、化合物半導體基板、或其他適宜基板。在一些實施例中，半導體的基板210可包括覆蓋主體半導體的磊晶層、覆蓋主體矽的鍺矽層、覆蓋主體鍺矽的矽層、或絕緣體上半導體(SOI)基板。半導體的基板210包括晶粒區域100，各者具有快閃記憶體陣列區域212、周邊電路區域214、及過渡區域216。周邊電路區域214位於快閃記憶體陣列區域212的邊緣處。例如，周邊電路區域214圍繞快閃記憶體陣列區域212。過渡區域216是在快閃記憶體陣列區域212與周邊電路214之間。此外，半導體的基板210包括圍繞晶粒區域100的刻劃線區域SL。
墊層PA0及遮罩層ML0可使用適宜沉積技術在整個基板210上方沉積，諸如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或類似者。以此方式，快閃記憶體陣列區域212、周邊電路區域214、過渡區域216、及刻劃線區域SL由墊層PA0及遮罩層ML0覆蓋。襯墊層PA0可由介電材料(諸如氧化層)形成，並且遮罩層ML0可由與墊層PA0不同的介電材料形成，諸如氮化矽(SiN)或其他適宜材料。在一些實施例中，遮罩層ML0比墊層PA0厚。
光阻劑PR0隨後使用適宜光微影技術塗佈在遮罩層ML0上並且經圖案化以暴露出遮罩層ML0在快閃記憶體陣列區域212中的一部分及過渡區域216的一部分。在圖案化光
阻劑PR0之後，遮罩層ML0在周邊電路區域214及刻劃線區域SL中的另一部分保持由圖案化的光阻劑PR0覆蓋。
如第9A圖及第9B圖中圖示，遮罩層ML0的暴露部分及墊層PA0的下層部分使用一或多個蝕刻製程移除以暴露出基板210的一部分。在蝕刻遮罩罩ML0及襯墊層PA0之後，例如，在灰化步驟中，移除光阻劑PR0。其後，使用例如濕式氧化的方法氧化基板210的暴露部分以形成氧化層OX。周邊電路區域214及刻劃線區域SL不被氧化，因為在氧化製程期間其等由遮罩層ML0及墊層PA0覆蓋。
其後，使用一或多個蝕刻製程從基板210移除遮罩層ML0、墊層PA0及氧化層OX，此等蝕刻製程包括例如濕式蝕刻、乾式蝕刻、或濕式蝕刻與乾式蝕刻的組合。所得結構在第10A圖及第10B圖中圖示。移除氧化層OX導致快閃記憶體陣列區域212中的凹陷210R。例如，快閃記憶體陣列區域212的頂表面212t低於周邊電路區域214的頂表面214t及刻劃線區域SL的頂表面。在一些實施例中，凹陷210R的深度係約50埃至約2000埃。
如第11A圖及第11B圖中圖示，墊層PA及遮罩層ML1在半導體的基板210上方按順序共形地形成。在一些實施例中，墊層PA可由介電材料形成，諸如氧化層。遮罩層ML1可由與墊層PA不同的介電材料製成，諸如氮化矽或其他適宜材料。在一些實施例中，遮罩層ML1比墊層PA厚。遮罩層ML1可包括單層或多層。在一些實施LI中，墊層PA及遮罩層ML1可使用CVD、PVD、ALD、其他適宜製程、或其組合形成。
在沉積遮罩層ML1之後，可以執行可選蝕刻製程以回蝕遮罩層ML1在周邊電路區域214及刻劃線區域SL中的一部分。在蝕刻製程期間，快閃記憶體陣列區域212可以由圖案化的光阻劑(未圖示)保護，並且圖案化的光阻劑可以在蝕刻製程之後使用例如灰化製程移除。
如第12A圖及第12B圖中圖示，隔離結構IF1、IF2及IF3在基板210中並且穿過墊層PA及遮罩層ML1形成。具體地，在形成隔離結構IF1及IF2之前，溝槽214T及216T分別在基板210中的周邊電路區域214及過渡區域216中形成，並且溝槽210T在基板210中的刻劃線區域SL中形成。溝槽210T、214T及216T藉由在第11A圖及第11B圖的結構上方形成光阻劑來形成，光阻劑覆蓋遮罩層ML1的一些部分同時使遮罩層ML1的其他區域暴露出，執行蝕刻製程以移除遮罩層ML1的暴露部分，以便圖案化遮罩層ML1，並且執行蝕刻製程以移除由圖案化遮罩層ML1暴露的墊層PA的部分以及其下方的基板210的對應部分。因此，形成溝槽210T、214T及216T。
其後，介電材料過度填充溝槽210T、214T及216T。在一些實施例中，介電材料包括氧化物及/或其他介電材料。可選地，可提前形成襯墊氧化物(未圖示)。在一些實施例中，襯墊氧化物可係熱氧化物。在一些其他實施例中，襯墊氧化物可使用原位蒸氣產生(ISSG)形成。在又一些其他實施例中，襯墊氧化物可使用選擇性面積化學氣相沉積(SACVD)或其他CVD方法形成。形成襯墊氧化物減少電場並且因此改進所得半導體元件的效能。隨後執行化學機械拋光
(CMP)以實質上校平介電材料的頂表面與圖案化遮罩層ML1的頂表面，從而分別在溝槽214T、216T及210T中形成隔離結構IF1、IF2及IF3。所得隔離結構IF1因此在基板210的周邊電路區域214中，所得隔離結構IF2因此在基板210的過渡區域216中，並且所得隔離結構結構IF3因此在基板210的刻劃線區域SL中。
值得注意的是，CMP製程可能在所得隔離結構(例如，IF1、IF2及/或IF3)上導致表面凹陷效應，因此在所得隔離結構上導致凹入的頂表面。隔離結構越大，表面凹陷效應越嚴重。然而，因為如與常見的接點到閘極監控圖案相比，在刻劃線區域SL中的隔離結構IF3的頂表面具有減小的面積，可以減輕在隔離結構IF3上的表面凹陷影響。第12B圖的接點到閘極監控圖案的俯視圖可類似於例如第4B圖、第5B圖或第6B圖，並且因此在本文中出於簡便緣故將不重複。
如第13A圖及第13B圖中圖示，保護層PL1在基板210的周邊電路區域214及刻劃線區域SL上方形成。例如，保護層PL1係由氧化矽、氮化矽、其他適宜材料、或其組合製成。例如，形成保護層PL1包括在基板210上方沉積保護材料的毯覆層，接著圖案化毯覆層以在周邊電路區域214及刻劃線區域SL上方但不在快閃記憶體陣列區域212上方形成保護層PL1。保護層PL1可覆蓋隔離結構IF2的頂表面的一部分。其後，使用一或多個蝕刻製程移除在由圖案化的保護層PL1暴露的快閃記憶體陣列區域212中的墊層PA及遮罩層ML1。
如第14A圖及第14B圖中圖示，穿隧介電層220在由圖案化的保護層PL1暴露的基板210上方形成，並且浮動閘極層230在穿隧介電層220上方形成。例如，穿隧介電層220可包括介電材料，諸如二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、高介電常數介電材料、其他不導電材料、或其組合。穿隧介電層220可使用熱氧化、臭氧氧化、其他適宜製程、或其組合形成。浮動閘極層230可包括經由下列形成的聚矽：例如低壓CVD(LPCVD)方法、CVD方法及採用適宜矽源材料的PVD濺射方法。在一些實施例中，浮動閘極層230可為離子佈植的。在一些其他實施例中，浮動閘極層230可由金屬、金屬合金、單晶矽、或其組合製成。
例如，製造浮動閘極層230包括在整個晶圓210上方形成聚矽層，接著在聚矽層上執行CMP製程直至暴露出保護層PL1。剩餘聚矽層被稱為浮動閘極層230，此浮動閘極層用於在快閃記憶體陣列區域212中形成浮動閘極。與浮動閘極層230相比，保護層PL1具有對CMP的較高阻力。例如，保護層PL1可用作CMP終止層。
若歸因於如先前論述的表面凹陷效應，在刻劃線區域SL中的隔離結構IF3具有凹入頂表面，在隔離結構IF3上的保護層PL1的一部分可具有凹入頂表面，因為保護層PL1在隔離結構IF3的凹入頂表面上保形地沉積。在此情況下，在聚矽層上執行CMP之後，聚矽殘留物可能餘留在保護層PL1的凹入頂表面上，此繼而可在刻劃線區域SL中導致不可接受的缺
陷。例如，歸因於由聚矽殘留物致使的不良黏附性，隨後在刻劃線區域SL中形成的層可能從晶圓210剝離。
然而，因為隔離結構IF3具有減少的如先前論述的表面凹陷效應，隔離結構IF3及保護層PL1具有頂表面，此頂表面具有降低的曲率。因此，在隔離結構上的保護層PL1上的聚矽殘留物可以減少，此繼而將降低在刻劃線區域SL中的剝離風險。
如第15A圖及第15B圖中圖示，執行回蝕製程。在一些實施例中，與浮動閘極層230及隔離結構IF1、IF2及IF3相比，保護層PL1(參看第14A圖及第14B圖)可具有對回蝕製程的較高蝕刻阻力。蝕刻未由保護層PL1覆蓋的浮動閘極層230及隔離結構IF2，而在回蝕製程期間保護層PL1保持實質上完整。回蝕可凹陷未由保護層PL1覆蓋的隔離結構IF2的一部分，因此在隔離結構IF2上導致凹角。在一些實施例中，浮動閘極層230可具有高於隔離結構IF2的對回蝕製程的蝕刻阻力，使得在回蝕之後，浮動閘極層230具有與隔離結構IF2的凹陷部分相比較高的頂表面。在回蝕之後，保護層PL1藉由另一蝕刻製程使用與在回蝕製程中使用者不同的蝕刻劑移除。
如第16A圖及第16B圖中圖示，在基板210上方形成阻擋層240、控制閘極層250、及硬遮罩層260。阻擋層240在浮動閘極層230上方共形地形成。在一些實施例中，阻擋層240及穿隧介電層220可具有相同材料。在其他實施例中，阻擋層240及穿隧介電層220具有不同材料。亦即，例如，阻擋層240可包括介電材料，諸如二氧化矽(SiO2)、氮化矽
(Si3N4)、氮氧化物(SiON)、高介電常數材料、其他不導電材料、或其組合。阻擋層240可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、臭氧氧化、其他適宜製程、或其組合形成。
控制閘極層250在阻擋層240上方共形地形成。控制閘極層250可包括經由下列形成的聚矽：例如低壓CVD(LPCVD)方法、CVD方法及採用適宜矽源材料的PVD濺射方法。在一些實施例中，控制閘極層250可係離子佈植的。在一些其他實施例中，控制閘極層250可由金屬、金屬合金、單晶矽、或其組合製成。在一些實施例中，控制閘極層250與浮動閘極層230相比較厚。
硬遮罩層260在控制閘極層250上方共形地形成。硬遮罩層260可包括單層或多層。在一些實施例中，硬遮罩層260包括SiN/SiO2/SiN堆疊層或其他適宜材料。在一些實施例中，硬遮罩層260可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、臭氧氧化、其他適宜製程、或其組合形成。
如第17A圖及第17B圖中圖示，硬遮罩層260、控制閘極層250、阻擋層240、浮動閘極層230、及穿隧介電層220經圖案化以在基板210的快閃記憶體陣列區域212中形成閘極堆疊MS1及MS2、在周邊電路區域214及過渡區域216中形成堆疊SS1、以及在刻劃線區域SL中形成堆疊SS2。在本實施例中，閘極堆疊MS1及MS2各者包括穿隧介電層222、浮動閘極232、阻擋層242、控制閘極252、及硬遮罩262。堆疊SS1包
括阻擋層244、在阻擋層244上方的控制閘極254、及在控制閘極254上方的硬遮罩264。堆疊SS2包括在隔離結構IF3上方的阻擋層246、在阻擋層246上方的控制閘極256、及在控制閘極256上方的硬遮罩266。
具體地，初始圖案化硬遮罩層260、控制閘極層250、阻擋層240以分別形成硬遮罩262、264及266、控制閘極252、254及256、以及阻擋層242、244及246。隨後，間隔件270在閘極堆疊MS1以及堆疊SS1及SS2的側壁上設置。在一些實施例中，間隔件270由氧化矽、氮化矽、或其組合製成。例如，形成間隔件270包括在基板210上方形成介電材料的毯覆層以及隨後執行各向異性蝕刻製程以移除毯覆層的水平部分，而毯覆層的垂直部分餘留以形成間隔件270。
在形成間隔件270之後，浮動閘極層230及穿隧介電層220使用間隔件270及硬遮罩262、264及266作為蝕刻遮罩來蝕刻，並且因此分別圖案化為浮動閘極232及穿隧介電層222。經由以上操作，形成閘極堆疊MS1及MS2以及堆疊SS1及SS2。在一些實施例中，閘極堆疊MS1及MS2的至少一者包括在浮動閘極232上方的一對間隔件270，並且堆疊SS1包括在隔離結構IF2上方的間隔件270。
如第18A圖及第18B圖中圖示，閘極之間的介電層280在間隔件270的側壁上形成。閘極之間的介電層280暴露出半導體的基板210在閘極堆疊MS1與MS2之間的一部分。在一些實施例中，閘極之間的介電層280由氧化物、氮化物與氧化物(ONO)的組合、及/或其他介電材料製成。在一些實施
例中，例如，形成閘極之間的介電層280包括在基板210上方沉積介電材料的毯覆層以及隨後執行各向異性蝕刻製程以移除毯覆層的水平部分，而毯覆層的剩餘垂直部分用作閘極之間的介電層280。
如第19A圖及第19B圖中圖示，共用源極區域CS在閘極堆疊MS1與MS2之間的半導體的基板210的暴露部分中形成。例如，將離子佈植到半導體的基板210的暴露部分中以形成共用源極區域CS。閘極堆疊MS1及MS2共用源極區域CS。
在佈植之後，可對閘極堆疊MS1與MS2之間的介電層280執行移除製程或減薄製程，使得減薄或移除在閘極堆疊MS1與MS2之間的介電層280。隨後，例如，使用氧化、CVD、其他適宜沉積、或類似者在共用源極區域CS上方形成共用源極介電層CSD及穿隧介電層290。在一些實施例中，形成共用源極介電層(例如，氧化或沉積)包括沉積介電層及蝕刻介電層不在閘極堆疊MS1與MS2之間的一部分，使得介電層的剩餘部分在共用源極區域CS上方形成共用源極介電層CSD，並且在閘極堆疊MS1及MS2旁邊形成穿隧介電層290。共用源極介電層CSD及穿隧介電層290可由氧化矽製成。
在離子佈植期間，介電層280的移除(或減薄製程)、及形成共用源極介電層CSD及穿隧介電層290，基板210的其他區域(除了在閘極堆疊MS1與MS2之間的區域之外)可以由圖案化的光阻劑(未圖示)保護，並且在形成共用源極介
電層CSD及穿隧介電層290之後可以使用例如灰化製程移除圖案化的光阻劑。
如第20A圖及第20B圖中圖示，形成選擇閘極介電層300。選擇閘極介電層300可係氧化層或其他適宜介電層。例如，選擇閘極介電層300由氧化矽、氮化矽、氮氧化矽、其他不導電材料、或其組合製成。在一些實施例中，執行熱氧化製程，使得氧化未由閘極堆疊MS1、MS2、及共用源極介電層CSD覆蓋的基板210的部分以形成選擇閘極介電層300。選擇閘極介電層300的厚度可在約5埃至約500埃的範圍中，用於在基板210與稍後形成的選擇閘極之間提供適宜電氣隔離。在一些實施例中，選擇閘極介電層300的厚度可小於穿隧介電層290及共用源極介電層CSD的厚度。
如第21A圖及第21B圖中圖示，導電層310在第20A圖及第20B圖的結構上形成。在一些實施例中，導電層310由聚矽、其他適宜導電材料、或其組合製成。例如，導電層310可包括摻雜的聚矽或非晶矽。導電層310可藉由CVD、電漿增強的化學氣相沉積(PECVD)、LPCVD、或其他適當製程來形成。
如第22A圖及第22B圖中圖示，圖案化導電層310(參看第21A圖及第21B圖)以在閘極堆疊MS1與MS2之間形成抹除閘極312、在閘極堆疊MS1及MS2的側面上形成選擇閘極314、以及在堆疊SS1及SS2的側面上形成虛擬閘極316。在一些實施例中，選擇閘極314可稱為字線。例如，參看第21A圖及第22A圖，首先回蝕導電層310，隨後在導電層310上方
形成多個硬遮罩320，並且使用硬遮罩320作為蝕刻遮罩執行蝕刻製程以圖案化導電層310來形成抹除閘極312、選擇閘極314、及虛擬閘極316。在一些實施例中，抹除閘極312在共用源極介電層CSD上方形成，並且選擇閘極314及虛擬閘極316在選擇閘極介電層300上方形成。在選擇閘極314與半導體的基板210之間佈置的選擇閘極介電層300提供其間的電氣隔離。在一些實施例中，虛擬閘極316的構造可以改進單元均勻性。
在一些實施例中，抹除閘極312的頂表面312a、選擇閘極314的頂表面314a、及虛擬閘極316的頂表面316a由硬遮罩320覆蓋，並且選擇閘極314的側表面314b及虛擬閘極316的側表面316b由硬遮罩320暴露出。
如第23A圖及第23B圖中圖示，回蝕硬遮罩262、264、266、及320，並且在快閃記憶體陣列區域212中的閘極堆疊的高度減小。在一些實施例中，在回蝕之前，可流動材料(亦即，有機材料)在第22A圖及第22B圖的結構上形成。歸因於可流動材料的流動性，未由硬遮罩262、264、266、及320覆蓋的基板210由較厚的可流動材料覆蓋，由此防止在回蝕製程期間破壞未由硬遮罩262、264、266、及320覆蓋的基板210。在一些實施例中，回蝕製程亦可移除可流動材料。
如第24A圖及第24B圖中圖示，保護層PL2在堆疊SS1及SS2以及閘極堆疊MS1及MS2上方形成。在一些實施例中，例如，保護層PL2由非晶矽、聚矽、氧化矽、氮化矽、氮
氧化矽、其他適宜材料、或其組合製成。保護層PL2可由適宜沉積方法形成，諸如CVD或類似者。
如第25A圖及第25B圖中圖示，執行蝕刻製程以移除刻劃線區域SL中的堆疊SS2及在周邊電路區域214及過渡區域216中的堆疊的SS1部分，而餘留在過渡區域216中的堆疊SS1的一部分。後文將此剩餘部分稱為堆疊SS1’。在一些實施例中，光阻劑遮罩在快閃記憶體陣列區域212中的保護層PL2的一部分及過渡區域216的一部分上形成，並且從光阻遮罩暴露出在過渡區域216、周邊電路區域214及刻劃線區域SL的另一部分中的保護層PL2的剩餘部分。隨後，執行蝕刻製程以移除保護層PL2的暴露部分，以及硬遮罩264、266、控制閘極254、256、及阻擋層244、246的下層部分。在蝕刻製程之後，堆疊SS1’餘留在過渡區域216中，並且保護層PL2的一部分保持覆蓋堆疊SS1’。
在蝕刻製程之後，在基板210上方毯覆式形成保護材料(例如，非晶矽、聚矽、氧化矽、氮化矽、氮氧化矽、其他適宜材料、或其組合)，並且對保護材料執行回蝕製程以形成包括保護層PL2的剩餘部分的保護層PL2’。保護層PL2’可具有漸縮輪廓並且覆蓋閘極SS1’以及用於保護堆疊SS1’的閘極堆疊MS1及MS2，並且保護層PL2’暴露出過渡區域216的部分以及周邊電路區域214及刻劃線區域SL的整體。
如第26A圖及第26B圖中圖示，經由適宜刻製程移除周邊電路區域214及刻劃線區域SL中的遮罩層ML1，而由
於保護層PL2’的保護，堆疊SS1’以及閘極堆疊MS1及MS2保持完整。例如，在如第25A圖及第25B圖所示的結構上執行蝕刻製程，並且與遮罩層ML1相比，保護層PL2’具有對蝕刻製程的較高蝕刻抗性，使得移除遮罩層ML1，同時保護層PL2’及下層結構保持完整。
如第27A圖及第27B圖中圖示，形成閘極介電層330、閘電極層340、及硬遮罩層350。在一些實施例中，最初執行一或多個蝕刻製程以移除隔離結構IF1、IF2及IF3的突起部分，使得在周邊電路區域214及過渡區域216的一部分中產生實質上平坦的表面S1，並且在刻劃線區域SL中產生實質上平坦的表面S2。在一些實施例中，亦藉由一或多個蝕刻製程移除周邊電路區域214、過渡區域216及刻劃線區域SL中的墊層PA。隨後，在保護層PL2’以及平坦表面S1及S2上方按順序形成閘極介電層330、閘電極層340、及硬遮罩層350。閘極介電層330可由適宜高介電常數材料、其他不導電材料、或其組合製成。高介電常數介電材料的實例包括但不限於氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、或其他適用介電材料。閘電極層340可由導電材料製成，諸如聚矽層。硬遮罩層350可由氮化矽、氧化矽、其他適宜材料、或其組合製成。
在一些實施例中，閘極介電層330可在將形成高壓元件的區域中較厚，並且在將形成低壓元件的區域中較薄。
由此，閘極介電層300具有厚區域及與厚區域相比較薄的薄區域。用於達成不同厚度的示例性方法可包括共形地形成閘極介電層、遮蔽閘極介電層的第一區域而不遮蔽閘極介電層的第二區域、以及減薄(例如，蝕刻)閘極介電層的第二區域。所得第二區域因此與第一區域相比較薄。
如第28A圖及第28B圖中圖示，將閘電極層340圖案化為在周邊電路區域214中的閘電極342、344、及346以及在刻劃線區域SL中的閘電極341、343及345，將硬遮罩層350圖案化為分別在閘電極342、344、及346上方的硬遮罩352、354、及356以及分別在閘電極341、343及345上方的硬遮罩351、353及355，並且將閘極介電層330圖案化為分別在閘電極342、344、及346下方的閘極介電質332、334、及336以及分別在閘電極341、343、及345下方的閘極介電質331、333、及335。例如，圖案化涉及適宜微影及蝕刻製程。
經由此構造，虛擬閘極堆疊GS1在過渡區域216中形成，高壓閘極堆疊GS2及邏輯閘極堆疊GS3在周邊電路區域214中形成，虛擬閘極堆疊GS4及GS6在刻劃線區域SL中的主動區域上方形成，並且閘極堆疊GS5在刻劃線區域SL中的隔離結構IF3上方形成。虛擬閘極堆疊GS1具有閘極介電質332、在閘極介電質332上方的閘電極342、以及在閘電極342上方的硬遮罩352。高壓閘極堆疊GS2具有閘極介電質334、在閘極介電質334上方的閘電極344、以及在閘電極344上方的硬遮罩354。邏輯閘極堆疊GS3具有閘極介電質336、在閘極介電質336上方的閘電極346、以及在閘電極346上方的硬遮罩356。
虛擬閘極堆疊GS4具有閘極介電質331、在閘極介電質331上方的閘電極341、以及在閘電極341上方的硬遮罩351。閘極堆疊GS5具有閘極介電質333、在閘極介電質333上方的閘電極343、以及在閘電極343上方的硬遮罩353。虛擬閘極堆疊GS6具有閘極介電質335、在閘極介電質335上方的閘電極345、以及在閘電極345上方的硬遮罩355。
在一些實施例中，閘極介電層330可具有厚區域及與厚區域相比較薄的薄區域。在閘極介電層330中形成厚及薄區域的示例方法包括如先前關於閘極介電層330的描述所論述的適宜沉積、微影及蝕刻技術。在圖案化閘極介電層330之後，閘極介電層330的厚區域餘留且用作高壓閘極堆疊GS2的閘極介電質334，並且閘極介電層330的薄區域餘留且用作邏輯閘極堆疊GS3的閘極介電質336。因此，閘極介電質334與閘極介電質336相比較厚。經由此構造，與在相對低壓下操作的邏輯閘極堆疊GS3相比，閘極介電質334可以承受高壓閘極堆疊GS2的高壓操作。
如第29A圖及第29B圖中圖示，密封層382在虛擬閘極堆疊GS1、高壓閘極堆疊GS2、晶粒區域100中的邏輯閘極堆疊GS3、以及刻劃線區域SL中的虛擬閘極堆疊GS4、GS6及閘極堆疊GS5的相對側壁上形成。例如，介電密封層可在第28A圖及第28B圖的結構上方共形地形成，並且執行蝕刻製程(例如，各向異性蝕刻製程)以移除介電密封層的水平部分，並且介電間隔層的垂直部分餘留以形成密封層382。密封層382可由氮化矽或其他適宜材料製成。
如第30A圖及第30B圖中圖示，移除在快閃記憶體陣列區域212及過渡區域216上方的保護層PL2’，使得暴露出閘極堆疊MS1及MS2以及堆疊SS1’。在本文中，執行一或多種適宜蝕刻製程以移除保護層PL2’。在一些實施例中，保護層PL2’的一部分可餘留在堆疊SS1’的側面上。
如第31A圖及第31B圖中圖示，形成間隔件361、362、363、364、365、366、368、及369。具體而言，間隔件362在選擇閘極314的側壁上遠離閘極堆疊MS1及MS2形成。間隔件364在虛擬閘極316的側壁上遠離堆疊SS1’形成。間隔件366在虛擬閘極堆疊GS1的相對側壁上形成。間隔件368在高壓閘極堆疊GS2的相對側壁上形成。間隔件369在邏輯閘極堆疊GS3的相對側壁上形成。間隔件361在虛擬閘極堆疊GS4的相對側壁上形成。間隔件363在閘極堆疊GS5的相對側壁上形成。間隔件365在虛擬閘極堆疊GS6的相對側壁上形成。
例如，介電間隔層可在第30A圖及第30B圖的結構上方共形地形成，並且執行蝕刻製程(例如，各向異性蝕刻製程)以移除介電間隔層的水平部分，並且介電間隔層的垂直部分餘留以形成間隔件361、362、363、364、365、366、368、及369。間隔件361、362、363、364、365、366、368、及369可由氮化矽、氧化矽、及/或其他介電材料、或其組合製成。
如第32A圖及第32B圖中圖示，汲極區域DR在半導體的基板210的快閃記憶體陣列區域212中形成，源極/汲極區域SD1及SD2在半導體的基板210的周邊電路區域214中形
成，並且源極/汲極區域SD3在半導體的基板210的刻劃線區域SL中形成。在一些實施例中，汲極區域DR及源極/汲極區域SD1、SD2及SD3藉由對基板210執行離子佈植製程來形成。在離子佈植製程期間由間隔件362及364保護選擇閘極314及虛擬閘極316。在一些實施例中，例如使用金屬與汲極區域DR以及源極/汲極區域SD1、SD2及SD3反應來在汲極區域DR以及源極/汲極區域SD1、SD2及SD3上形成矽化接觸端點SCT。
如第33A圖及第33B圖中圖示，可選地執行平坦化製程以移除硬遮罩262、264、351-356。例如，佈植製程係回蝕製程。在回蝕製程之後，暴露出抹除閘極312的頂表面312a、控制閘極252及254的頂表面、選擇閘極314的頂表面314a、虛擬閘極316的頂表面316a以及閘電極341-346的頂表面。
如第34A圖及第34B圖中圖示，蝕刻終止層510在閘極堆疊MS1、MS2、堆疊SS1’、虛擬閘極堆疊GS1、高壓閘極堆疊GS2、及邏輯閘極堆疊GS3、虛擬閘極堆疊CS4及CS6以及閘極堆疊GS5上方共形地形成，接著在蝕刻終止層510上方形成ILD層520。
例如，蝕刻終止層510係含氮層或含碳層，諸如SiN、SiC或SiCN。ILD層520可以含有一個或多於一個介電層，此介電層可藉由化學氣相沉積(CVD)製程、旋塗製程、或可以形成任何介電材料的其他適宜製程形成。例如，ILD層520包括極低介電常數介電質(亦即，具有介電常數κ小於2的介電質)。
如第35A圖及第35B圖中圖示，執行平坦化製程及替代閘極(RPG)製程。例如，平坦化製程包括化學機械拋光((CMP)製程。CMP製程實質上校平ILD層520的頂表面與閘極堆疊MS1及MS2、堆疊SS1’、虛擬閘極堆疊GS1、高壓閘極堆疊GS2及邏輯閘極堆疊GS3、虛擬閘極堆疊GS4、GS6以及閘極堆疊GS5的頂表面。在CMP製程之後，暴露出選擇閘極314的頂表面314a、虛擬閘極316的頂表面316a及抹除閘極312的頂表面312a，並且亦暴露出閘極堆疊MS1及MS2、虛擬閘極堆疊GS1、高壓閘極堆疊GS2、邏輯閘極堆疊GS3、虛擬閘極堆疊GS4及GS6以及閘極堆疊GS5的頂表面。
在一些實施例中，對高壓閘極堆疊GS2、邏輯閘極堆疊GS3、虛擬閘極堆疊GS4、GS6及閘極堆疊GS5執行RPG製程。例如，移除聚矽閘電極341、343-346(參看第34A圖及第34B圖)，使得在間隔件368之間形成閘極溝槽，在間隔件369之間形成閘極溝槽，在間隔件361之間形成閘極溝槽，在間隔件363之間形成閘極溝槽，並且在間隔件365之間形成閘極溝槽。隨後，沉積一或多個金屬層以過度填充閘極溝槽，接著執行CMP製程以移除在閘極溝槽外部的一或多個金屬層的過量部分。以此方式，形成金屬閘極結構371、372、373、374及375。更詳細而言，金屬閘極結構371及375在刻劃線區域SL中的相應虛擬間極堆疊GS4及GS6中形成，金屬閘極結構373在刻劃線區域SL中的閘極堆疊GS5中形成，金屬閘極結構372在晶粒區域100中的周邊電路區域214中的高壓閘
極堆疊GS2中形成，並且金屬閘極結構374在晶粒區域100中的周邊電路區域214中的邏輯閘極堆疊GS3中形成。
如第36A圖及第36B圖中圖示，對選擇閘極314的暴露的頂表面314a、抹除閘極312的暴露的頂表面312a、及虛擬閘極316的暴露的頂表面316a執行矽化製程，使得矽化部分SP在抹除閘極312、選擇閘極314、及虛擬閘極316的頂表面312a、314a、及316a上形成。在一些實施例中，遮罩層ML2可在閘極堆疊MS1及MS2、堆疊SS1’、虛擬閘極堆疊GS1、高壓閘極堆疊GS2、邏輯閘極堆疊GS3、虛擬閘極堆疊GS4、GS6以及閘極堆疊GS5的頂表面上方形成。在矽化製程之後除移遮罩層ML2。
如第37A圖及第37B圖中圖示，形成汲極接點400、源極/汲極接點C1、C2以及接點C3及C4。更詳細而言，ILD層380及390在第36A圖及第36B圖的結構上方形成，接著藉由例如使用雙鑲嵌製程形成穿過ILD層380、390及520以及蝕刻終止層510的溝槽及通孔開口以暴露出矽化接觸端點SCT及隔離結構IF3。隨後沉積一或多個金屬層以填充溝槽及通孔開口，接著執行CMP製程以移除在溝槽及通孔開口外部的一或多個金屬層的過量部分。以此方式，汲極接點400分別與汲極區域DR上的矽化接觸端點SCT接觸，源極/汲極接點C1及C2分別與源極/汲極區域SD1及SD2上的矽化接觸端點SCT接觸，並且接點C3及C4與隔離結構IF3接觸。例如，第37B圖的接點到閘極監控圖案的俯視圖可類似於第4A圖、第5A圖或第6A圖，其中第37B圖的金屬閘極結構373可對應於第4A圖、第
5A圖或第6A圖的閘極結構932，第37B圖的金屬閘極結構371及375可分別對應於第4A圖、第5A圖或第6A圖的虛擬閘極結構962及963，並且第37B圖的接點C3及C4可分別對應於第4A圖、第5A圖或第6A圖的接點952。
接點到閘極崩潰電壓可以藉由使用刻劃線區域SL中的接點C3及/或C4以及金屬閘極結構373來測試、量測及/或監控。因為接點C3及C4不與半導體的基板210接觸，可以防止汲極側接合面崩潰電壓的雜訊。在一些實施例中，閘極接點(例如，如第4A圖所示的閘極接點941)與形成汲極接點400、源極/汲極接點C1、C2以及接點C3及C4同時地在金屬閘極結構373上形成。
第38圖是描繪根據一些實施例的形成接點到閘極監控圖案的方法M的流程圖。儘管將方法M圖示及/或描述為一系列動作或事件，將瞭解此方法不限於所圖示的順序或動作。因為，在一些實施例中，動作可用與所圖示者不同的順序執行、及/或可同時執行。另外，在一些實施例中，所圖示的動作或事件可細分為多個動作或事件，此等動作或事件可與其他動作或子動作不同時或同時執行。在一些實施例中，一些圖示的動作或事件可省略，並且其他未圖示的動作或事件可包括在內。將瞭解，其他圖用作方法的實例，但方法亦可用於其他結構及/或構造。
於方塊S11，如第12B圖所示，一或多個隔離結構(例如，如第12B圖所示的隔離結構IF3)在半導體基板中的刻劃線區域中形成以限定主動區域，如在刻劃線區域SL的
示例性橫截面圖中圖示。此外，第4B圖、第5B圖、第6B圖及第7B圖圖示了在刻劃線區域SL中形成的隔離結構的各個實施例的示例性俯視圖。將瞭解，所描繪的隔離結構的橫截面圖形狀及俯視圖形狀僅係實例並且不意欲為限制性。
於方塊S12，在隔離結構上方形成一或多個聚矽閘極(例如，如第28B圖所示的聚矽的閘電極343)。第28A圖及第28B圖圖示了對應於方塊S12中的動作的一些實施例的橫截面圖。
於方塊S13，在主動區域中形成源極/汲極區域及矽化接觸端點(例如，如第32B圖所示的源極/汲極區域SD3及矽化接觸端點SCT)。第32A圖及第32B圖圖示了對應於方塊S13中的動作的一些實施例的橫截面圖。
於方塊S14，聚矽閘極用金屬閘極結構(例如，如第35B圖所示的金屬閘極結構373)替代。第35A圖及第35B圖圖示了對應於方塊S14中的動作的一些實施例的橫截面圖。
於方塊S15，導電接點(例如，如第37B圖所示的接點C3及C4)在隔離結構上形成，並且閘極接點(例如，如第4A圖所示的閘極接點941)在相應金屬閘極結構上形成。第37A圖及第37B圖圖示了對應於方塊S15中的動作的一些實施例的橫截面圖。第4A圖、第5A圖、第6A圖及第7A圖圖示了對應於方塊S15中的動作的一些實施例的俯視圖。
基於以上論述，可以看到本揭露提供了以下優點。然而，應理解，其他實施例可提供額外優點，並且在本文
中並非必須揭示所有優點，並且所有實施例並非需要特定優點。
一個優點為接點到閘極監控圖案包括著陸在STI區域而非主動區域上的接點，使得可以防止獲自汲極側接合面崩潰的雜訊，因此改進接點到閘極崩潰電壓的量測結果的準確性。
另一優點為歸因於增加在接點到監控圖案中的主動區域的密度(亦即，OD密度)，可以減輕在接點到監控圖案中的STI表面凹陷效應，繼而將減少接點到監控圖案中的不可接受的缺陷(例如，如先前論述的剝離問題)。
另一優點為可以在不使用額外遮罩及微影製程的情況下實現在接觸到閘極監控圖案中的OD密度改進。
另一優點為用於接點到閘極監控圖案中的OD密度改進的製程可與具有高介電常數金屬閘極(HKMG)結構的快閃記憶體元件及電晶體的製造製程相容。
在一些實施例中，一種形成接點到閘極監控圖案的方法包括：在半導體基板中形成一或多個淺溝槽隔離(STI)區域以限定第一主動區域及橫向圍繞第一主動區域的複數個第二主動區域，其中第一主動區域具有一俯視圖面積，此俯視圖面積大於第二主動區域的每一者的俯視圖面積；形成由第二主動區域橫向圍繞並且由第一主動區域至少部分間隔開的複數個閘極結構；以及在閘極結構之間形成複數個導電接點。導電接點與STI區域接觸。
在上述實施例中，方法更包括在導電接點之間的第一主動區域的一部分上方形成一虛擬閘極結構。
在上述實施例中，與形成閘極結構同時地形成虛擬閘極結構。
在上述實施例中，執行形成虛擬閘極結構，使得虛擬閘極結構具有與等閘極結構之一的寬度相比較小的一寬度。
在上述實施例中，一或多個STI區域包括由第一主動區域橫向圍繞的一第一STI區域以及橫向圍繞第一主動區域的一第二STI區域，並且執行形成閘極結構，使得閘極結構的一者延伸經過第一STI區域的相對邊緣。
在上述實施例中，上述方法更包括形成與閘極結構及第一主動區域的一者重疊的一閘極接點。
在上述實施例中，與形成導電接點同時地形成閘極接點。
在上述實施例中，執行形成導電接點，使得導電接點不與第一主動區域重疊。
在上述實施例中，第一主動區域在閘極結構周圍連續地延伸。
在上述實施例中，執行形成一或多個STI區域以限定半導體基板中的複數個第一主動區域，並且第一主動區域以與閘極結構交替的一方式佈置。
在一些實施例中，一種形成接點到閘極監控圖案的方法包括：在半導體基板中的刻劃線區域中形成第一淺溝槽
隔離(STI)區域，STI區域鄰接半導體基板中的主動區域；在刻劃線區域中形成閘極結構；以及形成與第一STI區域接觸的導電接點，其中在主動區域與第一STI區域之間的邊界是在導電接點與閘極結構之間。
在上述實施例中，上述方法更包括在刻劃線區域中形成閘極結構之前，在半導體基板中的一晶粒區域中形成第一及第二快閃記憶體單元。
在上述實施例中，上述方法更包括在半導體基板中並且在第一及第二快閃記憶體單元之間形成一共用源極區域；以及在形成共用源極區域之後在主動區域中形成一源極/汲極區域。
在上述實施例中，上述方法更包括與在刻劃線區域中形成閘極結構同時地在半導體基板中的一晶粒區域中形成一金屬閘極結構。
在上述實施例中，上述方法更包括與在該刻劃線區域中形成第一STI區域同時地在半導體基板中的一晶粒區域中形成一第二STI區域。
在上述實施例中，上述方法更包括在半導體基板中的主動區域中形成一第一源極/汲極區域；以及與形成第一源極/汲極區域同時地在半導體基板中的一晶粒區域中形成一第二源極/汲極區域。
在一些實施例中，一種半導體元件包括具有晶粒區域及在晶粒區域周圍的刻劃線區域的半導體基板、在晶粒區域中的快閃記憶體單元、以及在刻劃線區域中的接點到閘極監
控圖案。接點到閘極圖案包括第一主動區域、在第一主動區域周圍的複數個第二主動區域、鄰接第一主動區域的淺溝槽隔離(STI)區域、重疊STI區域的導電接點、以及重疊STI區域的閘極結構。第一主動區域具有與第二主動區域的至少一者的頂表面相比較大的頂表面。
在上述實施例中，閘極結構具有實質上與STI區域及第一主動區域之間的一邊界平行的一縱軸。
在上述實施例中，第一主動區域具有實質上與閘極結構的一縱軸垂直的一縱軸。
在上述實施例中，第一主動區域具有實質上與閘極結構的一縱軸平行的一縱軸。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭露的精神及範疇，且可在不脫離本揭露的精神及範疇的情況下產生本文的各種變化、取代及更改。
102:快閃記憶體陣列
104:周邊電路
108:電晶體
110:快閃記憶體單元
114:通道區域
116:源極/汲極區域
118:源極/汲極區域
119:共用源極區域
120:控制閘極
121:控制閘極
122:閘極介電質
124:矽化接觸端點
126:浮動閘極
128:選擇閘極
130:抹除閘極
132:共用源極介電區域
134:穿隧介電層
135:矽化接觸端點
136:隔離結構(STI結構)
137:第一ILD層
138:第二ILD層
139:IMD層
140:通孔
141:蝕刻終止層
142:電跡線
143:密封層
144:第一金屬層
145:間隔件
146:金屬連接器
W:半導體基板(晶圓)
Claims (10)
- 一種形成接點到閘極監控圖案的方法，包括：在一半導體基板中形成一或多個淺溝槽隔離(STI)區域以限定一第一主動區域及橫向圍繞該第一主動區域的複數個第二主動區域，其中該第一主動區域具有與該等第二主動區域的每一者的一俯視圖面積相比較大的一俯視圖面積；形成由該等第二主動區域橫向圍繞並且由該第一主動區域至少部分間隔開的複數個閘極結構；以及在該等閘極結構之間形成複數個導電接點，其中該等導電接點與該STI區域接觸。
- 如請求項1所述之形成接點到閘極監控圖案的方法，更包括：在該等導電接點之間的該第一主動區域的一部分上方形成一虛擬閘極結構。
- 如請求項1所述之形成接點到閘極監控圖案的方法，其中該一或多個STI區域包括由該第一主動區域橫向圍繞的一第一STI區域以及橫向圍繞該第一主動區域的一第二STI區域，並且執行形成該等閘極結構，使得該等閘極結構的一者延伸經過該第一STI區域的相對邊緣。
- 如請求項1所述之形成接點到閘極監控圖案的方法，更包括： 形成與該等閘極結構及該第一主動區域的一者重疊的一閘極接點。
- 如請求項1所述之形成接點到閘極監控圖案的方法，其中該第一主動區域的數量為複數，並且該等第一主動區域以與該等閘極結構交替的一方式佈置。
- 一種形成接點到閘極監控圖案的方法，包括：在一半導體基板中的一刻劃線區域中形成一第一淺溝槽隔離(STI)區域，該第一STI區域鄰接該半導體基板中的一主動區域；在該刻劃線區域中形成一閘極結構；以及形成與該第一STI區域接觸的一導電接點，該導電接點不與該主動區域重疊，其中在該主動區域與該第一STI區域之間的一邊界是在該導電接點與該閘極結構之間。
- 如請求項6所述之形成接點到閘極監控圖案的方法，更包括：在該刻劃線區域中形成該閘極結構之前，在該半導體基板中的一晶粒區域中形成第一及第二快閃記憶體單元。
- 如請求項6所述之形成接點到閘極監控圖案的方法，更包括：與在該刻劃線區域中形成該閘極結構同時地在該半導體基板中的一晶粒區域中形成一金屬閘極結構。
- 如請求項6所述之形成接點到閘極監控圖案的方法，更包括：與在該刻劃線區域中形成該第一STI區域同時地在該半導體基板中的一晶粒區域中形成一第二STI區域。
- 一種半導體元件，包括：一半導體基板，具有一晶粒區域及在該晶粒區域周圍的一刻劃線區域；一快閃記憶體單元，在該晶粒區域中；以及一接點到閘極監控圖案，在該刻劃線區域中並且包括：一第一主動區域；複數個第二主動區域，在該第一主動區域周圍，該第一主動區域具有與該等第二主動區域的一者的一頂表面相比較大的一頂表面；一淺溝槽隔離(STI)區域，鄰接該第一主動區域；一導電接點，重疊該STI區域；以及一閘極結構，重疊該STI區域。
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