CN110634877B - 用于形成集成电路的方法和集成电路 - Google Patents

用于形成集成电路的方法和集成电路 Download PDF

Info

Publication number
CN110634877B
CN110634877B CN201910052609.6A CN201910052609A CN110634877B CN 110634877 B CN110634877 B CN 110634877B CN 201910052609 A CN201910052609 A CN 201910052609A CN 110634877 B CN110634877 B CN 110634877B
Authority
CN
China
Prior art keywords
logic
gate dielectric
region
layer
dielectric precursor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910052609.6A
Other languages
English (en)
Other versions
CN110634877A (zh
Inventor
邓立峯
吴伟成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110634877A publication Critical patent/CN110634877A/zh
Application granted granted Critical
Publication of CN110634877B publication Critical patent/CN110634877B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

本申请的各个实施方式涉及形成集成电路的方法，以及相关的集成电路。在一些实施方式中，在多个逻辑子区域上形成栅极介电前趋物层的堆叠，且之后将栅极介电前趋物层的堆叠从至少二个逻辑子区域选择性地移除。然后，形成栅极介电前趋物层，且随后执行电浆处理制程和退火制程。然后将栅极介电前趋物层从低电压逻辑子区域选择性地移除，而不是从高电压逻辑子区域移除。经由在执行电浆处理制程和退火制程之前，将栅极介电前趋物层的堆叠从低电压逻辑子区域移除，较少的栅极介电前趋物材料被处理、退火、和从低电压逻辑子区域移除。因此，减少了所产生的残留物，并且也减少或消除由残留物引入的缺陷。

Description

用于形成集成电路的方法和集成电路
技术领域
本申请的各个实施方式涉及形成集成电路的方法，以及相关的集成电路。
背景技术
集成电路(IC)制造产业在过去数十年中经历了指数级的成长。随着集成电路的发展，功能密度(亦即每晶片面积的互连装置)一般上已增加，而几何尺寸(亦即可以生产的最小组件(或线))已减小。在集成电路的一些进展包括嵌入式记忆体技术。嵌入式记忆体技术是将记忆体装置和逻辑装置整合在相同的半导体晶片上，使得记忆体装置支援逻辑装置的运作。嵌入式记忆体集成电路包括在不同电压下运作的多个逻辑装置。
发明内容
本揭示内容的一些实施方式提供了一种用于形成集成电路(IC)的方法，此方法包含：提供基板，其包括逻辑区域，其中逻辑区域具有多个逻辑子区域；在多个逻辑子区域上形成栅极介电前趋物层的堆叠；将栅极介电前趋物层的堆叠从逻辑区域的至少两个逻辑子区域移除；在逻辑区域的至少两个逻辑区域上形成栅极介电前趋物层；对于栅极介电前趋物层的堆叠和栅极介电前趋物层执行电浆处理制程和退火制程；以及将栅极介电前趋物层从逻辑区域的至少两个逻辑子区域的低电压逻辑子区域移除，而不将栅极介电前趋物层从逻辑区域的此至少两个逻辑子区域的高电压逻辑子区域移除，其中低电压逻辑子区域具有逻辑装置，其配置为在一电压下运作，此电压小于高电压逻辑子区域的另一个逻辑装置的运作电压。
本揭示内容的一些实施方式亦提供了一种用于形成集成电路(IC)的方法，此方法包含：提供基板，其包含由边界区域分隔的逻辑区域和记忆体区域，其中逻辑区域包含第一逻辑子区域、第二逻辑子区域、第三逻辑子区域，第四逻辑子区域、和第五逻辑子区域；形成第一栅极介电前趋物层，其在基板上且覆盖第一、第二、第三、第四、和第五逻辑子区域；将第一栅极介电前趋物层从第二逻辑子区域选择性地移除，而不将第一栅极介电前趋物层从第一、第三、第四、和第五逻辑子区域移除；形成第二栅极介电前趋物层，其在第一栅极介电前趋物层上和基板上并且更覆盖第一、第二、第三、第四、第五逻辑子区域；将第一和第二栅极介电前趋物层从第三逻辑子区域选择性地移除；形成第三栅极介电前趋物层，其在第二栅极介电前趋物层上和基板上并且更覆盖第一、第二、第三、第四、和第五逻辑子区域；将第一、第二、和第三栅极介电前趋物层从第四和第五逻辑子区域选择性地移除；形成第四栅极介电前趋物层，其在第三栅极介电前趋物层上和基板上并且更覆盖第一、第二、第三、第四、和第五逻辑子区域；以及将第四栅极介电前趋物层从第五逻辑子区域选择性地移除。
本揭示内容的一些实施方式又提供了一种集成电路(IC)包含：记忆体区域、逻辑区域、和边界区域，记忆体单元结构，以及多个逻辑装置。记忆体区域、逻辑区域、和边界区域在基板内，其中边界区域介于记忆体区域和逻辑区域之间。记忆体单元结构设置在记忆体区域上。多个逻辑装置设置在逻辑区域上。多个逻辑装置包括：第一逻辑装置、第二逻辑装置、和第三逻辑装置。第一逻辑装置其配置为在第一电压下运作并且包含第一逻辑栅极电极，由第一逻辑栅极介电质分隔第一逻辑栅极电极与基板。第二逻辑装置其配置为在第二电压下运作并且包含第二逻辑栅极电极，由第二逻辑栅极介电质分隔第二逻辑栅极电极与基板。第三逻辑装置其配置为在第三电压下运作并且包含第三逻辑栅极电极，由第三逻辑栅极介电质分隔第三逻辑栅极电极与基板。其中第一、第二、和第三电压单调地减小，且其中第一、第二、和第三逻辑栅极介电质的厚度单调地减小。
附图说明
本揭示内容的各方面，可由以下的详细描述，并与所附附图一起阅读，而得到最佳的理解。值得注意的是，根据业界的标准惯例，各个特征并未按比例绘制。事实上，为了清楚地讨论，各个特征的尺寸可能任意地增加或减小。
图1至图4绘示用于形成嵌入式记忆体集成电路(IC)的方法的一些实施方式的一系列截面图；
图5至图6绘示集成电路(IC)的一些实施方式的截面图，集成电路包含在不同电压下运作的多个逻辑装置；
图7至图26绘示用于形成集成电路的一些实施方式的一系列截面图，集成电路包含在不同的电压下运作的多个逻辑装置；
图27绘示图7至图26的方法的一些实施方式的流程图。
具体实施方式
本揭示内容提供了许多不同的实施方式或实施例，以实现所本揭示内容的不同的特征。以下描述组件和配置的具体实施例，以简化本揭示内容。这些当然仅是实施例，并不意图限定。例如，在随后的描述中，第二特征形成于第一特征的上方、或是高于第一特征，可能包括其中第一和第二特征形成直接接触的实施方式，并且还可能形成附加的特征在介于第一和第二特征之间，因此可能包括第一和第二特征不为直接接触的实施方式。此外，本揭示内容可能在各个实施例中重复标示数字和/或字母。这样的重复，是为了是简化和清楚起见，并不是意指所讨论的各个实施方式之间和/或配置之间的关系。
此外，可能在此使用空间上的相对用语，诸如“之下”、“低于”、“较下”、“之上”、“较高”和类似用语，以易于描述如附图所绘示的一个元件或特征与另一个元件或特征之间的关系。除了附图中所绘的方向之外，空间上的相对用语旨在涵盖装置或设备在使用中或操作中的不同方向。装置或设备可能有其他方向(旋转90度或其他方向)，并且此处所使用的空间上相对用语也可能相应地解释。此外，用语“第一”、“第二”、“第三”、“第四”和类似用语，仅是一般性的识别词语，并且因此可能在各个实施方式中互换。例如，在一些实施方式中，一个元件(例如：一个开口)可能称为“第一”元件，此元件可能在其他实施方式中，称为“第二”元件。
嵌入式记忆体是一种非独立式记忆体(non-stand-alone memory)，其整合在相同的晶片上作为逻辑核心，以支援逻辑核心完成预期的功能。在嵌入式记忆体集成电路中，多个不同的逻辑装置可能分别地在多个逻辑子区域上并且在不同的电压位准下运作。例如，第一逻辑装置可能在第一逻辑子区域上，可能用于趋动记忆体单元，且可能具有相对高的运作电压位准(例如，大于10V)。第二逻辑装置可能在第二逻辑子区域上，可能是中电压装置(例如：RF(射频)装置或MIM(金属-绝缘体-金属)装置)，且可能具有的运作电压位准(例如：大约5V)小于高电压装置的运作电压位准。第三逻辑装置可能在第三逻辑子区域上，可能是I/O(输入和输出)装置，且可能具有的运作电压位准(例如：大约1.5V至3V)小于第二逻辑装置的运作电压位准。第四逻辑装置可能在第四逻辑子区域上，可能是字线装置，且可能具有的运作电压位准(例如：大约1V至2V)小于第三逻辑装置的运作电压位准。第五逻辑装置可能在第五逻辑子区域上，可能是核心装置，可能具有的运作电压位准(例如：小于1.5V)小于第四逻辑装置的运作电压位准。为了处理相对较高的运作电压位准，高电压装置具有较大厚度的栅极介电质。另一方面，核心逻辑装置具有较小厚度的栅极介电质。形成用于相应的逻辑装置的栅极介电质的一种方法包括，在多个逻辑子区域上连续地形成并图案化氧化物层的堆叠。形成覆盖所有逻辑子区域的第一氧化物层，之后，进行图案化，以将第一氧化物层从第二逻辑子区域选择性地移除。然后，形成覆盖所有逻辑子区域的第二氧化物层，之后，与第一氧化物层一起图案化，以将第一和第二氧化物层从第三逻辑子区域选择性地移除。以相同的方式，形成覆盖所有逻辑子区域的第三氧化物层，之后，与第一和第二氧化物一起图案化，以将第一、第二、和第三氧化物层从第四逻辑子区域选择性地移除。仍然以相同的方式，形成覆盖所有逻辑子区域的第四氧化物层，之后图案化，以将第一、第二、第三、和第四氧化物层从第五逻辑子区域选择性地移除。然后，形成覆盖所有逻辑子区域的第五氧化物层。因此，第一、第二、第三、第四、和第五氧化物层这些层的第一部分形成在第一逻辑子区域上并共同地作为具有最大厚度的第一栅极介电质；第二、第三、第四、和第五氧化物层这些层的第二部分形成在第二逻辑子区域上并共同地作为厚度小于第一栅极介电质的第二栅极介电质；第三、第四、和第五氧化物层这些层的第三部分形成在第三逻辑子区域上并共同地作为厚度小于第二栅极介电质的第三栅极介电质；第四和第五氧化物层这些层的第四部分形成在第四逻辑子区域上并共同地作为厚度小于第三栅极介电质的第四栅极介电质；以及第五氧化物层的第五部分形成在第五逻辑子区域上并且作为厚度小于第四栅极介电质的第五栅极介电质。
为了实现期望的栅极电容和改善漏电性能，在形成覆盖所有逻辑子区域的第四氧化物层之后，对于第一、第二、第三、和第四氧化物层执行氮电浆处理和退火制程。然而，当图案化并将第一、第二、第三、和第四氧化物层从第五逻辑子区域移除时，发现残留物可能在集成电路上形成和沉积。这些残留物引入污染和缺陷至集成电路，这可能导致集成电路的劣化或集成电路的失效。
鉴于以上所述，本申请的各个实施方式是关于用于形成集成电路(IC)的方法，以解决残留物缺陷的问题，并且关于相关的集成电路。在上述的示例性场景中，不是在氮电浆处理和退火制程之后将第一、第二、第三、和第四氧化物层从第五逻辑子区域移除，取而代之的是在将第一、第二、和第三氧化物层从第五逻辑子区域中移除时，也同时将这些氧化物层从第四逻辑子区域移除(在氮电浆处理和退火制程之前)。然后在第四和第五逻辑子区域上形成第四氧化物层，且在氮电浆处理和退火制程之后，将第四氧化物层从第五逻辑子区域选择性地移除。因此，避免了来自第五逻辑子区域内的处理后的第一、第二、和第三氧化物层的残留物，并且呈现较少的残留物缺陷。
在一些进一步的实施方式中，在多个逻辑子区域上形成栅极介电前趋物层的堆叠，然后将栅极介电前趋物层的堆叠从至少两个逻辑子区域选择性地移除。然后，在至少两个逻辑子区域上形成第四栅极介电前趋物层。此外，随后执行电浆处理制程和退火制程。然后，将第四栅极介电前趋物层，从逻辑区域的至少两个逻辑子区域中的低电压逻辑子区域，而不是从逻辑区域的至少两个逻辑子区域中的高电压逻辑子区域，选择性地移除。然后，形成第五栅极介电质前趋物层并图案化，以形成在低电压逻辑子区域之上的低电压逻辑栅极介电质。将第四和第五栅极介电前趋物层图案化，以共同地形成在高电压逻辑子区域之上的高电压逻辑栅极介电质。在低电压逻辑子区域和高电压逻辑子区域之上形成导电层并图案化，以分别地在高电压逻辑栅极介电质上形成高电压逻辑栅极电极，和在低电压逻辑栅极介电质上形成低电压逻辑栅极电极。经由在执行电浆处理制程和退火制程前，将栅极介电前趋物层的堆叠从低电压逻辑子区域和高电压逻辑子区域移除，因而，较少的栅极介电前趋物材料被处理、退火、和从低电压逻辑子区域移除。因此，减少了所产生的残留物，并且也减少或消除由所产生的残留物引入的缺陷。据此，增加了制造良率。
图1至图4绘示用于形成嵌入式记忆体集成电路(IC)的方法的一些实施方式的一系列截面图。如图1所示，提供基板104，基板104包括逻辑区域104l，逻辑区域104l具有多个逻辑子区域104l1、104l2、104l3、104l4、和104l5。多个逻辑子区域104l1、104l2、104l3、104l4、和104l5对应于要形成在逻辑子区域104l1、104l2、104l3、104l4、和104l5上的逻辑装置，其中这些逻辑装置被配置为在不同的电压下运作。在第一逻辑子区域104l1上、第四逻辑子区域104l4上、和第五逻辑子区域104l5上，形成栅极介电前趋物的堆叠，其包括第一栅极介电前趋物层171、第二栅极介电前趋物层172、和第三栅极介电前趋物层173。在一些实施方式中，可能图案化第一栅极介电前趋物层171，以将第一栅极介电前趋物层171从第二逻辑子区域104l2和第三逻辑子区域104l3选择性地移除，而留下在第二逻辑子区域104l2上的第二和第三栅极介电前趋物层172、173。可能图案化第二栅极介电前趋物层172，以将第二栅极介电前趋物层172从第三逻辑子区域104l3选择性地移除，而留下在第三逻辑子区域104l3上的第三栅极介电前趋物层173。在一些实施方式中，第一、第二、和第三栅极介电前趋物层171、172、173是二氧化硅层。第一、第二、和第三栅极介电前趋物层171、172、173可以经由一些其他合适的介电材料而形成。第一、第二、和第三栅极介电前趋物层171、172、132，可能经由例如化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、或其他合适的沉积制程来执行。
如图2所示，将第一、第二、和第三栅极介电前趋物层171、172、173从至少第四逻辑子区域104l4和第五逻辑子区域104l5移除。在一些实施方式中，利用覆盖第一、第二、和第三逻辑子区域104l1、104l2、104l3的遮罩层182执行蚀刻制程。在具有就位的遮罩层182时，施加蚀刻剂于第一、第二、和第三栅极介电前趋物层171、172、173，直到蚀刻剂蚀刻至基板104，并且之后移除遮罩层182。
如图3所示，形成第四栅极介电前趋物层174以覆盖逻辑区域104l。在第一、第二和第三逻辑子区域104l1、104l2、104l3处，第四栅极介电前趋物层174可能形成在第三栅极介电前趋物层173之上，并且在第四逻辑子区域104l4和第五逻辑子区域104l5处，第四栅极介电前趋物层174可能直接地形成在基板104上。在一些实施方式中，第四栅极介电前趋物层174是二氧化硅层。形成第四栅极介电前趋物层174可以经由一些其他合适的介电材料、和/或可能执行例如化学气相沉积、物理气相沉积、溅镀、或一些其他合适的沉积制程。在一些实施方式中，对于栅极介电前趋物层的堆叠和第四栅极介电前趋物层171至174执行电浆处理制程和退火制程。电浆处理制程可能包含氮电浆处理制程。
如图4所示，将第四栅极介电前趋物层174从第五逻辑子区域104l5移除。在一些实施方式中，利用覆盖第一、第二、第三、和第四逻辑子区域104l1、104l2、104l3、104l4的遮罩层184(例如：光阻层)执行蚀刻。在具有就位的遮罩层184时，将蚀刻剂施加到第四栅极介电前趋物层174，直到蚀刻剂蚀刻至基板104，并且之后移除遮罩层184。比较先前的方式，其方式为第一、第二、和第三栅极介电前趋物层171、172、173在图2所示的制程步骤期间保持在第五逻辑子区域104l5上，并且在图4所示的制程步骤期间与第四栅极介电前趋物层174一起移除。经由在执行电浆处理制程和退火制程之前，将第一、第二、和第三栅极介电前趋物层171、172、173从第五逻辑子区域104l5和第四逻辑子区域104l4移除，较少的栅极介电前趋物材料被处理、退火、和从第五逻辑子区域104l5移除。因此，由于第一、第二、和第三栅极介电前趋物层171、172、173预先被移除，所以减少了来自电浆处理的残留物。此外，也减少或消除由所产生的残留物引入的缺陷。因此，增加了制造良率。
图5显示根据一些实施方式的集成电路500的截面图，集成电路500包含在不同电压下运作的多个逻辑装置。集成电路500具有基板104，其包括由边界区域104b分隔的记忆体区域104m和逻辑区域104l。记忆体单元结构108设置在记体体区域104m上。多个逻辑装置设置在多个相应的逻辑子区域上。例如，第一逻辑装置110a设置在第一逻辑子区域104l1上，第二逻辑装置110b设置在第二逻辑子区域104l2上，第三逻辑装置110c设置在第三逻辑子区域104l3上，第四逻辑装置110d设置在第四逻辑子区域104l4上，和第五逻辑装置110e设置在第五逻辑子区域104l5上。第一逻辑装置110a可能用于驱动记忆体单元并且可能具有相对高的运作电压位准。例如，相对高的运作电压位准可能大于10V，但是其他合适的电压也是可行的。第二逻辑装置110b可能是中电压装置(例如RF(射频)装置或MIM(金属-绝缘体-金属)装置)，并且可能具有的运作电压位准小于高电压装置的运作电压位准。例如，第二逻辑装置的运作电压位准可能大约5V，但是其他合适的电压也是可行的。第三逻辑装置110c可能是I/O(输入和输出)装置，并且可能具有的运作电压位准小于第二逻辑装置的运作电压位准。例如，第三逻辑装置110c的运作电压位准可能大约1.5V至3V，但是其他合适的电压也是可行的。第四逻辑装置110d可能是字线装置，并且可能具有的运作电压位准小于第三逻辑装置110c的运作电压位准。例如，第四逻辑装置110d的运作电压位准可能大约1V至2V，但是其他合适的电压也是可行的。第五逻辑装置110e可能是核心装置，并且可能具有的电压位准小于第四逻辑装置110d的运作电压位准。例如，第五逻辑装置110e的运作电压位准可能小于1.5V，但是其他合适的电压也是可行的。逻辑装置110a至110e可能每一个是例如绝缘栅极场效晶体管(IGFET)、金属－氧化物－半导体场效晶体管(MOSFET)、双扩散金氧半导体(DMOS)装置、双极互补动态金氧半场效晶体管(BCD)装置、一些其他合适的晶体管装置、或者一些其他合适的半导体装置。
在一些实施方式中，逻辑装置110a至110e各自包含在基板104内的一对逻辑源极/漏极区域152。逻辑源极/漏极区域152设置在相应的逻辑栅极电极158a至158e的相对侧上和逻辑栅极介电质156a至156e上。此对逻辑源极/漏极区域152是具有第一掺杂类型(例如：p型或n型)的重掺杂半导体区域。为了便于说明，对于共享一个编号的组件，只有标记一个或一些组件，且可能不标记具有相同阴影、对称位置、和/或重复的结构的其他组件。例如，只有一些逻辑源极/漏极区域标记为152，但是沿着相应的栅极电极对称于标示的逻辑源极/漏极区域152的区域，代表另一对源极/漏极区域。标记了第一逻辑装置110a的源极/漏极区域，但是没有标记第二逻辑装置110b的类似的源极/漏极区域。第一、第二、第三、第四、和第五逻辑装置110a、110b、110c、110d、和110的运作电压依序地单调(monotonically)地递减，并且因此相应的逻辑栅极介电质156a、156b、156c、156d、和156e的厚度也是依序地单调地递减。尽管在图5中未示出，但硅化物垫可能设置在逻辑栅极电极158a至158e上。硅化物垫可能是或者另外包含，例如，硅化镍或一些其他合适的硅化物。硅化物垫也可以形成在逻辑源极/漏极区域152上。在一些实施方式中，逻辑栅极电极158a至158e可能包含金属。逻辑栅极电极158a至158e也可能是或另外包含导电材料，例如：掺杂的多晶硅，或其他合适的导电材料。逻辑栅极介电质156a至156e可能是或者包含，例如，氮化硅、硅氧化物、高介电常数介电质、一些其他合适的介电质、或上述材料的任何组合。如此处和下文所使用，高介电常数介电质是具有大于约3.9的介电常数κ的介电质。在运作期间，经由施加偏压，逻辑栅极电极158a至158e分别地控制介于相应的源极/漏极区域对之间的载子流动，其通过在基板104内相应的逻辑栅极电极下方的相应的逻辑通道。逻辑通道是掺杂的半导体区域，其具有与第一掺杂类型相反的第二掺杂类型(例如：p型或n型)。
基板104可能包含，例如：块体硅基板，III-V族基板、绝缘体上硅(SOI)基板、或一些其他合适的半导体基板。在一些实施方式中，记忆体单元结构108包含一对个别的记忆体源极/漏极区域126，和由一对记忆体通道130分隔的共用的记忆体源极/漏极区域128。个别的记忆体源极/漏极区域126和共用的记忆体源极/漏极区域128是具有第一掺杂类型(例如：p型或n型)的掺杂半导体区域。记忆体通道130是掺杂的半导体区域，其具有与第一掺杂类型相反的第二掺杂类型(例如：p型或n型)。
在记忆体通道130上堆叠一对控制栅极138、一对控制栅极介电层136、一对浮栅电极134、和一对浮栅介电层132。在一些实施方式中，控制栅极介电层136可能包含三层结构。例如，在一些实施方式中，此三层结构可能包含ONO(氧化硅/氮化硅/氧化硅)结构，其具有第一介电层(例如：二氧化硅层)、接触第一介电层的氮化物层(例如：氮化硅层)、和接触氮化物层的第二介电层(例如：二氧化硅层)。控制栅极间隔物140衬在每个浮栅电极134之上的每个控制栅极电极138的相对侧壁。浮栅间隔物142衬在浮栅电极134的侧壁。控制栅极间隔物140和浮栅间隔物142可能是或另外包含，例如：氮化硅、硅氧化物、一些其他合适的介电质、或上述的任何组合。在一些实施方式中，控制栅极间隔物140可能包含ONO(氧化硅/氮化硅/氧化硅)膜。在选择性导电记忆体通道130上堆叠一对选择栅极介电层148和一对选择栅极电极150。抹除栅极电极144和抹除栅极介电层146侧向地介于浮栅电极134之间，在共用的记忆体源极/漏极区域128之上。抹除栅极电极144可能是或另外包含，例如：掺杂多晶硅、金属、或一些其他合适的导电材料。抹除栅极介电层146可能是或另外包含，例如：硅氧化物、硅氮化物、或一些其他合适的介电质。在运作期间，电荷(亦即电子)可以注入于浮栅电极134以编程记忆体单元结构108。施加低电压以最小化漏极电流并导致相对较小的编程功率。施加高电压于控制栅极电极138以吸引或排斥电子到浮栅电极134，从而产生高的注入或移除效率。记忆体单元结构108可能是或者另外包含，例如，第三代嵌入式超闪(ESF3)记忆体、第一代嵌入式超闪(ESF1)记忆体、硅-氧化物-氮化物-氧化物-硅(SONOS)记忆体、金属-氧化物-氮化物-氧化物-硅(MONOS)记忆体、或一些其他合适类型的记忆体。
在一些实施方式中，在基板104内设置多个隔离结构。隔离结构可能包含记忆体隔离结构106m其沉积在记忆体区域104m内且围绕记忆体单元结构108。另外，隔离结构可能包含逻辑隔离结构106l其在逻辑区域104l内，介于逻辑装置110a至110e之间。此外，隔离结构可能包含边界隔离结构106b，其在边界区域104b内。逻辑装置110a至110e经由逻辑隔离结构106l而物理性和电性上分隔。多个隔离结构可能是或另外包含，例如：浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、或一些其他合适的隔离结构。在一些实施方式中，记忆体隔离结构106m、逻辑隔离结构106l、和边界隔离结构106b可能在基板104内延深至相同或基本上相同的深度。
在一些实施方式中，主侧壁间隔物124衬在逻辑栅极电极158a至158e的侧壁表面和逻辑栅极介电质156a至156e的侧壁表面。主侧壁间隔物124可能也具组件，其设置沿着在记忆体区域104m内的选择栅极电极150的侧壁。主侧壁间隔物124可能是或另外包含，例如：硅氮化物、硅氧化物、或其他合适的介电质。此外，在一些实施方式中，设置接触蚀刻停止层(CESL)166，其沿着基板104的上表面且沿着主侧壁间隔物124的侧壁表面向上延伸。此外，在一些实施方式中，接触蚀刻停止层166经由主侧壁间隔物124与逻辑栅极电极158a至158e和逻辑栅极介电质156a至156e分隔。设置层间介电(ILD)层162，其在接触蚀刻停止层(CESL)166上且覆盖逻辑装置110a至110e。此外，层间介电层162在介于记忆体单元结构108和逻辑装置110a至110e之间，并位于其上方。层间介电(ILD)层162可能是或另外包含，例如：硅氧化物、硅氮化物、低介电常数介电质、一些其他合适的介电质、或上述的任何组合。如本文所使用的，低介电常数介电质是具有小于约3.9的介电常数κ的介电质。而且，在一些实施方式中，接触通孔164穿过层间介电质(ILD)层162延伸至逻辑源极/漏极区域152和逻辑栅极电极158a至158e。接触通孔164是导电的，并且可能是或另外包含，例如：钨、铝铜、铜、铝、一些其他合适的金属、或一些其他合适的导电材料。在一些实施方式中，层间介电(ILD)层162可能包含由相同或不同材料制成的多个介电层。例如，层间介电(ID)层162可能包含彼此堆叠的下层间介电层162l和上层间介电层162u。下层间介电层162l可能具有顶表面，其齐平于记忆体单元结构108和/或逻辑装置110a至110e的顶表面。
图6为根据一些实施方式，更详细绘示图5的逻辑区域104l的截面图。从底部到顶部，第一逻辑装置110a的第一栅极介电质156a包含第一栅极介电前趋物层的第一部分401a、第二栅极介电前趋物层的第一部分402a、第三栅极介电前趋物层的第一部分403a、第四栅极介电前趋物层的第一部分404a、和第五栅极介电前趋物层的第一部分405a。第二逻辑装置110b的第二逻辑栅极介电质156b包含第二栅极介电前趋物层的第二部分402b、第三栅极介电前趋物层的第二部分403b、第四栅极介电前趋物层的第二部分404b、和第五栅极介电前趋物层的第二部分405b。第三逻辑装置110c的第三栅极介电质156c包含第三栅极介电前趋物层的第三部分403c、第四栅极介电前趋物层的第三部分404c、和第五栅极介电前趋物层的第三部分405c。第四逻辑装置110d的第四栅极介电质156d包含第四栅极介电前趋物层的第四部分404d，和第五栅极介电前趋物层的第四部分405d。第五逻辑装置110e的第五栅极介电质156e包含第五栅极介电前趋物层的第五部分405e。每个栅极介电前趋物层(亦即第一、第二、第三、第四、和第五栅极介电前趋物层)的部分具有相同的组成和厚度。在一些实施方式中，在栅极介电质的顶部上、直接地在对应的逻辑栅极电极158a、158b、158c、158d、或158e的下方，堆叠高介电常数介电层的部分160a至160e。
参看图7至图26，一系列的截面图700至2600绘示了用于形成集成电路的方法的一些实施方式，集成电路包含在不同电压下运作的多个逻辑装置。
如图7的截面图700所示，提供基板104。基板104包括由边界区域104b分隔的记忆体区域104m和逻辑区域104l。在一些实施方式中，在逻辑区域104l上形成下垫层502，且形成上垫层504，其覆盖下垫层502。基板104可能在记忆体区域104m内凹陷，且在记忆体区域104m之上形成记忆体介电层602。在一些实施方式中，可能形成上垫层504以覆盖基板104，且可能图案化，以形成对应于记忆体区域104m的开口。然后，在记忆体区域104m处凹陷化基板104的顶表面，且形成记忆体介电层602。在记忆体区域104m处的记忆体介电层602上形成记忆体垫层702。下垫层502和上垫层504由不同的材料形成，且可能例如由化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、热氧化、或一些其他合适的成长或沉积制程而形成。如本文所使用的，具有例如“es”字尾的用语(例如制程)，可能是单数或复数。下垫层502可能，例如由硅氧化物或一些其他合适的介电质形成，和/或上垫层504可能例如由硅氮化物或一些其他合适的介电质形成。形成记忆体垫层702可能经由沉积介电材料，其覆盖记忆体区域104m、逻辑区域104l、和边界区域104b。然后执行平面化制程，且可能将记忆体垫层702从逻辑区域104l移除。记忆体介电层602可能例如由硅氧化物或一些其他合适的介电质形成，和/或记忆体垫层702可能例如由硅氮化物或一些其他合适的介电质形成。
如图8至图9的截面图800至900所示，在基板104内形成多个隔离结构。在图8，执行蚀刻制程，以形成延伸入基板104的多个沟槽。沟槽包括包括在记忆体区域104m内的记忆体隔离沟槽102m，和在边界区域104b内的边界沟槽102b。此外，沟槽包括在逻辑区域104l内的逻辑隔离沟槽102l，其分隔第一逻辑子区域104l1、第二逻辑子区域104l2、第三逻辑子区域104l3、第四逻辑子区域104l4、和第五逻辑子区域104l5。第一逻辑子区域104l1可能，例如，用于形成高电压装置，其具有相对高运作电压位准(例如：大于10V)。第二逻辑子区域104l2可能，例如，用于形成中电压装置，其具有的运作电压位准(例如：大约5V)小于高电压装置的运作电压位准。第三逻辑子区域104l3可能，例如，用于形成I/O(输入和输出)装置，其具有的运作电压位准(例如：大约1.5V至3V)小于中电压装置的运作电压位准。第四逻辑子区域104l4可能，例如，形成用字线装置，其具有的运作电压位准(例如：大约1V至2V)小于I/O(输入和输出)装置的运作电压位准。第五逻辑子区域104l5可能，例如，形成核心装置，其具有的运作电压位准(例如：小于1.5V)小于字线装置的运作电压位准。在一些实施方式中，蚀刻制程包含，利用多个隔离结构的布局，在上垫层504上和记忆体垫层702上，形成且图案化遮罩层(例如，在附图中未示出的光阻层)。然后，在具有就位的遮罩层时，施加蚀刻剂至记忆体垫层702、记忆体介电层602、上垫层504、下垫层502、和基板104，直到蚀刻剂蚀刻至基板104的理想深度。然后移除遮罩层。在图9，以介电材料填充多个沟槽，以形成多个隔离结构，其包括在记忆体隔离沟槽102m内的记忆体隔离结构106m，在边界沟槽102b内的边界隔离结构106b，和在逻辑隔离沟槽102l内的逻辑隔离结构106l。介电材料可能，例如，由硅氧化物或一些其他合适的介电材料形成，和/或可能例如经由化学气相沉积、溅镀、或一些其他合适的沉积制程来执行。形成多个隔离结构可能经由先不完全蚀刻(underetching)下垫层502(例如：氧化物垫)，然后在多个沟槽内成长衬垫氧化物。然后，以沉积的氧化物填充多个沟槽的其余部分。接着，以平坦化制程移除过量的(沉积的)氧化物。执行平坦化制程可能，例如经由化学机械研磨(CMP)或一些其他合适的平坦化制程。在一些实施方式中，记忆体隔离结构106m、逻辑隔离结构106l，和边界隔离结构106b可能在基板104内延伸至相同或基本上相同的深度。
如图10至图11的截面图1000至1100所示，在记忆体区域104m上执行一系列的制造制程以形成记忆体单元结构108。以下描述一些制造制程，以作为实施例，而不是用于限制的目的。在图10中，利用遮罩层1002其覆盖逻辑区域104l和较接近逻辑区域104l的边界区域104b的一部分，执行蚀刻制程以移除记忆体垫层702、记忆体介电层602、和记忆体区域104m内的记忆体隔离结构106m的上部分。边界隔离结构106b的左上部分可能同时被移除。蚀刻制程可能包含一系列的干式和/或湿式蚀刻制程。形成遮罩层1002可能经由光阻剂。在图11中，在记忆体区域104m上，形成一对控制栅极电极138、一对控制栅极介电层136、一对浮栅电极134、和一对浮栅介电层132。在一些实施方式中，控制栅极介电层136可能包含三层结构。例如，在一些实施方式中，三层结构可能包含ONO(氧化硅/氮化硅/氧化硅)结构，其具有第一介电层(例如：二氧化硅层)、接触第一介电层的氮化物层(例如：硅氮化物层)、和接触氮化物层的第二介电层(例如二氧化硅层)。形成控制栅极间隔物140其衬在每个控制栅极电极138的相对侧壁，且在每个浮栅电极134之上。形成浮栅间隔物142，其衬在浮栅电极134的侧壁和控制栅极间隔物140。控制栅极间隔物140和浮栅间隔物142可能是或另外包含，例如：硅氮化物、硅氧化物、一些其他合适的介电质、或上述的任何组合。在一些实施方式中，控制栅极间隔物140可能包含ONO(氧化硅/氮化硅/氧化硅)膜。在浮栅间隔物142的相对侧上形成一对选择栅极介电层148和一对选择栅极电极150。在侧向地介于浮栅电极134之间，形成抹除栅极电极144和抹除栅极介电层146。抹除栅极电极144可能是或另外包含，例如：掺杂多晶硅、金属、或一些其他合适的导电材料。抹除栅极介电层146可能是或另外包含，例如，硅氧化物、硅氮化物、或一些其他合适的介电质。在一些实施方式中，在控制栅极电极138上和选择栅极电极150上分别地形成控制栅极硬罩1102和选择栅极硬罩1104。
如图12的截面图1200所示，形成且图案化虚拟衬层1202和虚拟覆盖层1204，以覆盖记忆体单元结构108，但不覆盖逻辑区域104l。虚拟衬层1202可能，例如，共形地形成。在一些实施方式中，虚拟衬层1202由硅氧化物或一些其他合适的介电质形成。在一些实施例中，虚拟覆盖层1204由多晶硅或一些其他合适的材料形成。此外，形成虚拟衬层1202和/或虚拟覆盖层1204可能经由化学气相沉积、物理气相沉积、一些其他合适的沉积制程、或上述的任何组合。此后，可能执行图案化制程。在一些实施方式中，执行图案化制程，经由形成和图案化光阻层(未示出)，其覆盖记忆体区域104m。然后在具有就位的光阻层时，施加蚀刻剂，直到蚀刻剂蚀刻至基板104的上表面，然后剥离光阻层。
如图13至图14的截面图1300至1400所示，形成且图案化第一栅极介电前趋物层171。在图13中，形成第一栅极介电前趋物层171，以覆盖第一逻辑子区域104l1、第二逻辑子区域104l2、第三逻辑子区域104l3、第四逻辑子区域104l4、和第五逻辑子区域104l5。第一栅极介电前趋物层171可能是一或多层的二氧化硅，包括但不限于室温氧化物(RTO)和/或高温氧化物(HTO)。形成第一栅极介电前趋物层171可以经由一些其他合适的介电质材料、和/或可能，例如，经由原位蒸气产生(ISSG)、化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、或一些其他合适的沉积制程。在图14中，在第一栅极介电前趋物层171上形成且图案化第一遮罩层1402。遮罩层1402可能包含光阻剂。遮罩层1402可能覆盖第一逻辑子区域104l1、第三逻辑子区域104l3、第四逻辑子区域104l4、和第五逻辑子区域104l5，但是可能没有覆盖第二逻辑子区域104l2。可能根据遮罩层1402将第一栅极介电前趋物层171图案化，以经由蚀刻制程，将第一栅极介电前趋物层171从第二逻辑子区域104l2选择性地移除。由于蚀刻制程的结果，较靠近第二逻辑子区域104l2的逻辑隔离结构106l的一部分可能呈斜角并部分地被移除。蚀刻制程可能包含干式蚀刻和/或湿式蚀刻。
如图15至图16的截面图1500至1600所示，形成并图案化第二栅极介电前趋物层172。在图15中，形成第二栅极介电前趋物层172，其覆盖逻辑区域104l。在第一逻辑子区域104l1、第三逻辑子区域104l3、第四逻辑子区域104l4、和第五逻辑子区域104l5处，第二栅极介电前趋物层172可能形成在第一栅极介电前趋物层171上。此外，在第二逻辑子区域104l2处，第二栅极介电前趋物层172可能直接地形成在基板104上。第二栅极介电前趋物层172可能是一或多层的二氧化硅。形成第二栅极介电前趋物层172也可以经由一些其他合适的介电材料，和/或可能，例如，经由原位蒸气产生(ISSG)、化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、或一些其他合适的沉积制程。在图16中，在第二栅极介电前趋物层172上形成且图案化遮罩层1602。遮罩层1602可能包含光阻剂。遮罩层1602可能覆盖第一逻辑子区域104l1、第二逻辑子区域104l2、第四逻辑子区域104l4、和第五逻辑子区域104l5，但是可能没有覆盖第三逻辑子区域104l3。可能根据遮罩层1602将第二栅极介电前趋物层172和第一栅极介电前趋物层171图案化，以经由蚀刻制程，将第一和第二栅极介电前趋物层171、172从第三逻辑子区域104l3选择性地移除。由于蚀刻制程的结果，较靠近第三逻辑子区域104l3的逻辑隔离结构106l的一部分可能呈斜角并部分地被移除。蚀刻制程可能包含干式蚀刻和/或湿式蚀刻。
如图17至图18的截面图1700至1800所示，形成且图案化第三栅极介电前趋物层173。在图17中，形成第三栅极介电前趋物层173，其覆盖逻辑区域104l。在第一逻辑子区域104l1、第二逻辑子区域104l2、第四逻辑子区域104l4、和第五逻辑子区域104l5处，第三栅极介电前趋物层173可能形成在第二栅极介电前趋物层172上。此外，在第三逻辑子区域104l3处，第三栅极介电前趋物层173可能直接地形成在基板104上。第三栅极介电前趋物层173可能是一或多层的二氧化硅。形成第三栅极介电前趋物层173可以经由一些其他合适的介电质材料、和/或可能，例如，经由原位蒸气产生(ISSG)、化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、或一些其他合适的沉积制程。在图18中，在第三栅极介电前趋物层173上形成且图案化遮罩层1802。遮罩层1802可能包含光阻剂。遮罩层1802可能覆盖第一逻辑子区域104l1、第二逻辑子区域104l2、第三逻辑子区域104l3，但是可能没有覆盖第四逻辑子区域104l4和第五逻辑子区域104l5。可能根据遮罩层1802将第一、第二、和第三栅极介电前趋物层171、172、173图案化，以经由蚀刻制程，将第一、第二、和第三栅极介电前趋物层171、172、173从第四逻辑子区域104l4和第五逻辑子区域104l5选择性地移除。由于蚀刻制程的结果，较靠近第四逻辑子区域104l4和第五逻辑子区域104l5的逻辑隔离结构106l的一部分可能呈斜斜并部分地被移除。蚀刻制程可能包含干式蚀刻和/或湿式蚀刻。
如图19的截面图1900所示，形成覆盖逻辑区域104l的第四栅极介电前趋物层174。在第一逻辑子区域104l1、第二逻辑子区域104l2、和第三逻辑子区域104l3处，第四栅极介电前趋物层174可能形成在第三栅极介电前趋物层173上。此外，在第四逻辑子区域104l4和第五逻辑子区域104l5处，第四栅极介电前趋物层174可能直接地形成在基板104上。第四栅极介电前趋物层174可以是一或多层的二氧化硅。形成第四栅极介电前趋物层174也可以经由一些其他合适的介电质材料、和/或可能，例如，经由原位蒸气产生(ISSG)、化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、或一些其他合适的沉积制程。在一些实施方式中，对于栅极介电前趋物层171至174执行电浆处理制程和退火制程。电浆处理制程可能包含氮电浆处理制程。
如图20的截面图2000所示，经由蚀刻制程图案化第四栅极介电前趋物层174，以根据遮罩层2002，将第四栅极介电前趋物层174从第五逻辑子区域104l5选择性地移除。遮罩层2002可能包含光阻剂。遮罩层2002可能覆盖第一逻辑子区域104l1、第二逻辑子区域104l2、第三逻辑子区域104l3、和第四逻辑子区域104l4，但是可能没有覆盖第五逻辑子区域104l5。由于蚀刻制程的结果，也可能蚀刻较靠近第五逻辑子区域104l5的逻辑隔离结构106l。蚀刻制程可能包含湿式蚀刻，其使用氢氟酸或其他适合的溶剂。先前的方式为在图17中所示的制程步骤中，第一、第二、和第三栅极介电前趋物层171、172、173保持在第五逻辑子区域104l5上，并且在图20所示的制程步骤期间，与第四栅极介电前趋物层174一起移除，与先前的方式相比，上述描述的当前方式具有较长的蚀刻时间。例如：在先前的方式中，经由大约240秒的湿浸制程，可以将第一、第二、第三、和第四栅极介电前趋物层171、172、173、174从第五逻辑子区域104l5移除。相比之下，目前的方式在图17的制程步骤中可能使用第一湿浸制程，其费时约220秒，以将第一、第二、和第三栅极介电前趋物层171、172、173移除，且在图20的制程步骤中可能使用第二湿浸制程，其费时约50秒，以将第四栅极介电前趋物层174从第五逻辑子区域104l5移除。因此，对较靠近第五逻辑子区域104l5的逻辑隔离结构106l的部分执行额外的30秒湿浸制程，导致较深(相对于基板104的上表面)的沟槽。经由将第一、第二、和第三栅极介电前趋物层171、172、173从第五逻辑子区域104l5和第四逻辑子区域104l4移除(在执行电浆处理制程和退火制程之前)，在图20的制程步骤期间，较少的栅极介电前趋物材料被处理且从第五逻辑子区域104l5移除。因此，减少了所产生的残留物，并且也减少或消除由残留物引入的缺陷。因此，增加了制造良率。应该理解，所揭露的方法不限于将栅极介电前趋物层从第五逻辑子区域104l5移除。类似的方式可以用于处理集成电路的其他区域。
如图21的截面图2100所示，形成覆盖逻辑区域104l的第五栅极介电前趋物层175和逻辑栅极层2102。在第一逻辑子区域104l1、第二逻辑子区域104l2、第三逻辑子区域104l3、和第四逻辑子区域104l4处，第五栅极介电前趋物层175形成在第四栅极介电前趋物层174上。此外，在第五逻辑子区域104l5处，第五逻辑栅极介电前趋物层175直接地形成在基板104上。形成第五逻辑栅极介电前趋物层175和逻辑栅极层2102可能，例如，经由化学气相沉积、物理气相沉积、一些其他合适的沉积制程、或上述的任何组合。在一些实施方式中，第五栅极介电前趋物层175可能包含一个或多重氧化物或其他介电层。逻辑栅极层2102可能包含导电材料，诸如，例如：掺杂的多晶硅或一些其他合适的导电材料。高介电常数(κ)介电层176可能形成在介于第五栅极介电前趋物层175和逻辑栅极层2102之间。
如图22的截面图2200所示，对于逻辑栅极层2102执行一系列蚀刻制程，以形成在逻辑区域104l之上的多个逻辑栅极电极158a至158e。形成多个逻辑栅极电极158a至158e可能根据硬罩层2202，其在逻辑栅极层2102上形成且图案化。根据硬罩层2202，将逻辑栅极介电前趋物层171至175图案化，以在相应的逻辑栅极电极158a至158e的下方形成逻辑栅极介电质156a至156e。
如图23的截面图2300所示，执行蚀刻制程，以将虚拟覆盖层1204和虚拟衬层1202(显示于图22)从记忆体区域104m移除。蚀刻制程可能包含一系列的干式和/或湿式蚀刻制程。可能使用遮罩层(例如：光阻层，未示出)以覆盖并保护逻辑区域104l免受蚀刻。形成主侧壁间隔物124，其在逻辑区域104l处沿着逻辑栅极电极158a至158e的侧壁，且在记忆体区域104m处沿着记忆体单元结构108的侧壁。在一些实施方式中，主侧壁间隔物124由硅氧化物、硅氮化物、一些其他合适的介电质、或上述的任何组合而制成。主间隔物可能，例如，共形地沉积，和/或，例如，经由化学气相沉积、物理气相沉积、一些其他合适的沉积制程、或上述的任何组合而形成。
如图23的截面图2300所示，在记忆体区域104m内形成一对记忆体源极/漏极区域126，分别地邻接于记忆体单元结构108。而且，在逻辑区域104l之内成对地形成逻辑源极/漏极区域152，每对的逻辑源极/漏极区域152分别地邻接于逻辑栅极电极158a至158e的相对侧壁。在一些实施方式中，用于形成源极/漏极区域的制程包含离子植入至基板104内。在其他实施方式中，使用除了离子植入以外的一些制程以形成源极/漏极区域。在一些实施方式中，在第一逻辑栅极电极158上形成硅化物垫。硅化物垫可能是或另外包含，例如，硅化镍或一些其他合适的硅化物，和/或可能例如，经由硅化物制程或一些其他合适的成长制程而形成。虽然在附图中未示出，硅化物垫也可能形成在记忆体源极/漏极区域126上和逻辑源极/漏极区域152上。
如图24的截面图2400所示，形成覆盖图23结构的接触蚀刻停止层(CESL)166和下层间介电(ILD)层162l。沉积下层间介电层162l可能例如经由化学气相沉积、物理气相沉积、溅镀、或上述的任何组合。下层间介电层162l可能是例如氧化物、低介电常数介电质、一些其他合适的介电质、或上述的任何组合。
如图25的截面图2500所示，对于下层间介电(ILD)层162l和接触蚀刻停止层(CESL)执行平面化制程。平面化制程可能移除在图24所示的硬罩且可能暴露相应的栅极电极。平面化制程可能是，例如，化学机械研磨或一些其他合适的平面化制程。平坦化制程还可能将下层间介电层162l的顶表面凹陷到与逻辑栅极电极158a至158e的顶表面大致齐平，由此暴露逻辑栅极电极158a至158e。在一些实施方式中，执行栅极替换制程。首先执行蚀刻制程，以移除逻辑栅极电极158a至158e(参看图24)。然后形成多个金属栅极电极158a'至158e'来替换逻辑栅极电极158a至158e。金属栅极电极158a'至158e'可能是例如，金属、不同于逻辑栅极电极158a至158e的材料、或一些其他的合适的导电材料。在一些实施方式中，形成金属栅极电极158a'至158e'的制程包含形成导电层，经由例如：化学气相沉积、物理气相沉积、无电镀、电镀、或一些其他合适的成长或沉积制程。然后对导电层进行平面化制程，直到达到下层间介电层162l。执行平面化可能，例如，经由化学机械研磨或一些其他合适的平面化制程。
如图26的截面图2600所示，形成覆盖图25的结构的上层间介电层162u，其具有平的或基本上平的顶表面。上层间介电层162u可能是，例如，氧化物、低介电常数介电质、一些其他合适的介电质、或上述的任何组合。此外，形成上层间介电层162u可能例如经由沉积上层间介电层162u并随后在上层间介电层162u的上表面执行平面化。例如，执行沉积可能经由化学气相沉积、物理气相沉积、溅镀、或上述的任何组合。例如，执行平面化可能经由化学机械研磨或一些其他合适的平面化制程。
如图26的截面图2600所示，形成接触通孔164，其延伸穿过上层间介电层162u和下层间介电层162l至记忆体源极/漏极区域126和逻辑源极/漏极区域152。接触通孔164也可能形成为耦合至控制栅极电极138、选择栅极电极150、金属栅极电极158a'至158e'、或上述的任何组合。
参看图27，提供了用于形成集成电路的方法的一些实施例的流程图2700，集成电路包括在不同电压下运作的多个逻辑装置。例如，集成电路可能对应于图7至图26的集成电路。
在步骤2702，提供基板。基板包括由边界区域连接的记忆体区域和逻辑区域。在一些实施方式中，形成覆盖逻辑区域的下垫层和上垫层，且形成覆盖记忆体区域的记忆体介电层和记忆体垫层。例如，参看图7。
在步骤2704，形成在基板内的多个隔离结构。执行蚀刻制程以形成延伸入基板内的多个沟槽。然后，以介电材料填充多个沟槽，以形成多个隔离结构。多个隔离结构可能包括在记忆体隔离沟槽内的记忆体隔离结构、在边界沟槽内的边界隔离结构、和在逻辑隔离沟槽内的逻辑隔离结构。例如参看图8至图9。
在步骤2706，在记忆体区域内形成记忆体单元结构。例如，参看图10至图11。
在步骤2708，在记忆体区域处形成覆盖记忆体单元结构的虚拟覆盖层。例如，参看图12。
在步骤2710，形成且图案化第一和第二栅极介电前趋物层。形成覆盖逻辑区域的第一栅极介电前趋物层，然后图案化以将第一栅极介电前趋物层从第二逻辑子区域选择性地移除。在第一、第三、第四、和第五逻辑子区域处，第二栅极介电前趋物层形成在第一栅极介电前趋物层上。此外，在第二逻辑子区域处，第二栅极介电前趋物层直接地形成在基板上。然后，图案化第二栅极介电前趋物层和第一栅极介电前趋物层，以将第一和第二栅极介电前趋物层从第三逻辑子区域选择性地移除。例如，参看图13至图16。
在步骤2712，形成且图案化第三栅极介电前趋物层。在第一、第二、第四、和第五逻辑子区域处，第三栅极介电前趋物层形成在第二栅极介电前趋物层上。此外，在第三逻辑子区域处，第三栅极介电前趋物层直接地形成在基板上。然后，图案化第一、第二、和第三栅极介电前趋物层，以将第一、第二、和第三栅极介电前趋物层从第四逻辑子区域和第五逻辑子区域选择性地移除。例如，参看图17至图18。
在步骤2714，形成覆盖逻辑区域的第四栅极介电前趋物层。在第一、第二、和第三逻辑子区域处，第四栅极介电前趋物层可能形成在第三栅极介电前趋物层上。此外，在第四和第五逻辑子区域处，第四栅极介电前趋物层可能直接地形成在基板上。在一些实施方式中，对于栅极介电前趋物层执行电浆处理制程和退火制程。电浆处理制程可能包含氮电浆处理制程。例如，参看图19。
在步骤2716，图案化第四栅极介电前趋物层，以将除第四栅极介电前趋物层从第五逻辑子区域选择性地移。经由将第一、第二、和第三栅极介电前趋物层从第五逻辑子区域和第四逻辑子区域移除(在执行电浆处理制程和退火制程之前)，在此制程步骤处，较少的栅极介电前趋物材料被处理且从第五逻辑子区域移除。因此，减少了所产生的残留物，并且也减少或消除由所产生的残留物引入的缺陷。因此，增加了制造良率。例如，参看图20。
在步骤2718，形成且图案化第五栅极介电前趋物层和逻辑栅极层，以形成相应的逻辑栅极电极和逻辑栅极介电质。在第一、第二、第三、和第四逻辑子区域处，第五栅极介电前趋物层形成在第四栅极介电前趋物层上。此外，在第五逻辑子区域处，第五栅极介电前趋物层直接地形成在基板上。图案化第一、第二、第三、第四、和第五栅极介电前趋物层，以形成相应的逻辑栅极介电质其在所形成的逻辑栅极电极之下。例如，参看图21至图22。
在步骤2720，在记忆体区域及逻辑区域内形成源极/漏极区域。例如，参看图23。
在步骤2722，形成下层间介电层，其在记忆体区域处填充介于记忆体装置结构之间的空间，并且进一步在逻辑区域处形成介于逻辑装置之间的填充空间。例如，参看图24。
在步骤2724，在逻辑区域处执行栅极替换制程，以用在逻辑装置的金属栅极电极替换逻辑栅极电极。在记忆体区域和逻辑区域处的下层间介电层、记忆体装置结构、和逻辑装置上形成上层间介电层。随后可以形成接触。例如参看图25至图26。
虽然图27的流程图2700在此被说明和描述为一系列的动作或事件，但是应理解，这些动作或事件的所示顺序不应以限制性的意义解读。例如，一些动作可能以不同的顺序发生，和/或与本文所示和/或描述之外的动作或事件同时发生。此外，对于实现本描述内容的一个或多个方面或是实施方式，并非所有示出的动作是是必须的，而且，这里描述的一个或多个动作可能在一个或多个的分开的动作和/或阶段中执行。
鉴于前述内容，本申请的一些实施方式涉及的方法包含提供基板，其包括多个逻辑区域，逻辑区域具有多个逻辑子区域，逻辑子区域具有逻辑装置，形成且配置逻辑装置在不同的电压下运作。方法还包含在多个逻辑子区域上形成栅极介电前趋物层的堆叠，而且将栅极介电前趋物层的堆叠从至少两个逻辑子区域处移除。方法还包含在逻辑区域的至少两个逻辑子区域上形成栅极介电前趋物层，并且对于栅极介电前趋物层的堆叠和栅极介电前趋物层执行电浆处理制程和退火制程。方法还包含将栅极介电前趋物层从逻辑区域的至少两个逻辑子区域处的低电压逻辑子区域移除，而同时将栅极介电前趋物层保持在逻辑区域的至少两个逻辑子区域的高电压逻辑子区域上。低电压逻辑子区域具有逻辑装置，其设置为在一电压下运作，此电压小于高电压逻辑子区域的另一个逻辑装置的电压。
再者，本申请的一些实施方式涉及的方法，包含提供基板，基板包括记忆体区域、逻辑区域、和边界区域其定义在介于记忆体区域和逻辑区域之间。方法还包含在基板上形成第一栅极介电前趋物层，其覆盖第一、第二、第三、第四、和第五逻辑子区域，并且将第一栅极介电前趋物层从第二逻辑子区域选择性地移除，而且同时将第一栅极介电前趋物层保持在第一、第三、第四、和第五逻辑子区域上。方法还包含在第一栅极介电前趋物层上和基板上形成第二栅极介电前趋物层，其覆盖第一、第二、第三、第四、和第五逻辑子区域，并且将第一和第二栅极介电前趋物层从第三逻辑子区域选择性地移除。方法还包含在第二栅极栅极介电前趋物层上和基板上形成第三栅极介电前趋物层，其覆盖第一、第二、第三、第四、和第五逻辑子区域，并且将第一、第二、和第三栅极介电前趋物层从第四和第五逻辑子区域选择性地移除。方法还包含在第三栅极介电前趋物层上和基板上形成第四栅极介电前趋物层，其覆盖第一、第二、第三、第四、和第五逻辑子区域，并且将第四栅极介电前趋物层从第五逻辑子区域选择性地移除。
此外，本申请的一些实施方式涉及集成电路(IC)。集成电路包含整合在基板内的记忆体区域、逻辑区域，和边界区域。边界区域介于记忆体区域和逻辑区域之间。记忆体单元结构设置在记忆体区域上。在逻辑区域上设置多个逻辑装置，包括第一逻辑装置，其配置为在第一电压下运作且包含第一逻辑栅极电极，由第一逻辑栅极介电质分隔第一栅极栅极电极与基板；第二逻辑装置，其配置为在第二电压下运作且包含第二逻辑栅极电极，由第二逻辑栅极介电质分隔第二逻辑栅极电极与基板；和第三逻辑装置，其配置为在第三电压下运作，且包含第三逻辑栅极电极，由第三逻辑栅极介电质分隔第三逻辑栅极电极与基板。第一、第二、和第三电压单调地减小，并且其中第一、第二、和第三逻辑栅极介电质的厚度单调地减小。
根据一些实施方式，一种用于形成集成电路(IC)的方法包含：提供基板，其包括逻辑区域，其中逻辑区域具有多个逻辑子区域；在多个逻辑子区域上形成栅极介电前趋物层的堆叠；将栅极介电前趋物层的堆叠从逻辑区域的至少两个逻辑子区域移除；在逻辑区域的至少两个逻辑区域上形成栅极介电前趋物层；对于栅极介电前趋物层的堆叠和栅极介电前趋物层执行电浆处理制程和退火制程；以及将栅极介电前趋物层从逻辑区域的至少两个逻辑子区域的低电压逻辑子区域移除，而不将栅极介电前趋物层从逻辑区域的此至少两个逻辑子区域的高电压逻辑子区域移除，其中低电压逻辑子区域具有逻辑装置，其配置为在一电压下运作，此电压小于高电压逻辑子区域的另一个逻辑装置的运作电压。
在一些实施方式中，其中栅极介电前趋物层的堆叠包含至少第一栅极介电前趋物层，第二栅极介电前趋物层，以及第三栅极介电前趋物层其堆叠在另一层上。
在一些实施方式中，还包含：形成低电压栅极介电前趋物层，其在低电压逻辑子区域处的基板上和在电压逻辑子区域处的栅极介电前趋物层上；图案化低电压栅极介电前趋物层，以形成低电压逻辑栅极介电质，其在低电压逻辑子区域之上；以及图案化栅极介电前趋物层和低电压栅极介电前趋物层，以共同地形成高电压逻辑栅极介电质，其在高电压逻辑子区域之上。
在一些实施方式中，其中低电压栅极介电前趋物层包含高介电常数介电质衬里，其堆叠在二氧化硅层上。
在一些实施方式中，还包含：形成且图案化导电层其在低电压逻辑子区域之上和高电压逻辑子区域之上，以分别地在高电压逻辑栅极介电质上形成高电压逻辑栅极电极，和在低电压逻辑栅极介电质上形成低电压逻辑栅极电极。
在一些实施方式中，还包含：在基板的记忆体区域上形成记忆体单元结构，其中记忆体区域与逻辑区域经由定义在其间的边界区域而分隔；以及形成虚拟覆盖层，其覆盖记忆体单元结构；其中在形成虚拟覆盖层之后，在虚拟覆盖层上形成栅极介电前趋物层的堆叠。
在一些实施方式中，还包含：从记忆体区域移除虚拟覆盖层；形成源极/漏极区域，其在记忆体单元结构的相对侧上且在记忆体区域内，和更在逻辑栅极电极的相对侧上且在逻辑区域内；形成接触蚀刻停止层(CESL)，其沿着记忆体单元结构和逻辑装置的轮廓；以及形成下层间介电层，其在记忆体单元结构和逻辑装置之间和上方。
在一些实施方式中，还包含：以金属栅极电极替换高电压逻辑栅极电极或低电压逻辑栅极电极。
在一些实施方式中，还包含：形成上层间介电层，其高于下层间介电层；以及形成接触，其延伸穿过上层间介电层和下层间介电层而分别地至在记忆体区域内和逻辑区域内的源极/漏极区域。
在一些实施方式中，其中形成记忆体单元结构包含：形成一对浮栅电极其在基板上；形成一对控制栅极电极其分别地在浮栅电极上；以及形成一对选择栅极电极其与这些浮栅电极和这些控制栅极电极侧向地并排。
根据一些实施方式，一种用于形成集成电路(IC)的方法，包含：提供基板，其包含由边界区域分隔的逻辑区域和记忆体区域，其中逻辑区域包含第一逻辑子区域、第二逻辑子区域、第三逻辑子区域，第四逻辑子区域、和第五逻辑子区域；形成第一栅极介电前趋物层，其在基板上且覆盖第一、第二、第三、第四、和第五逻辑子区域；将第一栅极介电前趋物层从第二逻辑子区域选择性地移除，而不将第一栅极介电前趋物层从第一、第三、第四、和第五逻辑子区域移除；形成第二栅极介电前趋物层，其在第一栅极介电前趋物层上和基板上并且更覆盖第一、第二、第三、第四、第五逻辑子区域；将第一和第二栅极介电前趋物层从第三逻辑子区域选择性地移除；形成第三栅极介电前趋物层，其在第二栅极介电前趋物层上和基板上并且更覆盖第一、第二、第三、第四、和第五逻辑子区域；将第一、第二、和第三栅极介电前趋物层从第四和第五逻辑子区域选择性地移除；形成第四栅极介电前趋物层，其在第三栅极介电前趋物层上和基板上并且更覆盖第一、第二、第三、第四、和第五逻辑子区域；以及将第四栅极介电前趋物层从第五逻辑子区域选择性地移除。
在一些实施方式中，还包含：形成第五栅极介电前趋物层，其在第一、第二、第三、和第四逻辑子区域处的第四栅极介电前趋物层上，且更在第五逻辑子区域处的基板上；形成逻辑栅极层其在第五栅极介电前趋物层上；以及对于逻辑栅极层和第一、第二、第三、第四、和第五栅极介电前趋物层执行蚀刻，以形成第一、第二、第三、第四、和第五逻辑栅极电极，和第一、第二、第三、第四、和第五逻辑栅极介电质，其相应地堆叠在第一、第二、第三、第四、和第五逻辑子区域上。
在一些实施方式中，还包含：形成记忆体单元结构，其在基板的记忆体区域上；以及形成虚拟覆盖层，其覆盖记忆体单元结构；其中，在形成虚拟覆盖层之后，在虚拟覆盖层上形成逻辑栅极层和第一、第二、第三、第四、和第五栅极介电前趋物层，且其中当执行蚀刻以形成第一、第二、第三、第四、和第五逻辑栅极电极和第一、第二、第三、第四、和第五逻辑栅极介电质时，将逻辑栅极层和第一、第二、第三、第四、和第五栅极介电前趋物层从虚拟覆盖层移除。
在一些实施方式中，其中第五栅极介电前趋物层包含高介电常数介电衬里，其堆叠在二氧化硅层上。
在一些实施方式中，还包含在将第四栅极介电前趋物层从第五逻辑子区域选择性地移除之前，对于第一、第二、第三、和第四栅极介电前趋物层执行电浆处理制程。
在一些实施方式中，还包含：形成多个深沟槽，其在基板的顶表面内；以及以隔离材料填充这些深沟槽，以形成多个逻辑隔离结构，其在介于第一、第二、第三、第四、和第五逻辑子区域之间，其中在形成第一栅极介电前趋物层之前，执行填充。
根据一些实施方式，一种集成电路(IC)包含：包含：记忆体区域、逻辑区域、和边界区域，记忆体单元结构，以及多个逻辑装置。记忆体区域、逻辑区域、和边界区域在基板内，其中边界区域介于记忆体区域和逻辑区域之间。记忆体单元结构设置在记忆体区域上。多个逻辑装置设置在逻辑区域上。多个逻辑装置包括：第一逻辑装置、第二逻辑装置、和第三逻辑装置。第一逻辑装置其配置为在第一电压下运作并且包含第一逻辑栅极电极，由第一逻辑栅极介电质分隔第一逻辑栅极电极与基板。第二逻辑装置其配置为在第二电压下运作并且包含第二逻辑栅极电极，由第二逻辑栅极介电质分隔第二逻辑栅极电极与基板。第三逻辑装置其配置为在第三电压下运作并且包含第三逻辑栅极电极，由第三逻辑栅极介电质分隔第三逻辑栅极电极与基板。其中第一、第二、和第三电压单调地减小，且其中第一、第二、和第三逻辑栅极介电质的厚度单调地减小。
在一些实施方式中的集成电路，还包含：第四逻辑装置其配置为在第四电压下运作并且包含第四逻辑栅极电极，由第四逻辑栅极介电质分隔第四逻辑栅极电极与基板；以及第五逻辑装置其配置为在第五电压下运作并且包含第五逻辑栅极电极，由第五逻辑栅极介电质分隔第五逻辑栅极电极与基板。其中，第一逻辑装置的第一逻辑栅极介电质包含第一氧化物层其设置在基板上，第二氧化物层的第一部分其设置在第一氧化物层上，第三氧化物层的第一部分其设置在第二氧化物层的第一部分上，第四氧化物层的第一部分其设置在第三氧化物层的第一部分上，和第五氧化物层的第一部分其设置在第四氧化物层的第一部分上。其中，第二逻辑装置的第二逻辑栅极介电质包含第二氧化物层的第二部分其设置在基板上，第三氧化物层的第二部分其设置在第二氧化物层的第二部分上，第四氧化物层的第二部分其设置在第三氧化物层的第二部分上，和第五氧化物层的第二部分其设置在第四氧化物层的第二部分上。其中，第三逻辑装置的第三逻辑栅极介电质包含第三氧化物层的第三部分其设置在基板上，第四氧化物层的第三部分其设置在第三氧化物层的第三部分上，和第五氧化物层的第三部分其设置在第四氧化物层的第三部分上。其中，第四逻辑装置的第四逻辑栅极介电质包含第四氧化物层的第四部分其设置在基板上，和第五氧化物层的第四部分其设置在第四氧化物层的第四部分上。其中，第五逻辑装置的第五逻辑栅极介电质包含第五氧化物层的第五部分其设置在基板上。其中，第一、第二、第三、第四、和第五氧化物层分别地具有一致的厚度。
在一些实施方式中的集成电路，其中，第一、第二、第三、第四、和第五逻辑栅极电极包含金属；其中，此对控制栅极电极和此对选择栅极包含多晶硅。
在一些实施方式中的集成电路，其中，第一、第二、第三、第四、和第五逻辑栅极电极具有彼此对齐的顶表面，并且更与介于第一、第二、第三、第四、和第五逻辑栅极电极之间的下层间介电层(ILD)的顶表面对齐。
以上概述了数个实施方式，以便本领域技术人员可以较佳地理解本揭示内容的各个方面。本领域的技术人员应理解，他们可能容易地使用本揭示内容，作为其他制程和结构的设计和修改的基础，以实现与在此介绍的实施方式的相同的目的，或是达到相同的优点。本领域技术人员亦应理解，与这些均等的建构不脱离本揭示内容的精神和范围，并且他们可能在不脱离本揭示内容的精神和范围的情况下，进行各种改变、替换、和变更。

Claims (20)

1.一种用于形成一集成电路的方法，其特征在于，该方法包含：
提供一基板，其包括一逻辑区域，其中该逻辑区域具有多个逻辑子区域；
在该多个逻辑子区域上形成一栅极介电前趋物层的堆叠；
将该栅极介电前趋物层的堆叠从该逻辑区域的至少两个逻辑子区域移除；
在该逻辑区域的该至少两个逻辑区域上形成一栅极介电前趋物层；
对于该栅极介电前趋物层的堆叠和该栅极介电前趋物层执行一电浆处理制程和一退火制程；以及
将该栅极介电前趋物层从该逻辑区域的该至少两个逻辑子区域的一低电压逻辑子区域移除，而不将该栅极介电前趋物层从该逻辑区域的该至少两个逻辑子区域的一高电压逻辑子区域移除，其中该低电压逻辑子区域具有一逻辑装置，其配置为在一电压下运作，该电压小于该高电压逻辑子区域的另一个逻辑装置的一运作电压。
2.根据权利要求1所述的方法，其特征在于，其中该栅极介电前趋物层的堆叠包含至少一第一栅极介电前趋物层，一第二栅极介电前趋物层，以及一第三栅极介电前趋物层其堆叠在另一层上。
3.根据权利要求1所述的方法，其特征在于，还包含：
形成一低电压栅极介电前趋物层，其在该低电压逻辑子区域处的该基板上和在该电压逻辑子区域处的该栅极介电前趋物层上；
图案化该低电压栅极介电前趋物层，以形成一低电压逻辑栅极介电质，其在该低电压逻辑子区域之上；以及
图案化该栅极介电前趋物层和该低电压栅极介电前趋物层，以共同地形成一高电压逻辑栅极介电质，其在该高电压逻辑子区域之上。
4.根据权利要求3所述的方法，其特征在于，其中该低电压栅极介电前趋物层包含一高介电常数介电质衬里，其堆叠在一二氧化硅层上。
5.根据权利要求3所述的方法，其特征在于，还包含：
形成且图案化一导电层其在该低电压逻辑子区域之上和该高电压逻辑子区域之上，以分别地在该高电压逻辑栅极介电质上形成一高电压逻辑栅极电极，和在该低电压逻辑栅极介电质上形成一低电压逻辑栅极电极。
6.根据权利要求5所述的方法，其特征在于，还包含：
在该基板的一记忆体区域上形成一记忆体单元结构，其中该记忆体区域与该逻辑区域经由定义在其间的一边界区域而分隔；以及形成一虚拟覆盖层，其覆盖该记忆体单元结构；其中在形成该虚拟覆盖层之后，在该虚拟覆盖层上形成该栅极介电前趋物层的堆叠。
7.根据权利要求6所述的方法，其特征在于，还包含：
从该记忆体区域移除该虚拟覆盖层；
形成源极/漏极区域，其在该记忆体单元结构的相对侧上且在该记忆体区域内，和更在该高电压逻辑栅极电极和低电压逻辑栅极电极的相对侧上且在该逻辑区域内；
形成一接触蚀刻停止层，其沿着该记忆体单元结构和该逻辑装置的一轮廓；以及
形成一下层间介电层，其在该记忆体单元结构和该逻辑装置之间和上方。
8.根据权利要求5所述的方法，其特征在于，还包含：
以一金属栅极电极替换该高电压逻辑栅极电极或该低电压逻辑栅极电极。
9.根据权利要求7所述的方法，其特征在于，还包含：
形成一上层间介电层，其高于该下层间介电层；以及
形成接触，其延伸穿过该上层间介电层和该下层间介电层而分别地至在该记忆体区域内和该逻辑区域内的该源极/漏极区域。
10.根据权利要求6所述的方法，其特征在于，其中形成该记忆体单元结构包含：
形成一对浮栅电极其在该基板上；
形成一对控制栅极电极其分别地在该浮栅电极上；以及
形成一对选择栅极电极其与该些浮栅电极和该些控制栅极电极侧向地并排。
11.一种用于形成一集成电路的方法，其特征在于，该方法包含：
提供一基板，其包含由一边界区域分隔的一逻辑区域和一记忆体区域，其中该逻辑区域包含一第一逻辑子区域、一第二逻辑子区域、一第三逻辑子区域，一第四逻辑子区域、和一第五逻辑子区域；
形成一第一栅极介电前趋物层，其在该基板上且覆盖该第一、第二、第三、第四、和第五逻辑子区域；
将该第一栅极介电前趋物层从该第二逻辑子区域选择性地移除，而不将该第一栅极介电前趋物层从该第一、第三、第四、和第五逻辑子区域移除；
形成一第二栅极介电前趋物层，其在该第一栅极介电前趋物层上和该基板上并且更覆盖该第一、第二、第三、第四、第五逻辑子区域；
将该第一和第二栅极介电前趋物层从该第三逻辑子区域选择性地移除；
形成一第三栅极介电前趋物层，其在该第二栅极介电前趋物层上和该基板上并且更覆盖该第一、第二、第三、第四、和第五逻辑子区域；
将该第一、第二、和第三栅极介电前趋物层从该第四和该第五逻辑子区域选择性地移除；
形成一第四栅极介电前趋物层，其在该第三栅极介电前趋物层上和该基板上并且更覆盖该第一、第二、第三、第四、和第五逻辑子区域；以及
将该第四栅极介电前趋物层从该第五逻辑子区域选择性地移除。
12.根据权利要求11所述的方法，其特征在于，还包含：
形成一第五栅极介电前趋物层，其在该第一、第二、第三、和第四逻辑子区域处的该第四栅极介电前趋物层上，且更在该第五逻辑子区域处的该基板上；
形成一逻辑栅极层其在该第五栅极介电前趋物层上；以及
对于该逻辑栅极层和该第一、第二、第三、第四、和第五栅极介电前趋物层执行一蚀刻，以形成第一、第二、第三、第四、和第五逻辑栅极电极，和第一、第二、第三、第四、和第五逻辑栅极介电质，其相应地堆叠在该第一、第二、第三、第四、和第五逻辑子区域上。
13.根据权利要求12所述的方法，其特征在于，还包含：
形成一记忆体单元结构，其在该基板的该记忆体区域上；以及
形成一虚拟覆盖层，其覆盖该记忆体单元结构；
其中，在所述形成该虚拟覆盖层之后，在该虚拟覆盖层上形成该逻辑栅极层和该第一、第二、第三、第四、和第五栅极介电前趋物层，且其中当执行该蚀刻以形成该第一、第二、第三、第四、和第五逻辑栅极电极和该第一、第二、第三、第四、和第五逻辑栅极介电质时，将该逻辑栅极层和该第一、第二、第三、第四、和第五栅极介电前趋物层从该虚拟覆盖层移除。
14.根据权利要求12所述的方法，其特征在于，其中该第五栅极介电前趋物层包含一高介电常数介电衬里，其堆叠在一二氧化硅层上。
15.根据权利要求11所述的方法，其特征在于，还包含在将该第四栅极介电前趋物层从该第五逻辑子区域选择性地移除之前，对于该第一、第二、第三、和第四栅极介电前趋物层执行一电浆处理制程。
16.根据权利要求11所述的方法，其特征在于，还包含：
形成多个深沟槽，其在该基板的一顶表面内；以及
以一隔离材料填充该些深沟槽，以形成多个逻辑隔离结构，其在介于该第一、第二、第三、第四、和第五逻辑子区域之间，其中在形成该第一栅极介电前趋物层之前，执行该填充。
17.一种集成电路，其特征在于，包含：
在一基板内的一记忆体区域、一逻辑区域、和一边界区域，其中该边界区域介于该记忆体区域和该逻辑区域之间；
一记忆体单元结构其设置在该记忆体区域上；以及
多个逻辑装置其设置在该逻辑区域上，包括：一第一逻辑装置其配置为在一第一电压下运作并且包含一第一逻辑栅极电极，由一第一逻辑栅极介电质分隔该第一逻辑栅极电极与该基板；一第二逻辑装置其配置为在一第二电压下运作并且包含一第二逻辑栅极电极，由一第二逻辑栅极介电质分隔该第二逻辑栅极电极与该基板；一第三逻辑装置其配置为在一第三电压下运作并且包含一第三逻辑栅极电极，由一第三逻辑栅极介电质分隔该第三逻辑栅极电极与该基板；一第四逻辑装置其配置为在一第四电压下运作并且包含一第四逻辑栅极电极，由一第四逻辑栅极介电质分隔该第四逻辑栅极电极与该基板；和一第五逻辑装置其配置为在一第五电压下运作并且包含一第五逻辑栅极电极，由一第五逻辑栅极介电质分隔该第五逻辑栅极电极与该基板；
其中该第一、第二、第三、第四、和第五电压单调地减小，且其中该第一、第二、第三、第四、和第五逻辑栅极介电质的厚度单调地减小。
18.根据权利要求17所述的集成电路，其特征在于：
其中，该第一逻辑装置的该第一逻辑栅极介电质包含一第一氧化物层其设置在该基板上，一第二氧化物层的一第一部分其设置在该第一氧化物层上，一第三氧化物层的一第一部分其设置在该第二氧化物层的该第一部分上，一第四氧化物层的一第一部分其设置在该第三氧化物层的该第一部分上，和一第五氧化物层的一第一部分其设置在该第四氧化物层的该第一部分上；
其中，该第二逻辑装置的该第二逻辑栅极介电质包含该第二氧化物层的一第二部分其设置在该基板上，该第三氧化物层的一第二部分其设置在该第二氧化物层的该第二部分上，该第四氧化物层的一第二部分其设置在该第三氧化物层的该第二部分上，和该第五氧化物层的一第二部分其设置在该第四氧化物层的该第二部分上；
其中，该第三逻辑装置的该第三逻辑栅极介电质包含该第三氧化物层的一第三部分其设置在该基板上，该第四氧化物层的一第三部分其设置在该第三氧化物层的该第三部分上，和该第五氧化物层的一第三部分其设置在该第四氧化物层的该第三部分上；
其中，该第四逻辑装置的该第四逻辑栅极介电质包含该第四氧化物层的一第四部分其设置在该基板上，和该第五氧化物层的一第四部分其设置在该第四氧化物层的该第四部分上；
其中，该第五逻辑装置的该第五逻辑栅极介电质包含该第五氧化物层的一第五部分其设置在该基板上；
其中，该第一、第二、第三、第四、和第五氧化物层分别地具有一致的厚度。
19.根据权利要求18所述的集成电路，其特征在于，
其中，该第一、第二、第三、第四、和第五逻辑栅极电极包含金属；
其中，该记忆体单元结构包含一对控制栅极电极和与该对控制栅极电极侧向地并排的一对选择栅极电极，该对控制栅极电极和该对选择栅极电极包含多晶硅。
20.根据权利要求18所述的集成电路，其特征在于，
其中，该第一、第二、第三、第四、和第五逻辑栅极电极具有彼此对齐的顶表面，并且更与介于该第一、第二、第三、第四、和第五逻辑栅极电极之间的一下层间介电层的一顶表面对齐。
CN201910052609.6A 2018-06-22 2019-01-21 用于形成集成电路的方法和集成电路 Active CN110634877B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/015,480 2018-06-22
US16/015,480 US10325919B1 (en) 2018-06-22 2018-06-22 Mask design for embedded memory

Publications (2)

Publication Number Publication Date
CN110634877A CN110634877A (zh) 2019-12-31
CN110634877B true CN110634877B (zh) 2022-02-22

Family

ID=66826191

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910052609.6A Active CN110634877B (zh) 2018-06-22 2019-01-21 用于形成集成电路的方法和集成电路

Country Status (3)

Country Link
US (2) US10325919B1 (zh)
CN (1) CN110634877B (zh)
TW (1) TWI682457B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325919B1 (en) * 2018-06-22 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Mask design for embedded memory
US11569251B2 (en) * 2019-08-08 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage polysilicon gate in high-K metal gate device
JP2021034649A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置
US11380769B2 (en) * 2019-10-01 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Select gate spacer formation to facilitate embedding of split gate flash memory
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
US11532548B2 (en) 2020-02-19 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Nitrogen plasma treatment for improving interface between etch stop layer and copper interconnect
DE102020128037A1 (de) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Stickstoffplasmabehandlung zur verbesserung der grenzfläche zwischen einer ätzstoppschicht und einem kupfer-interconnect
CN113838853A (zh) 2020-06-23 2021-12-24 硅存储技术股份有限公司 在衬底上制造存储器单元、高电压设备和逻辑设备的方法
EP4169072A1 (en) * 2020-06-23 2023-04-26 Silicon Storage Technology Inc. Method of making memory cells, high voltage devices and logic devices on a substrate
CN114078864A (zh) 2020-08-17 2022-02-22 硅存储技术股份有限公司 通过导电块上的硅化物在基底上制造存储器单元、高电压设备和逻辑设备的方法
WO2022039786A1 (en) * 2020-08-17 2022-02-24 Silicon Storage Technology, Inc. Method of making memory cells, high voltage devices and logic devices on a substrate with silicide on conductive blocks

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158873A (zh) * 2014-12-17 2016-11-23 台湾积体电路制造股份有限公司 具有低功率逻辑器件的分栅式闪存单元器件的形成方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI253746B (en) * 2003-10-24 2006-04-21 Fujitsu Ltd Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same
CN100590853C (zh) * 2006-12-15 2010-02-17 中芯国际集成电路制造(上海)有限公司 半导体存储器及其形成方法
KR100880228B1 (ko) * 2007-10-17 2009-01-28 주식회사 동부하이텍 Ｓｏｎｏｓ 반도체 소자의 제조방법
JP2010027656A (ja) * 2008-07-15 2010-02-04 Toshiba Corp 半導体装置および半導体装置の製造方法
US9209089B2 (en) * 2012-03-29 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a metal gate semiconductor device
US8957470B2 (en) * 2012-06-19 2015-02-17 Globalfoundries Singapore Pte. Ltd. Integration of memory, high voltage and logic devices
TWI506735B (zh) * 2012-10-30 2015-11-01 Ememory Technology Inc 非揮發性記憶體的製造方法
KR102008738B1 (ko) * 2013-03-15 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9349742B2 (en) * 2013-06-21 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded memory and methods of forming the same
US9142566B2 (en) * 2013-09-09 2015-09-22 Freescale Semiconductor, Inc. Method of forming different voltage devices with high-K metal gate
US9659953B2 (en) * 2014-07-07 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. HKMG high voltage CMOS for embedded non-volatile memory
US9431257B2 (en) * 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
US9653164B2 (en) * 2015-03-13 2017-05-16 Nxp Usa, Inc. Method for integrating non-volatile memory cells with static random access memory cells and logic transistors
US9437500B1 (en) * 2015-03-13 2016-09-06 Freescale Semiconductor, Inc. Method of forming supra low threshold devices
US9831262B2 (en) * 2015-12-30 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US9793286B2 (en) * 2015-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US10283512B2 (en) * 2016-11-29 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10741569B2 (en) * 2017-06-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10128259B1 (en) * 2017-07-17 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing embedded memory using high-K-metal-gate (HKMG) technology
US10510765B2 (en) * 2017-07-18 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for fabricating the same
US10879256B2 (en) * 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
US10325919B1 (en) * 2018-06-22 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Mask design for embedded memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158873A (zh) * 2014-12-17 2016-11-23 台湾积体电路制造股份有限公司 具有低功率逻辑器件的分栅式闪存单元器件的形成方法

Also Published As

Publication number Publication date
US10325919B1 (en) 2019-06-18
TW202002067A (zh) 2020-01-01
CN110634877A (zh) 2019-12-31
TWI682457B (zh) 2020-01-11
US20190393235A1 (en) 2019-12-26
US11282846B2 (en) 2022-03-22

Similar Documents

Publication Publication Date Title
CN110634877B (zh) 用于形成集成电路的方法和集成电路
CN107112328B (zh) 具有同时形成的低电压逻辑器件和高电压逻辑器件的非易失性存储器阵列
TWI711157B (zh) 積體電路及其形成方法
US11264396B2 (en) Multi-type high voltage devices fabrication for embedded memory
US11069773B2 (en) Contact-to-gate monitor pattern and fabrication thereof
US9754955B2 (en) High-K-last manufacturing process for embedded memory with metal-oxide-nitride-oxide-silicon (MONOS) memory cells
KR102257468B1 (ko) 임베디드 메모리를 위한 트렌치 게이트 고전압 트랜지스터
US9842850B2 (en) High-K-last manufacturing process for embedded memory with silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
US11737267B2 (en) Floating gate test structure for embedded memory device
US20230345717A1 (en) Floating gate test structure for embedded memory device
US20230380171A1 (en) Trench gate high voltage transistor for embedded memory
TWI722903B (zh) 積體電路與其形成方法
US11943921B2 (en) Embedded memory with improved fill-in window

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant