KR102257468B1 - 임베디드 메모리를 위한 트렌치 게이트 고전압 트랜지스터 - Google Patents

임베디드 메모리를 위한 트렌치 게이트 고전압 트랜지스터 Download PDF

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Abstract

본 출원의 다양한 실시예는 IC 및 관련 형성 방법에 관한 것이다. 일부 실시예에서, IC는 기판에 집적된 메모리 영역 및 로직 영역을 포함한다. 메모리 셀 구조물은 메모리 영역 상에 배치된다. 복수의 로직 디바이스가 로직 영역 상에 배치된다. 제 1 로직 디바이스는 제 1 로직 게이트 유전체에 의해 기판으로부터 분리된 제 1 로직 게이트 전극을 포함한다. 제 1 로직 게이트 유전체는 기판의 로직 디바이스 트렌치의 표면을 따라 배치되고, 제 1 로직 게이트 전극은 로직 디바이스 트렌치 내의 제 1 로직 게이트 유전체 상에 배치된다. 로직 디바이스 트렌치 내에 제 1 로직 게이트 전극을 배열함으로써, 후속하는 평탄화 프로세스에 의해 야기되는 금속 층 손실 및 결과의 시트 저항 및 문턱 전압 변동 및 불일치 문제가 개선될 수 있다.

Description

임베디드 메모리를 위한 트렌치 게이트 고전압 트랜지스터{TRENCH GATE HIGH VOLTAGE TRANSISTOR FOR EMBEDDED MEMORY}
관련출원의 참조
본 출원은 2018년 6월 26일자로 출원된 미국 가출원 제62/689,893호의 우선권을 청구하며, 그 내용은 그 전체가 참조로서 본 명세서에 통합된다.
기술분야
본 출원은 집적 회로 디바이스에 관한 것이고, 보다 구체적으로는 임베디드 메모리를 위한 트렌치 게이트 고전압 트랜지스터에 관한 것이다.
집적 회로(integrated circuit; IC) 제조 산업은 지난 수십 년 동안 기하 급수적으로 성장해왔다. IC가 진화함에 따라, 기하학적 크기[즉, 생성될 수 있는 최소 컴포넌트(또는 라인)]는 감소되면서 기능적인 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 일반적으로 증가되었다. IC 진화에서 일부 진보는 임베디드 메모리 기술과 하이 κ 금속 게이트(high k metal metal gate; HKMG) 기술을 포함한다. 임베디드 메모리 기술은, 메모리 디바이스가 로직 디바이스의 동작을 지원하도록 하는, 동일한 반도체 칩 상의 로직 디바이스와 메모리 디바이스의 통합이다. 하이 금속 게이트(HKMG) 기술은 금속 게이트 전극 및 하이- 게이트 유전체 층을 사용하는 반도체 디바이스의 제조이다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 3은 트렌치 게이트 고전압 트랜지스터를 포함하는 HKMG 임베디드 메모리 집적 회로(IC)의 일부 실시예의 다양한 단면도를 예시한다.
도 4는 트렌치 게이트 고전압 트랜지스터를 포함하는 집적 회로(IC)의 일부 실시예의 단면도를 예시한다.
도 5 내지 도 26은 고전압 HKMG 디바이스를 위한 트렌치 게이트 구조물을 포함하는 IC를 형성하는 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 27은 도 5 내지 도 26의 방법의 일부 실시예의 흐름도를 예시한다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스 또는 장치의 상이한 배향을 포함하도록 의도된다. 디바이스 또는 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 본 명세서에서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다. 더욱이, "제 1", "제 2", "제 3", "제 4"등의 용어는 단지 일반적인 식별자일뿐이고, 다양한 실시예에서 상호교환될 수 있다. 예를 들어, 일부 실시예에서 요소(예를 들어, 개구부)는 "제 1" 요소로서 지칭될 수 있지만, 그 요소가 다른 실시예에서 "제 2" 요소로서 지칭될 수 있다.
임베디드 메모리는 집적 회로(IC)의 성능을 향상시키기 위해 반도체 업계에서 사용되는 기술이다. 임베디드 메모리는 비독립형 메모리이며, 동일한 칩 상에 로직 코어와 함께 집적되며 의도된 기능을 수행하기 위해 로직 코어를 지원한다. 임베디드 메모리 IC에서, 복수의 상이한 로직 디바이스가 존재하며 상이한 전압 레벨로 동작할 수 있다. 예를 들어, 고전압 디바이스가 메모리 셀을 구동하는데 사용되며 상대적으로 높은 동작 전압 레벨을 가질 수 있다. 입력/출력 디바이스는 중간 동작 전압 레벨을 가질 수 있다. 그리고, 코어 로직 디바이스는 비교적 낮은 동작 전압 레벨을 가질 수 있다. 상대적으로 높은 동작 전압 레벨을 지탱하기 위해, 고전압 디바이스는 보다 큰 치수(예를 들어, 확장된 디바이스 면적 및 더 두꺼운 게이트 유전체)를 가지며, 제조 상의 어려움을 초래한다. 첫번째로, 확장된 디바이스 면적은 디싱(dishing) 효과로 인하여 연마 공정 후에 나쁜 디바이스 높이 균일성을 초래한다. 두번째로, 더 두꺼운 게이트 유전체가 고전압 디바이스를 위해 사용된다. 평탄화 공정 후의 디바이스의 상단 표면들을 균일(even)하게 한 후에, 고전압 디바이스를 위한 더 얇은 게이트 전극이 형성된다. 따라서, 평탄화 공정은 게이트 금속 손실을 유발할 수 있고, 이는 시트 저항 및 문턱 전압 변동 및 불일치 문제를 유발할 수 있다.
상기의 관점에서, 본 출원의 다양한 실시예는 트렌치 게이트 고전압 트랜지스터를 포함하는 집적 회로(IC) 및 IC를 형성하는 방법에 관한 것이다. 일부 실시예에서, 예를 들어 도 1을 참조하면, IC는 기판(104)에 집적되고 경계 영역(104b)에 의해 분리되는 메모리 영역(104m) 및 로직 영역(104l)을 포함한다. 메모리 셀 구조물(108)은 메모리 영역(104m) 상에 배치된다. 제 1 로직 디바이스(110a) 및 제 2 로직 디바이스(110b)는 로직 영역(104l) 상에 배치된다. 제 1 로직 디바이스(110a)는 제 1 로직 게이트 유전체(156a)에 의해 기판(104)으로부터 분리된 제 1 로직 게이트 전극(158a)을 포함한다. 제 2 로직 디바이스(110b)는 제 2 로직 게이트 유전체(156b)에 의해 기판(104)으로부터 분리된 제 2 로직 게이트 전극(158b)을 포함한다. 제 1 로직 디바이스(110a)는 제 2 로직 디바이스(110b)의 제 2 전압보다 큰 제 1 전압으로 동작하도록 구성된다. 제 1 로직 게이트 유전체(156a) 및 제 1 로직 게이트 전극(158a)이 기판(104)의 로직 디바이스 트렌치(168) 내에 배치된다. 따라서, 제 1 로직 채널(154a)은 "U" 형상을 갖는 로직 디바이스 트렌치(168)의 하단 및 측벽 표면 아래에 확립된다. 게이트 전극 및 게이트 유전체가 상단 표면으로부터 기판(104) 위로 적층되는 이전의 접근법과 비교하여, 측면 방향 디바이스 면적이 동일한 채널 길이에 대해 감소될 수 있다. 또한, 로직 디바이스 트렌치(168) 내에 제 1 로직 게이트 유전체(156a) 및 제 1 로직 게이트 전극(158a)을 배치함으로써, 제 1 로직 게이트 전극(158a)의 상단 표면은 낮아지고[예를 들어, 기판(104)의 상단 표면과 균일하게 됨], 그에 따라 평탄화 윈도우를 제한하지 않을 것이며, 평탄화 공정에 의해 손상되지 않을 것이다. 따라서, 후속하는 평탄화 프로세스에 의해 야기되는 금속 층 손실 및 결과의 시트 저항 및 문턱 전압 변동 및 불일치 문제가 개선될 수 있다.
도 1은 일부 실시예에 따른 IC(100)의 단면도를 도시한다. IC(100)는 경계 영역(104b)에 의해 분리된 메모리 영역(104m) 및 로직 영역(104l)을 포함하는 기판(104)을 가진다. 메모리 셀 구조물(108)은 메모리 영역(104m) 상에 배치되고, 제 1 로직 디바이스(110a) 및 제 2 로직 디바이스(110b)는 로직 영역(104l) 상에 배치된다. 제 1 로직 디바이스(110a)는 제 1 전압에서 동작하도록 구성된다. 제 2 로직 디바이스(110b)는 제 1 전압보다 작은 제 2 전압으로 동작하도록 구성된다. 일부 실시예에서, 제 1 로직 디바이스(110a)는 기판(104)의 로직 디바이스 트렌치(168)와 나란히 배치된 제 1 쌍의 로직 소스/드레인 영역(152a)을 포함한다. 제 1 쌍의 로직 소스/드레인 영역(152a)은 제 1 도핑 유형(예를 들어, p형 또는 n형)을 갖는 고농도로 도핑된 반도체 영역이다. 제 1 로직 게이트 유전체 층(156a)은 로직 디바이스 트렌치(168)의 하단 및 측 벽 표면을 따라 배치된다. 제 1 로직 게이트 전극(158a)은 로직 디바이스 트렌치(168)의 남아있는 공간을 채우고 제 1 로직 게이트 유전체 층(156a) 위에 놓인다. 일부 실시예에서, 실리사이드 패드(172)는 제 1 로직 전극(158a) 상에 형성된다. 실리사이드 패드(172)는 예를 들어, 니켈 실리사이드 또는 일부 다른 적합한 실리사이드(들)일 수 있거나, 그렇지 않으면 그들을 포함 할 수 있다. 도면에 도시되지는 않았지만, 메모리 소스/드레인 영역(126, 128) 및 로직 소스/드레인 영역(152a, 152b) 상에 실리사이드 패드가 또한 형성될 수 있다. 제 1 로직 게이트 전극(158)은 도전성 재료, 예를 들어, 도핑된 폴리실리콘 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다. 제 1 로직 게이트 유전체 층(156a)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 본 명세서 및 이하에서 사용되는 바와 같이, 하이 κ 유전체는 약 3.9보다 큰 유전 상수 κ를 갖는 유전체이다. 동작 동안, 동작 전압을 인가함으로써, 제 1 로직 게이트 전극(158a)은 제 1 로직 채널(154a)을 통해 제 1 쌍의 로직 소스/드레인 영역(152a) 사이의 캐리(carries)의 흐름을 제어한다. 제 1 로직 채널(154)은 제 1 도핑 유형과 반대인 제 2 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다. 로직 디바이스 트렌치(168)의 하단 및 측벽 표면 아래에 배치된 제 1 로직 채널(154)이 "U” 형상을 가짐으로써, 제 1 로직 디바이스(110a)의 측면 방향 면적이 감소되고, 이에 따라 IC(100)가 더 컴팩트하게 된다. 로직 디바이스 트렌치(168) 내에 로직 게이트 전극(158a) 및 제 1 로직 게이트 유전체 층(156a)을 배치함으로써, 제 1 로직 게이트 전극(158a)의 상단 표면(110s)은 낮아지고, 그에 따라 후속하는 층간 유전체 형성 및 평탄화 공정으로부터 보호된다. 일부 실시예에서, 로직 게이트 전극(158a)의 상단 표면(110s)은 기판(104)의 상단 표면(104s)과 균일하거나 거의 균일하게 된다.
일부 실시예에서, 제 2 로직 디바이스(110b)는 기판(104)의 최상부 부분 내에 배치된 제 2 쌍의 로직 소스/드레인 영역(152b) 및 제 2 로직 채널(154b)을 포함한다. 제 2 로직 게이트 유전체 층(156b)은 제 2 로직 채널(154s) 위에 놓이고, 제 2 로직 게이트 전극(158b)은 제 2 로직 게이트 유전체 층(156b) 위에 놓인다. 제 2 로직 게이트 전극(158)은 금속을 포함할 수 있다. 제 2 로직 게이트 전극(158b)은 또한 다른 도전성 재료, 예를 들어, 도핑된 폴리 실리콘 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 제 2 로직 게이트 유전체 층(156b)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 그들의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함 할 수 있다. 제 2 로직 게이트 유전체 층(156b)은 제 1 로직 게이트 유전체 층(156a)보다 작은 두께를 가질 수 있다. 일부 실시예에서, 메인 측벽 스페이서(160)는 제 2 로직 게이트 전극(158b) 및 제 2 로직 게이트 유전체 층(156b)의 측벽 표면을 라이닝한다. 메인 측벽 스페이서(160)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다. 제 1 및 제 2 로직 디바이스(110a, 110b)는 각각 예를 들어 IGFET, MOSFET, DMOS 디바이스, BCD 디바이스, 일부 다른 적합한 트랜지스터 디바이스(들) 또는 일부 다른 적합한 반도체 디바이스(들)일 수 있다.
또한, 일부 실시예에서, 제 1 로직 디바이스(110a)의 상부 표면(110s)을 덮고, 메인 측벽 스페이서(160)의 측벽 표면을 따라 상향 연장하며, 로직 영역(104l) 내의 메인 측벽 스페이서(160)에 의해 제 2 로직 게이트 전극(158b)의 측벽 표면으로부터 분리된 콘택 에칭 정지 층(contact etch stop layer; CESL)(166)이 기판(104)의 상부 표면(104s)을 따라 배치된다. 층간 유전체(inter-layer dielectric; ILD) 층(162)이 콘택 에칭 정지 층(CESL)(166) 상에 배치되고, 메모리 셀 구조물(108), 제 1 로직 디바이스(110a) 및 제 2 로직 디바이스(110b) 사이를 채우고 그 위에 놓이며, 제 1 로직 디바이스(110a) 및 제 2 로직 디바이스(110b)를 덮는다. 층간 유전체(ILD) 층(162)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 로우 κ 유전체, 일부 다른 적합한 유전체 또는 이들의 임의의 조합일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 로우 κ 유전체는 약 3.9보다 낮은 유전 상수 κ를 갖는 유전체이다. 또한, 일부 실시예에서, 콘택 비아(164)는 층간 유전체(ILD) 층(162)을 통해 제 1 및 제 2 로직 소스/드레인 영역(152a, 152b) 및 제 1 및 제 2 로직 게이트 전극(158a, 158b)으로 연장된다. 콘택 비아(164)는 도전성이며, 예를 들어, 텅스텐, 알루미늄 구리, 구리, 알루미늄, 일부 다른 적합한 금속(들), 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다.
일부 실시예에서, 층간 유전체(ILD) 층(162)은 동일한 재료 또는 상이한 재료로 제조된 복수의 유전체 층을 포함할 수 있다. 예를 들어, 층간 유전체(ILD) 층(162)은 서로 적층된 하부 ILD 층(162l) 및 상부 ILD 층(162u)을 포함할 수 있다. 하부 ILD 층(162l)은 메모리 셀 구조물(108) 및/또는 제 2 로직 디바이스(110b)의 상단 표면과 균일한 상단 표면을 가질 수 있다. 평탄화 공정(제조 공정의 예로서 도 23에서 참조될 수 있음)에 의해 균일한 상단 표면들이 달성될 수 있다. 그러나, 제 1 로직 디바이스(110a)는 하부 ILD 층(162l)의 상단 표면보다 낮은 상부 표면을 가지며, 일부 실시예에서는 기판(104)의 상부 표면과 균일하거나 실질적으로 균일하다. 이러한 방식으로, 제 1 로직 디바이스(110a)는 상기 평탄화 공정에 의해 손상되지 않을 것이다.
기판(104)은 예를 들어 벌크 실리콘 기판, III-V족 기판, SOI(silicon-on-insulator) 기판 또는 일부 다른 적합한 반도체 기판(들)을 포함할 수 있다. 일부 실시예에서, 메모리 셀 구조물(108)은 한 쌍의 메모리 채널(130)에 의해 분리된 한 쌍의 개별 메모리 소스/드레인 영역(126) 및 공통 메모리 소스/드레인 영역(128)을 포함한다. 설명의 용이함을 위해, 참조 번호를 공유하는 컴포넌트의 경우, 컴포넌트 중 하나 또는 일부만이 라벨링되고, 동일한 음영, 대칭 위치 및/또는 반복 구조를 갖는 일부 다른 컴포넌트는 라벨링되지 않을 수 있다. 예를 들어, 한 쌍의 메모리 채널(130) 중 단 하나만이 130으로 라벨링되지만, 공통 메모리 소스/드레인 영역(128)을 따라 라벨링된 메모리 채널(130)에 대칭인 파선은 한 쌍의 메모리 채널 중 다른 하나를 나타낸다. 개별 메모리 소스/드레인 영역(126) 및 공통 메모리 소스/드레인 영역(128)은 제 1 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다. 메모리 채널(130)은 제 1 도핑 유형과 반대인 제 2 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다.
한 쌍의 선택 게이트 전극(138), 한 쌍의 제어 게이트 유전체 층(136), 한 쌍의 전하 트래핑(trapping) 층(124) 및 한 쌍의 메모리/제어 게이트 전극(150)이 메모리 채널(130) 상에 적층된다. 전하 트래핑 층(124)은 메모리/제어 게이트 전극(150)과 선택 게이트 전극(138) 사이에 배치된다. 일부 실시예에서, 전하 트래핑 층(124)은 3중층 구조물을 포함할 수 있다. 예를 들어, 일부 실시예에서, 3중층 구조물은 제 1 유전체 층(예를 들어, 실리콘 이산화물 층), 제 1 유전체 층과 접촉하는 질화물 층(예를 들어, 실리콘 질화물 층) 및 질화물 층과 접촉하는 제 2 유전체 층(예를 들어, 실리콘 이산화물 층)을 갖는 ONO 구조물을 포함할 수 있다. 다른 실시예에서, 3중층 구조물은 제 1 산화물 층, 제 1 산화물 층과 접촉하는 결정 나노도트(예를 들어, 실리콘 도트)의 층, 및 제 1 산화물 층 및 결정 나노도트의 층과 접촉하는 제 2 산화물 층을 갖는 산화물-나노-결정-산화물(ONCO) 구조물을 포함할 수 있다. 일부 실시예에서, 메인 측벽 스페이서(160)는 선택 게이트 전극(138) 및 메모리/제어 게이트 전극(150)의 측벽을 따라 배치된 컴포넌트를 가진다. 동작 동안, 메모리 셀 구조물(108)을 프로그램하기 위해 전하(예를 들어, 전자)가 소스/드레인 영역(126)을 통해 전하 트래핑 층(124)으로 주입될 수 있다. 저전압이 메모리/제어 게이트 전극(150)에 인가되어, 드레인 전류를 최소화하는 것을 돕고, 비교적 작은 프로그래밍 전력을 유도한다. 전자를 전하 트래핑 층(124)으로 끌어당기거나 전하 트래핑 층(124)으로부터 밀어내는 높은 전압이 선택 게이트 전극(138)에 인가되어, 높은 주입 또는 제거 효율을 산출한다. 선택 게이트 전극(138) 및 메모리/제어 게이트 전극(150)은 예를 들어 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다. 제어 게이트 유전체 층(136)은 예를 들어 실리콘 산화물 또는 일부 다른 적합한 유전체(들)일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다.
메모리 셀 구조물(108)은 예를 들어 3세대 임베디드 수퍼 플래시(ESF3) 메모리, 1세대 임베디드 수퍼 플래시(ESF1) 메모리, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리, 산화물 - 질화물 - 산화물 - 실리콘(MONOS) 메모리, 또는 다른 적합한 유형(들)의 메모리일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다.
일부 실시예에서, 복수의 격리 구조물이 기판(104) 내에 배치된다. 격리 구조물은 메모리 영역(104m)의 메모리 격리 트렌치(102m) 내에 배치된 메모리 격리 구조물(106m), 로직 영역(104l)의 로직 격리 트렌치(102l) 내의 로직 트렌치 격리 구조물(106l), 및 경계 영역(104b)의 경계 트렌치(102b) 내의 경계 격리 구조물(106b)을 포함할 수 있다. 제 1 로직 디바이스(110a)와 제 2 로직 디바이스(110b)는 제 1 로직 디바이스(110a)와 제 2 로직 디바이스(110b) 사이의 측면 방향의 로직 트렌치 격리 구조물(106l)에 의해 물리적으로 전기적으로 분리된다. 복수의 격리 구조물은 예를 들어, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물, 딥 트렌치 격리(deep trench isolation; DTI) 구조물, 또는 일부 다른 적합한 격리 구조물(들)일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다. 일부 실시예에서, 메모리 격리 구조물(106m), 로직 트렌치 격리 구조물(106l), 및 경계 격리 구조물(106b)은 기판(104)의 동일하거나 실질적으로 동일한 깊이로 연장될 수 있다.
도 2는 트렌치 게이트 고전압 트랜지스터를 포함하는 HKMG 임베디드 메모리 집적 회로(IC)의 일부 대안적인 실시예의 단면도를 예시한다. 간략화를 위해, 도 1과 관련하여 이미 상술된 특징은 여기에서 반복되지 않는다. 도 1에서, 제 1 로직 디바이스(110a)의 채널 길이[즉, 제 1 로직 채널(154a)의 길이]는 제 1 로직 게이트 전극(158a)을 형성하는 도전성 재료의 두께와 로직 디바이스 트렌치(168)의 깊이의 2배의 합보다 작을 수 있으므로, 제 1 로직 게이트 전극(158a) 및 제 1 로직 게이트 유전체(156a)는 기판(104)의 로직 디바이스 트렌치(168)를 완전히 채운다. 도 1에 도시된 것과 비교하면, 도 2에서 제 1 로직 디바이스(110a)의 채널 길이는 제 1 로직 게이트 전극(158a)의 도전성 재료의 두께와 제 2 로직 디바이스 트렌치(168)의 깊이의 2배의 합보다 클 수 있다. 제 1 로직 게이트 유전체(156a) 및 제 1 로직 게이트 전극(158a)은 기판(104)의 로직 디바이스 트렌치(168)를 완전히 채우지 않을 수 있다. 하드 마스크 층(170)은 제 1 로직 게이트 전극(158a) 상에 배치되고, 로직 디바이스 트렌치(168)의 남아있는 공간을 채운다. 일부 실시예에서, 하드 마스크 층(170)은 기판(104)의 상단 표면(104s) 및/또는 제 1 로직 게이트 전극(158a)의 상단 표면(110s)과 균일한 상단 표면을 가질 수 있다. 하드 마스크 층(170)은 실리콘 질화물, 실리콘 탄화물, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합과 같은 유전체 재료일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다.
도 3은 트렌치 게이트 고전압 트랜지스터를 포함하는 HKMG 임베디드 메모리 집적 회로(IC)의 일부 대안적인 실시예의 단면도를 예시한다. 간략화를 위해, 도 1 및 도 2와 관련하여 이미 상술된 특징은 여기에서 반복되지 않는다. 도 1에 도시된 것과 비교하면, 도 2에서 제 1 로직 디바이스(110a)의 채널 길이는 하드 마스크 층(170)의 두께, 제 1 로직 게이트 전극(158a)을 형성하는 도전성 재료의 두께, 및 제 2 로직 디바이스 트렌치(168)의 깊이의 2배의 합보다 클 수 있다. 제 1 로직 게이트 유전체(156a), 제 1 로직 게이트 전극(158a), 및 하드 마스크 층(170)은 기판(104)의 로직 디바이스 트렌치(168)를 완전히 채우지 않을 수 있다. 콘택 에칭 정지 층(CESL)(166) 및/또는 층간 유전체(ILD) 층(162)이 하드 마스크 층(170) 상에 배치되고 로직 디바이스 트렌치(168)의 남아있는 공간을 채운다.
도 1 내지 도 3과 관련하여 상술된 로직 영역(104l) 내의 복수의 로직 디바이스는 상이한 치수 및 동작 전압을 갖는 다양한 로직 디바이스를 포함 할 수 있다. 도 4는 이러한 로직 디바이스의 일례의 단면도를 예시한다. 도 4에 도시된 바와 같이, 상술된 제 1 로직 디바이스(110a) 및 제 2 로직 디바이스(110b) 이외에, 제 3 로직 디바이스(110c), 제 4 로직 디바이스(110d) 및 제 5 로직 디바이스(110e)가 기판(104)의 로직 영역(104l) 상에 배치된다. 비제한적인 목적이지만 도시를 위한 예로서, 제 1 로직 디바이스(110a)는 메모리 영역(104m)에서 메모리 셀 구조물(108)를 구동하도록 구성된 고전압 디바이스를 나타낼 수 있다(도 1 내지 도 3 참조). 제 2 로직 디바이스(110b)는 아날로그 디바이스를 나타낼 수 있다. 제 3 로직 디바이스(110c)는 입력/출력 디바이스를 나타낼 수 있다. 제 4 로직 디바이스(110d)는 워드 라인 디바이스를 나타낼 수 있다. 제 5 로직 디바이스(110e)는 코어 로직 디바이스를 나타낼 수 있다. 제 1, 제 2, 제 3, 제 4, 및 제 5 로직 디바이스(110a, 110b, 110c, 110d, 및 110e)의 동작 전압은 순서대로 감소하고, 대응하는 게이트 유전체의 두께도 감소한다. 하단으로부터 상단으로, 제 1 로직 디바이스(110a)의 제 1 게이트 유전체(156a)는 제 1 산화물 층의 제 1 부분(401a), 제 2 산화물 층의 제 1 부분(402a), 제 3 산화물 층의 제 1 부분(403a), 제 4 산화물 층의 제 1 부분(404a), 및 제 5 산화물 층의 제 1 부분(405a)을 포함한다. 제 2 로직 디바이스(110b)의 제 2 로직 게이트 유전체(156b)는 제 2 산화물 층의 제 2 부분(402b), 제 3 산화물 층의 제 2 부분(403b), 제 4 산화물 층의 제 2 부분(404b), 및 제 5 산화물 층의 제 2 부분(405b)을 포함한다. 제 3 로직 디바이스(110c)의 제 3 게이트 유전체(156c)는 제 3 산화물 층의 제 3 부분(403c), 제 4 산화물 층의 제 3 부분(404c), 및 제 5 산화물 층의 제 3 부분(405c)을 포함한다. 제 4 로직 디바이스(110d)의 제 4 게이트 유전체(156d)는 제 4 산화층의 제 4 부분(404d) 및 제 5 산화층의 제 4 부분(405d)을 포함한다. 제 5 로직 디바이스(110e)의 제 5 게이트 유전체(156e)는 제 5 산화층의 제 5 부분(405e)을 포함한다. 산화물 층 각각의 부분(즉, 제 1, 제 2, 제 3, 제 4, 또는 제 5 산화물 층)은 동일한 조성 및 두께를 가진다. 일부 실시예에서, 도면에 도시되지는 않았지만, 게이트 유전체의 상단, 대응하는 로직 게이트 전극(158a, 158b, 158c, 158d, 또는 158e) 바로 아래에 하이 κ 유전체 층이 배치된다.
도 5 내지 도 26을 참조하면, 일련의 단면도(500 내지 2600)는 트렌치 게이트 고전압 트랜지스터를 포함하는 IC를 형성하는 방법의 일부 실시예를 예시한다.
도 5의 단면도(500)에 의해 예시된 바와 같이, 경계 영역(104b)에 의해 접속된 메모리 영역(104m) 및 로직 영역(104l)을 포함하는 기판(104)이 준비된다. 일부 실시예에서, 하부 패드 층(502)은 기판(104)을 덮도록 형성되고, 상부 패드 층(504)은 하부 패드 층(502)을 덮도록 형성된다. 하부 패드 층(502) 및 상부 패드 층(504)은 상이한 재료로 형성되고, 예를 들어 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 스퍼터링, 열 산화, 또는 다른 적합한 성장 또는 성막 공정(들)에 의해 형성될 수 있다. 본 명세서에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 공정)는 예를 들어 단수 또는 복수일 수 있다. 하부 패드 층(502)은 예를 들어, 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있고, 그리고/또는 상부 패드 층(504)은 예를 들어 실리콘 질화물 또는 다른 적합한 유전체(들)에 의해 형성될 수 있다.
도 6의 횡단면도(600)에 의해 도시된 바와 같이, 기판(104)은 메모리 영역(104m) 내에서 리세스되고, 메모리 유전체 층(602)은 메모리 영역(104m) 내에 형성된다. 일부 실시예에서, 상부 패드 층(504)은[마스킹 층(604)에 따라] 패터닝되어 메모리 영역(104m)에 대응하는 개구부를 형성하고 로직 영역(104l)을 덮는다. 전구체 층(502')은 기판(104)의 상단 표면으로부터 형성되고, 따라서 메모리 영역(104m) 내의 기판(104)의 상단 표면의 높이를 감소시킨다. 일부 실시예에서, 전구체 층(602')은 산화물 층이고 습식 공정 또는 열 공정에 의해 형성된다. 후속하여, 전구체 층(602')이 부분적으로 제거되고 전구체 층(602')의 하부 남아있는 부분은 메모리 유전체 층(602)을 형성한다.
도 7의 단면도(700)에 의해 예시된 바와 같이, 메모리 패드 층(702)이 메모리 영역(104m) 내의 메모리 유전체 층(602) 상에 형성된다. 메모리 패드 층(702)은 메모리 영역(104m), 로직 영역(104l) 및 경계 영역(104b)을 덮는 유전체 재료를 성막함으로써 형성될 수 있다. 그 후, 평탄화 공정이 수행되어 로직 영역(104l) 내의 메모리 패드 층(702)을 제거할 수 있다. 메모리 유전체 층(602)은 예를 들어, 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있고/있거나 메모리 패드 층(702)은 예를 들어 실리콘 질화물 또는 다른 적합한 유전체(들)에 의해 형성될 수 있다.
도 8 및 도 9의 단면도(800 및 900)에 의해 예시된 바와 같이, 복수의 격리 구조물이 기판(104) 내에 형성된다. 도 8에서, 에칭 공정이 수행되어, 메모리 영역(104m) 내의 메모리 격리 트렌치(102m), 경계 영역(104b) 내의 경계 트렌치(102b), 제 1 로직 영역(104l1) 내의 로직 디바이스 트렌치(168), 및 로직 영역(104l) 내에 있고 제 1 로직 영역(104l1)과 제 2 로직 영역(104l2)을 분리하는 로직 격리 트렌치(102l)를 포함한 기판(104)으로 연장되는 복수의 트렌치를 형성한다. 제 1 로직 영역(104l1)은 예를 들어, 이후 형성되는 고전압 로직 디바이스를 지원할 수 있는 반면, 제 2 로직 영역(104l2)은 예를 들어, 이후 형성되는 코어 로직 디바이스를 지원할 수 있다. 고전압 로직 디바이스는 예를 들어, 코어 로직 장치들보다 높은 전압(예를 들어, 더 큰 자릿수의 전압)에서 동작하도록 구성된 로직 디바이스일 수 있다. 일부 실시예에서, 에칭 공정을 수행하는 공정은 복수의 격리 구조물의 레이아웃으로 상부 패드 층(504) 및 메모리 패드 층(702) 상에 마스킹 층(예를 들어, 도면에 도시되지 않은 포토레지스트 층)을 형성하고 패터닝하는 것을 포함한다. 그 후, 에천트가 기판의 원하는 깊이에 도달할 때까지 마스킹 층을 제 위치에(in place) 둔채로 메모리 패드 층(702), 메모리 유전체 층(602), 상부 패드 층(504), 하부 패드 층(502), 및 기판(104)에 에천트가 도포되고, 이후 마스킹 층이 제거된다. 일부 실시예에서, 메모리 격리 구조물(106m), 로직 트렌치 격리 구조물(106l), 및 경계 격리 구조물(106b)은 기판(104)의 동일하거나 실질적으로 동일한 깊이로 연장될 수 있다. 도 9에서, 복수의 트렌치는 유전체 재료로 채워져, 메모리 격리 트렌치(102m) 내에 배치된 메모리 격리 구조물(106m), 경계 트렌치(102b) 내의 경계 격리 구조물(106b), 로직 디바이스 트렌치(168) 내의 로직 디바이스 전구체(902), 및 로직 격리 트렌치(102l) 내의 로직 트렌치 격리 구조물(106l)을 포함한 복수의 격리 구조물을 형성한다. 유전체 재료는 예를 들어, 실리콘 산화물 또는 일부 다른 적합한 유전체 재료(들)로 형성될 수 있고, 그리고/또는 CVD, PVD, 스퍼터링, 또는 일부 다른 적합한 성막 공정(들)에 의해 수행될 수 있다. 복수의 격리 구조물은 먼저 하부 패드 층(502)(예를 들어, 산화물 패드)을 언더에칭(underetching)하고, 복수의 트렌치에서 라이너 산화물을 성장시킴으로써 형성될 수 있다. 그 후, 복수의 트렌치의 나머지는 성막된 산화물로 채워진다. 다음으로, 과잉(성막된) 산화물은 평탄화 공정으로 제거된다. 평탄화 공정은 예를 들어 화학 기계적 연마(chemical mechanical polish; CMP) 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 10 및 도 11의 단면도(1000 및 1100)에 의해 예시된 바와 같이, 메모리 셀 구조물(108)이 메모리 영역(104m) 상에 형성되도록 일련의 제조 공정이 수행된다. 제조 공정의 일부는 제한의 목적이 아닌 예시로서 이하 설명된다. 도 10에서, 로직 영역(104l) 및 로직 영역(104l)에 가까운 경계 영역(104b)의 부분을 덮는 마스킹 층(1002)으로, 에칭 공정이 적용되어 메모리 패드 층(702), 메모리 유전체 층, 및 메모리 영역(104m) 내의 메모리 격리 구조물(106m)의 상부 부분을 제거한다. 경계 격리 구조물(106b)의 상부 좌측 부분이 동시에 제거될 수 있다. 에칭 공정은 일련의 건식 및/또는 습식 에칭 공정을 포함할 수 있다. 마스킹 층(1002)이 포토레지스트에 의해 형성될 수 있다. 도 11에서, 한 쌍의 선택 게이트 전극(138), 한 쌍의 제어 게이트 유전체 층(136), 한 쌍의 전하 트래핑 층(124) 및 한 쌍의 메모리/제어 게이트 전극(150)이 기판(104) 상에 형성된다. 전하 트래핑 층(124)은 메모리/제어 게이트 전극(150)과 선택 게이트 전극(138) 사이에 형성된다. 일부 실시예에서, 제어 게이트 하드 마스크(1102) 및 메모리 게이트 하드 마스크(1104)기 각각 선택 게이트 전극(138) 및 메모리/제어 게이트(150) 상에 형성된다.
도 12의 단면도(1200)에 의해 도시된 바와 같이, 더미 라이너 층(1202) 및 더미 캐핑 층(1204)이 메모리 셀 구조물(108)를 덮고 로직 영역(104l)을 덮지 않도록 형성 및 패터닝된다. 더미 라이너 층(1202)은, 예를 들어 컨포멀하게 형성될 수 있다. 일부 실시예에 있어서, 더미 라이너층(1202)은 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성된다. 일부 실시예에서, 제 1 더미 캐핑 층(1204)은 폴리실리콘 또는 일부 다른 적합한 재료(들)로 형성된다. 또한, 더미 라이너 층(1202) 및/또는 더미 캐핑 층(1204)은 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있고, 평탄화 공정이 후속된다. 일부 실시예에서, 패터닝 공정은 메모리 영역(104m)을 덮는 포토레지스트 층(도시되지 않음)을 형성 및 패터닝함으로써 수행된다. 그 후, 에칭제가 기판(104)의 상단 표면에 도달할 때까지 포토레지스트 층을 제 위치에 둔채로 에칭제가 도포된 후, 포토레지스트 층이 제거된다.
도 13 및 도 14의 단면도(1300 및 1400)에 의해 예시된 바와 같이, 로직 디바이스 전구체(902)(도 9 참조)는 로직 디바이스 트렌치(168)로부터 제거된다. 도 13에서, 로직 디바이스 트렌치(168)를 노출시키도록 마스킹 층(1302)이 형성 및 패터닝된다. 우선, 마스킹 층(1302)을 제 위치에 둔채로 건식 에칭이 수행된다. 도 14에서, 로직 디바이스 트렌치(168)로부터 로직 디바이스 전구체(902)(도 9 참조)의 잔류물을 제거하기 위해 습식 에칭이 수행된다.
도 15 및 도 16의 단면도(1500 및 1600)에 의해 예시된 바와 같이, 제 1 로직 게이트 유전체 층(1502)이 형성되고 패터닝된다. 도 15에서, 제 1 로직 게이트 유전체 층(1502)은, 로직 디바이스 트렌치(168)의 하단 표면 및 측벽 표면을 따라 연장되도록, 기판(104)의 상단 표면(104s)을 따라 형성된다. 제 1 로직 게이트 유전체 층(1502)은 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다. 제 1 로직 게이트 유전체 층(1502)은 하나 또는 다수의 산화물 또는 다른 유전체 층을 포함할 수 있고, 기판(104)의 상이한 로직 영역에서 조성 및 두께를 변화시키면서 형성 및 패터닝될 수 있다. 도 16에서, 제 1 로직 게이트 유전체 층(1502)은 제 2 로직 영역(104l2) 내의 기판(104)의 상단 표면으로부터 제거된다. 제 2 로직 영역(10412)에 가까운 로직 트렌치 격리 구조물(1061)의 부분은 또한 에칭 공정의 결과로서 제거될 수 있다. 에칭 공정은 건식 에칭 및/또는 습식 에칭을 포함할 수 있다.
도 17의 횡단면도(1700)에 의해 예시된 바와 같이, 제 1 로직 영역(104l1) 내의 제 1 로직 게이트 유전체 층(1502) 상에, 그리고 제 2 로직 영역(104l2) 내의 기판(104) 상에 순차적으로, 제 2 로직 게이트 유전체 층(1702), 로직 게이트 층(1704), 및 하드 마스크 층(1706)이 형성된다. 제 2 로직 게이트 유전체 층(1702) 및 로직 게이트 층(1704)은 로직 디바이스 트렌치(168)으로 연장된다. 도 2 및 도 3에서 상기 논의된 바와 유사하게, 원하는 디바이스 치수에 의존하여, 하드 마스크 층(1706)은 로직 디바이스 트렌치(168)로 연장되거나 연장되지 않을 수 있고, 로직 디바이스 트렌치(168)를 완전히 채우거나 그렇지 않을 수 있다. 제 2 로직 게이트 유전체 층(1702), 로직 게이트 층(1704), 및 하드 마스크 층(1706)은 예를 들어 CVD , PVD, 일부 다른 적합한 성막 공정(들), 또는 이들의 임의의 조합으로 형성될 수 있다. 일부 실시예에서, 제 2 로직 게이트 유전체 층(1702)은 나 또는 다수의 산화물 또는 다른 유전체 층을 포함할 수 있고, 기판(104)의 상이한 로직 영역에서 조성 및 두께를 변화시키면서 형성 및 패터닝될 수 있다. 로직 게이트 층(1704)은 예를 들어, 도핑된 폴리실리콘 또는 일부 다른 적합한 도전성 재료(들)일 수 있다. 하드 마스크 층(1706)은 예를 들어 실리콘 질화물, 실리콘 산화물, 하이 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 이들로 이루어질 수 있다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 제 1 로직 영역(104l1)에서 로직 디바이스 트렌치(168) 내에 제 1 로직 게이트 전극(158a)을, 그리고 제 2 로직 영역(104l2)에서 제 2 로직 게이트 전극(158b)을 형성하기 위해 하드 마스크 층(1706) 및 로직 게이트 층(1704)에 일련의 에칭 공정이 수행된다. 하드 마스크 층(1706)이 제 2 로직 게이트 전극(158b) 상에 패터닝 및 형성된다. 제 2 로직 게이트 유전체 층(1702)은 또한, 로직 디바이스 트렌치(168) 내의 제 1 부분(1702a) 및 제 2 로직 게이트 전극(158b) 아래에 놓인 제 2 부분(1702b)을 남기면서, 에칭되고 부분적으로 제거된다. 일부 실시예에서, 제 1 부분(1702a) 및 제 1 로직 게이트 유전체 층(1502)은 집합 적으로 제 1 로직 게이트 전극(158a)에 대한 제 1 로직 게이트 유전체(156a)로서 이용되고, 제 2 부분(1702b)은 제 2 로직 게이트 전극(158B)에 대한 제 2 로직 게이트 유전체(158b)로서 이용된다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 실링(sealing) 라이너(1902)가 도 18의 구조물을 덮고 라이닝하도록 형성된다. 실링 라이너(1902)는, 예를 들어 컨포멀하게 성막될 수 있고, 그리고/또는 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다. 실링 라이너(1902)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 이들로 이루어질 수 있다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 에칭 백(etching back) 공정이 제 1 로직 게이트 전극(158a) 상의 제 1 수직 세그먼트(1902a) 및 제 2 로직 게이트 전극(158b)의 측벽을 따른 제 2 수직 세그먼트(1902b)를 제거하지 않고 실링 라이너(1902)의 수평 세그먼트를 제거하기 위해 실링 라이너(1902)에 수행된다. 제 1 수직 세그먼트(1902a) 및 제 2 수직 세그먼트(1902b)는 제 2 로직 게이트 유전체 층(1702)의 적어도 제 1 부분(1702a) 및 제 2 부분(1702b)을 덮고 실링할 수 있다. 일부 실시예에서, 제 1 수직 세그먼트(1902a)는 최종 디바이스에 적어도 부분적으로 유지된다. 일부 대안의 실시예에서, 제 1 수직 세그먼트(1902)는 에칭 백 공정에 의해 완전히 제거될 수 있다.
도 21의 단면도(2100)에 예시된 바와 같이, 에칭 공정이 수행되어 메모리 영역(104m)으로부터 더미 캐핑 층(1204) 및 더미 라이너 층(1202)(도 20에 도시 됨)을 제거한다. 에칭 공정은 일련의 건식 및/또는 습식 에칭 공정을 포함할 수 있다. 로직 디바이스(110a, 110b)를 덮어 에칭으로부터 보호하기 위해 마스킹 층(예를 들어, 도시되지 않은 포토레지스트 층)이 사용될 수 있다. 개별 메모리 소스/드레인 영역(126) 및 공통 메모리 소스/드레인 영역(128)이, 각각 메모리 셀 구조물(108)과 접하도록 메모리 영역(104m) 내에 형성된다. 또한, 로직 소스/드레인 영역(152)은 로직 영역(104l) 내에 쌍으로 형성되어, 각각의 쌍의 소스/드레인 영역이 로직 게이트 전극(158a, 158b)의 대향 측벽과 각각 접한다. 일부 실시예에서, 소스/드레인 영역을 형성하는 공정은 기판(104)으로의 이온 주입을 포함한다. 다른 실시예에서, 이온 주입 이외의 일부 공정이 소스/드레인 영역을 형성하는데 사용된다. 일부 실시예에서, 실리사이드 패드(172)는 제 1 로직 전극(158a) 상에 형성된다. 실리사이드 패드(172)는 예를 들어, 니켈 실리사이드 또는 일부 다른 적합한 실리사이드(들)일 수 있거나 그렇지 않으면 그들을 포함할 수 있고, 그리고/또는 예를 들어 실리사이드 공정 또는 일부 다른 적합한 성장 공정(들)에 의해 형성될 수 있다. 도면에 도시되지는 않았지만, 개별 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152) 상에 실리사이드 패드가 또한 형성될 수 있다.
도 21의 단면도(2100)에 의해 또한 예시된 바와 같이, 메인 측벽 스페이서(160)는 로직 영역(104l) 내의 제 2 로직 게이트 전극(158b)의 측벽을 따라, 그리고 메모리 영역(104m) 내의 메모리 셀 구조물(108)의 측벽을 따라 형성된다. 일부 실시예에 있어서, 메인 측벽 스페이서(160)는 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합으로 이루어진다. 일부 실시예에 있어서, 메인 측벽 스페이서(160)를 형성하는 공정은 도 20의 구조물을 덮고 라이닝하는 메인 스페이서 층을 성막하는 단계를 포함한다. 그 후, 메인 스페이서 층의 수직 세그먼트를 제거하지 않고 메인 측벽 스페이서 층의 수평 세그먼트를 제거하도록 메인 측벽 스페이서 층에 에칭 백 공정이 수행된다. 메인 스페이서 층은, 예를 들어 컨포멀하게 성막될 수 있고, 그리고/또는 예를 들어 CVD, PVD, 일부 다른 적합한 성막 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다. 일부 실시예에 있어서, 메인 측벽 스페이서(160)는 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합으로 이루어진다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 도 21의 구조물을 커버하는 콘택 에칭 정지 층(contact etch stop layer; CESL)(166) 및 하부 층간 유전체(inter-layer dielectric; ILD) 층(162l)이 형성된다. 하부 ILD 층(162l)은 예를 들어 CVD, PVD, 스퍼터링 또는 상기의 임의의 조합에 의해 성막될 수 있고, 평탄화 공정이 후속된다. 하부 ILD 층(162l)은 예를 들어 산화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있다.
도 23의 단면도(2300)에 의해 예시된 바와 같이, 평탄화 공정이 하부 층간 유전체(ILD) 층(162l) 및 콘택 에칭 정지 층(CESL)(166)에 대해 수행된다. 평탄화 공정은 또한 제어 게이트 하드 마스크(1102), 메모리 게이트 하드 마스크(1104), 및 하드 마스크 층(1706)(도 22 참조)을 제거하고 대응하는 게이트 전극을 노출시킨다. 평탄화 공정은 예를 들어, CMP 또는 일부 다른 적합한 평탄화 공정일 수 있다. 하부 ILD 층(162l)은 남아있는 구조물의 상단 표면과 함께 평면이거나 실질적으로 평면인 상단 표면으로 형성된다. 평탄화 공정은 예를 들어, CMP 또는 일부 다른 적합한 평탄화 공정일 수 있다. 평탄화 공정은 또한 하부 ILD 층(162l)의 상단 표면을 제 2 로직 게이트 전극(158b)의 상단 표면과 거의 균일하게 리세스함으로써, 제 2 로직 게이트 전극(158b)을 노출시킬 수 있다. 도 18과 관련하여 논의된 바와 같이, 제 1 로직 게이트 유전체(156a)는 제 2 로직 게이트 유전체(156b)의 두께보다 큰 두께를 가진다. 제 1 로직 게이트 유전체(156a) 및 제 1 로직 게이트 전극(158a)이 기판(104)의 상단 표면(104s) 상에 형성되는 경우, 제 1 로직 게이트 전극(158a)은 제 2 로직 게이트 전극(158b)보다 얇을 것이다. 따라서, 제 1 로직 게이트 전극(158a)은 손상되거나 눈에띄는 균일성 문제를 가질 수 있다. 제 1 로직 게이트 유전체(156a) 및 제 1 로직 게이트 전극(158a)이 로직 디바이스 트렌치(168)에서 리세스됨으로써, 제 1 로직 게이트 전극(158a)은 하부 ILD 층(162l)의 평탄화 공정으로부터 보호된다.
도 24 및 도 25의 단면도(2400 및 2500)에 의해 예시된 바와 같이, 일부 실시예에서, 대체 게이트 공정이 수행된다. 도 24에서, 제 2 로직 게이트 전극(158b)을 제거하기 위해 에칭 공정이 수행된다(도 23 참조). 일부 실시예에서, 에칭 공정은 제 2 로직 게이트 전극(158b)이 제거될 때까지 구조물의 다른 영역을 보호하기 위해 마스킹 층(2402)을 제 위치에 둔채로 수행된다. 도 25에서, 제 2 로직 게이트 전극(158b)의 위치에 그 후 금속 게이트 전극(158b')이 형성된다. 금속 게이트 전극(158b')은 예를 들어, 금속, 제 1 및 제 2 로직 게이트 전극(158a, 158b)과는 상이한 재료, 또는 일부 다른 적합한 도전성 재료(들)일 수 있다. 일부 실시예에서, 금속 게이트 전극(158b')을 형성하는 공정은 예를 들어 CVD, PVD, 무전해 도금, 전기 도금 또는 일부 다른 적합한 성장 또는 성막 공정에 의해 도전성 층을 형성하는 단계를 포함한다. 그 후, 하부 ILD 층(162l)에 도달할 때까지 도전성 층에 평탄화가 수행된다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다. 도 23과 관련하여 논의된 것과 유사하게, 제 1 로직 게이트 유전체(156a) 및 제 1 로직 게이트 전극(158a)이 로직 디바이스 트렌치(168)에서 리세스됨으로써, 제 1 로직 게이트 전극(158a)은 도전성 층의 평탄화 공정으로부터 보호된다.
도 26의 단면도(2600)에 의해 예시된 바와 같이, 상부 ILD 층(162u)은 도 25의 구조물을 덮도록, 그리고 평면이거나 또는 실질적으로 평면인 상단 표면을 갖도록 형성된다. 상단 ILD층(162u)은 예를 들어 산화물, 로우 κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있다. 또한, 상단 ILD층(162u)은 예를 들어, 상단 ILD층(162u)을 성막하고, 후속하여 상단 ILD층(162u)의 상부 표면에 평탄화를 수행하여 형성될 수 있다. 예를 들어, 성막은 CVD, PVD, 스퍼터링 또는 상기의 임의의 조합에 의해 수행될 수 있다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
또한,도 26의 단면도(2600)에 의해 예시된 바와 같이, 상부 ILD 층(162u) 및 하부 ILD 층(162l)을 통해 개별 메모리 소스/드레인 영역(126), 로직 소스/드레인 영역(152)으로 연장되는 콘택 비아(164)가 형성된다. 콘택 비아(164)는 또한 공통 메모리 소스/드레인 영역(128), 선택 게이트 전극(138), 메모리/제어 게이트 전극(150), 제 1 및 제 2 로직 게이트 전극(158a, 158b), 또는 상기의 임의의 조합에 커플링되도록 형성될 수 있다.
도 27을 참조하면, 고전압 HKMG 디바이스를 위한 트렌치 게이트 구조물을 포함하는 IC를 형성하는 방법의 일부 실시예의 흐름도(2700)가 제공된다. IC는 예를 들어 도 5 내지 도 26에 대응할 수 있다.
2702에서, 기판이 제공된다. 기판은 경계 영역에 의해 연결된 메모리 영역 및 로직 영역을 포함한다. 일부 실시예에서, 하부 패드 층이 기판을 덮도록 형성되고, 상부 패드 층이 하부 패드 층을 덮도록 형성된다. 예를 들어, 도 5를 참조한다.
단계(2704)에서, 기판은 메모리 영역 내에서 리세스된다. 메모리 유전체 층이 메모리 영역 내에 형성된다. 메모리 패드 층은 메모리 영역 내의 메모리 유전체 층 상에 형성된다. 예를 들어, 도 6 및 도 7을 참조한다.
단계(2706)에서, 기판 내에 복수의 격리 구조물이 형성된다. 에칭 공정이 기판으로 연장되는 복수의 트렌치를 형성하도록 수행된다. 그 후, 복수의 트렌치는 유전 재료로 채워져 복수의 격리 구조물을 형성한다. 복수의 격리 구조물은 메모리 격리 트렌치 내에 배치된 메모리 격리 구조물, 경계 트렌치 내의 경계 격리 구조물, 로직 디바이스 트렌치 내의 로직 디바이스 전구체, 및 로직 격리 트렌치 내의 로직 트렌치 격리 구조물을 포함할 수 있다. 예를 들어, 도 8 및 도 9를 참조한다.
단계(2708)에서, 메모리 셀 구조물이 메모리 영역 내에 형성된다. 예를 들어, 도 10 및 도 11을 참조한다.
단계(2710)에서, 메모리 셀 구조물을 덮는 더미 캐핑 층이 메모리 내에 형성된다. 예를 들어, 도 12를 참조한다.
단계(2712)에서, 로직 디바이스 전구체는 로직 디바이스 트렌치로부터 제거된다. 예를 들어, 도 13 및 도 14를 참조한다.
단계(2714)에서, 로직 디바이스 트렌치 내에 제 1 로직 게이트 유전체 층이 형성 및 패터닝된다. 예를 들어, 도 15 및 도 16을 참조한다.
단계(2716)에서, 로직 게이트 층이 로직 디바이스 트렌치 내의 제 1 로직 게이트 전극 및 제 2 로직 영역 내에 제 2 로직 게이트 전극을 형성하도록 성막 및 패터닝된다. 예를 들어, 도 17 및 도 18을 참조한다.
단계(2718)에서, 제 2 로직 로직 게이트 유전체 층을 덮고 실링하는 제 2 로직 영역 내의 제 2 수직 세그먼트 및 제 1 로직 영역 내의 수직 세그먼트를 형성하도록 실링 라이너가 성막 및 패터닝된다. 예를 들어, 도 19 및 도 20을 참조한다.
단계(2720)에서, 소스/드레인 영역은 메모리 영역 및 로직 영역 내에 있다. 예를 들어, 도 21를 참조한다.
단계(2722)에서, 메모리 영역 내의 메모리 디바이스 구조물과 로직 영역 내의 로직 디바이스 사이의 공간을 채우기 위해 하부 층간 유전체 층이 형성된다. 예를 들어, 도 22 및 도 23을 참조한다.
단계(2724)에서, 로직 게이트 전극을 로직 영역 내의 로직 디바이스를 위한 금속 게이트 전극으로 대체하기 위해 대체 게이트 공정이 수행된다. 상부 층간 유전체 층은 메모리 영역 내의 메모리 디바이스 구조물 및 로직 영역 내의 로직 디바이스 위에 놓인 하부 층간 유전체 층 상에 형성된다. 콘택이 후속하여 형성된다. 예를 들어, 도 24 및 도 26을 참조한다.
도 27의 흐름도(2700)가 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로서 해석되어서는 안됨이 인지될 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 요구되는 것은 아닐 수 있고, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
상기의 관점에서, 본 출원의 일부 실시예는 집적 회로(IC)에 관한 것이다. 상기 IC는 기판에 집적된 메모리 영역, 로직 영역 및 경계 영역을 포함한다. 경계 영역은 메모리 영역 및 로직 영역 사이에 규정된다. 기판 위에 각각 배치된 한 쌍의 제어 게이트 전극 및 한 쌍의 제어 게이트 전극의 대향 측에 배치된 한 쌍의 메모리 게이트 전극을 포함하는 메모리 셀 구조물이 메모리 영역 상에 배치된다. 제 1 전압에서 동작하도록 구성되고 제 1 로직 게이트 유전체에 의해 기판으로부터 분리된 제 1 로직 게이트 전극을 포함하는 제 1 로직 디바이스를 포함하는 복수의 로직 디바이스이 로직 영역 상에 배치된다. 제 1 로직 게이트 유전체는 기판의 로직 디바이스 트렌치의 표면을 따라 배치되고, 제 1 로직 게이트 전극은 로직 디바이스 트렌치 내의 제 1 로직 게이트 유전체 상에 배치된다.
또한, 본 출원의 일부 실시예는, 메모리 영역, 로직 영역, 및 메모리 영역과 로직 영역 사이에 규정된 경계 영역을 포함한 기판을 제공하는 단계를 포함한 방법에 관한 것이다. 상기 방법은, 메모리 영역 내의 메모리 격리 트렌치, 로직 영역 내의 로직 격리 트렌치, 경계 영역 내의 경계 트렌치, 및 로직 격리 트렌치와 경계 트렌치 사이의 로직 영역 내의 로직 디바이스 트렌치를 포함한 복수의 딥(deep) 트렌치를 기판의 상단 표면으로부터 형성하는 단계를 더 포함한다. 상기 방법은, 메모리 격리 트렌치, 로직 격리 트렌치, 경계 트렌치, 및 로직 디바이스 트렌치를 포함한 복수의 딥 트렌치 내에 격리 재료를 채우는 단계를 더 포함한다. 상기 방법은, 로직 디바이스 트렌치로부터 격리 재료를 제거하는 단계, 및 로직 디바이스 트렌치 내에 제 1 로직 게이트 전극 및 제 1 로직 게이트 유전체를 채우는 단계를 더 포함한다. 상기 방법은, 로직 디바이스 트렌치의 대향 측 상의 기판 내에 제 1 및 제 2 소스/드레인 영역을 형성하는 단계를 더 포함한다.
또한, 본 출원의 일부 실시예는 집적 회로(IC)에 관한 것이다. 상기 IC는 기판의 상단 표면으로부터 상기 기판 내의 위치까지 연장되는 기판의 로직 디바이스 트렌치 및 로직 격리 트렌치를 포함한다. 제 1 전압에서 동작하도록 구성된 제 1 로직 디바이스는 제 1 로직 게이트 유전체에 의해 기판으로부터 분리된 제 1 로직 게이트 전극을 포함한다. 제 2 로직 디바이스는 제 2 로직 게이트 유전체에 의해 기판으로부터 분리된 제 2 로직 게이트 전극을 포함한다. 제 2 로직 디바이스는 제 1 전압보다 작은 제 2 전압에서 동작하도록 구성된다. 로직 트렌치 격리 구조물은 로직 격리 트렌치 내에, 그리고 제 1 로직 디바이스와 제 2 로직 디바이스 사이에 배치된다. 제 1 로직 게이트 유전체는 기판의 로직 디바이스 트렌치의 하단 표면 및 측벽 표면을 따라 컨포멀하게 배치되고, 제 1 로직 게이트 전극은 로직 디바이스 트렌치 내의 제 1 로직 게이트 유전체 상에 배치된다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 집적 회로(integrated circuit; IC)에 있어서,
기판에 집적된 메모리 영역, 로직 영역, 및 경계 영역 - 상기 경계 영역은 상기 메모리 영역과 상기 로직 영역 사이에 규정됨 - ;
상기 메모리 영역 상에 배치된 메모리 셀 구조물로서, 상기 기판 위에 각각 배치된 한 쌍의 제어 게이트 전극 및 상기 한 쌍의 제어 게이트 전극의 대향 측에 배치된 한 쌍의 메모리 게이트 전극을 포함하는, 상기 메모리 셀 구조물; 및
상기 로직 영역 상에 배치된 복수의 로직 디바이스로서, 제 1 전압에서 동작하도록 구성되고 제 1 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 1 로직 게이트 전극을 포함하는 제 1 로직 디바이스를 포함하는, 상기 복수의 로직 디바이스
를 포함하고,
상기 제 1 로직 게이트 유전체는 상기 기판의 로직 디바이스 트렌치의 표면을 따라 배치되고, 상기 제 1 로직 게이트 전극은 상기 로직 디바이스 트렌치 내의 상기 제 1 로직 게이트 유전체 상에 배치되는 것인, 집적 회로(IC)
실시예 2. 실시예 1에 있어서,
상기 제 1 로직 디바이스는, 상기 제 1 로직 게이트 전극의 대향 측 상의 상기 기판 내에 있는 제 1 및 제 2 소스/드레인 영역을 더 포함하고,
상기 제 1 및 제 2 소스/드레인 영역은 상기 제 1 로직 게이트 전극의 상단 표면과 동일 평면 상에 있는 상단 표면을 가지는 것인, 집적 회로(IC).
실시예 3. 실시예 1에 있어서,
상기 제 1 로직 게이트 전극은 폴리실리콘을 포함하는 것인, 집적 회로(IC).
실시예 4. 실시예 1에 있어서,
상기 제 1 로직 게이트 유전체는, 하나 위에 또하나가 컨포멀하게 배치된 산화물 층들의 스택, 및 상기 산화물 층들의 스택의 상단에 직접 배치된 하이 κ 유전체 층을 포함하는 것인, 집적 회로(IC).
실시예 5. 실시예 1에 있어서,
상기 제 1 로직 게이트 전극은 상기 제 1 로직 게이트 유전체 위의 상기 로직 디바이스 트렌치의 남아있는 공간을 채우는 것인, 집적 회로(IC).
실시예 6. 실시예 1에 있어서,
상기 로직 디바이스 트렌치 내의 상기 제 1 로직 게이트 전극 상에 배치된 하드 마스크 층
을 더 포함하는, 집적 회로(IC).
실시예 7. 실시예 6에 있어서,
상기 하드 마스크 층 위의 상기 로직 디바이스 트렌치의 남아있는 공간을 채우는 층간 유전체(inter-layer dielectric; ILD) 층
을 더 포함하는, 집적 회로(IC).
실시예 8. 실시예 1에 있어서,
제 2 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 2 로직 게이트 전극을 포함하는 제 2 로직 디바이스로서, 상기 제 1 전압보다 작은 제 2 전압에서 동작하도록 구성된, 상기 제 2 로직 디바이스
를 더 포함하고,
상기 제 2 로직 게이트 유전체는 상기 로직 디바이스 트렌치의 표면보다 높은 상기 기판의 상단 표면 상에 직접 배치되는 것인, 집적 회로(IC).
실시예 9. 실시예 8에 있어서,
상기 제 2 로직 게이트 전극은 금속으로 제조되는 것인, 집적 회로(IC).
실시예 10. 실시예 8에 있어서,
상기 메모리 영역 내의 상기 메모리 셀 구조물와 상기 로직 영역 내의 상기 복수의 로직 디바이스 사이에 배치된 하부 층간 유전체 층으로서, 상기 한 쌍의 제어 게이트 전극 및 상기 제 2 로직 게이트 전극의 상단 표면과 균일한 평면 상단 표면을 갖는, 상기 하부 층간 유전체 층;
상기 하부 층간 유전체 층 위에 놓이는 상부 층간 유전체 층; 및
상기 상부 층간 유전체 층 및 상기 하부 층간 유전체 층을 통해 상기 제 1 로직 게이트 전극에 도달하도록 배치된 콘택 비아
를 더 포함하는, 집적 회로(IC).
실시예 11. 실시예 8에 있어서,
상기 제 1 로직 디바이스와 상기 제 2 로직 디바이스 사이의 상기 로직 영역 내에 배치된 로직 트렌치 격리 구조물로서, 상기 기판의 로직 격리 트렌치 내에 배치된 유전체 격리 구조물을 포함하는, 상기 로직 트렌치 격리 구조물
을 더 포함하고,
상기 로직 트렌치 격리 구조물은 상기 제 1 로직 게이트 전극의 상단 표면과 동일 평면 상에 있는 상단 표면을 갖는 것인, 집적 회로(IC).
실시예 12. 실시예 8에 있어서,
제 3 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 3 로직 게이트 전극을 포함하는 제 3 로직 디바이스로서, 상기 제 2 전압보다 작은 제 3 전압에서 동작하도록 구성된, 상기 제 3 로직 디바이스
를 더 포함하고,
상기 제 3 로직 게이트 유전체는 상기 로직 디바이스 트렌치의 표면보다 높은 상기 기판의 상단 표면 상에 직접 배치되며,
상기 제 1 로직 디바이스의 상기 제 1 로직 게이트 유전체는 상기 기판 상에 배치된 제 1 산화물 층, 상기 제 1 산화물 층 상에 배치된 제 2 산화물 층의 제 1 부분, 및 상기 제 2 산화물 층의 제 1 부분 상에 배치된 제 3 산화물 층의 제 1 부분을 포함하고,
상기 제 2 로직 디바이스의 상기 제 2 로직 게이트 유전체는 상기 기판 상에 배치된 상기 제 2 산화물 층의 제 2 부분, 및 상기 제 2 산화물 층의 제 2 부분 상에 배치된 상기 제 3 산화물 층의 제 2 부분을 포함하고,
상기 제 3 로직 디바이스의 상기 제 3 로직 게이트 유전체는 상기 기판 상에 배치된 상기 제 3 산화물 층의 제 3 부분을 포함하는 것인, 집적 회로(IC).
실시예 13. 실시예 1에 있어서,
상기 한 쌍의 제어 게이트 전극 및 상기 한 쌍의 메모리 게이트 전극은 폴리실리콘을 포함하는 것인, 집적 회로(IC).
실시예 14. 집적 회로(IC)를 형성하는 방법에 있어서,
메모리 영역, 로직 영역, 및 상기 메모리 영역과 상기 로직 영역 사이에 규정된 경계 영역을 포함한 기판을 제공하는 단계;
상기 메모리 영역 내의 메모리 격리 트렌치, 상기 로직 영역 내의 로직 격리 트렌치, 상기 경계 영역 내의 경계 트렌치, 및 상기 로직 격리 트렌치와 상기 경계 트렌치 사이의 상기 로직 영역 내의 로직 디바이스 트렌치를 포함한 복수의 딥(deep) 트렌치를 상기 기판의 상단 표면으로부터 형성하는 단계;
상기 메모리 격리 트렌치, 상기 로직 격리 트렌치, 상기 경계 트렌치, 및 상기 로직 디바이스 트렌치를 포함한 상기 복수의 딥 트렌치 내에 격리 재료를 채우는 단계;
상기 로직 디바이스 트렌치로부터 상기 격리 재료를 제거하는 단계;
상기 로직 디바이스 트렌치 내에 제 1 로직 게이트 전극 및 제 1 로직 게이트 유전체를 채우는 단계; 및
상기 로직 디바이스 트렌치의 대향 측 상의 상기 기판 내에 제 1 및 제 2 소스/드레인 영역을 형성하는 단계
를 포함하는, 집적 회로(IC) 형성 방법.
실시예 15. 실시예 14에 있어서,
상기 제 1 및 제 2 소스/드레인 영역은 상기 제 1 로직 게이트 전극의 상단 표면과 동일 평면 상에 있는 상단 표면을 갖도록 형성되는 것인, 집적 회로(IC) 형성 방법.
실시예 16. 실시예 14에 있어서,
상기 제 1 로직 게이트 유전체 및 상기 제 1 로직 게이트 전극은 상기 로직 디바이스 트렌치의 표면을 따라 컨포멀하게 형성되고, 하드 마스크 층이 상기 로직 디바이스 트렌치의 남아있는 공간을 채우도록 상기 제 1 로직 게이트 전극의 상단 표면 상에 형성되는 것인, 집적 회로(IC) 형성 방법.
실시예 17. 실시예 14에 있어서,
상기 복수의 딥 트렌치 내에 상기 격리 재료를 채우는 단계 이후에,
상기 메모리 영역 상에 복수의 메모리 셀 구조물을 형성하기 위해 다층 막을 형성하고 패터닝하는 단계; 및
상기 로직 디바이스 트렌치로부터 상기 격리 재료를 제거하는 단계 이전에 상기 메모리 셀 구조물 위에 놓인 더미 캐핑 층을 형성하는 단계
를 더 포함하는, 집적 회로(IC) 형성 방법.
실시예 18. 집적 회로(integrated circuit; IC)에 있어서,
기판의 상단 표면으로부터 상기 기판 내의 위치까지 연장되는 상기 기판의 로직 디바이스 트렌치 및 로직 격리 트렌치;
제 1 전압에서 동작하도록 구성되고 제 1 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 1 로직 게이트 전극을 포함하는 제 1 로직 디바이스;
제 2 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 2 로직 게이트 전극을 포함하는 제 2 로직 디바이스로서, 상기 제 1 전압보다 작은 제 2 전압에서 동작하도록 구성된, 상기 제 2 로직 디바이스; 및
상기 로직 격리 트렌치 내에 그리고 상기 제 1 로직 디바이스와 상기 제 2 로직 디바이스 사이에 배치된 로직 트렌치 격리 구조물
을 포함하고,
상기 제 1 로직 게이트 유전체는 상기 기판의 상기 로직 디바이스 트렌치의 하단 표면 및 측벽 표면을 따라 컨포멀하게 배치되고, 상기 제 1 로직 게이트 전극은 상기 로직 디바이스 트렌치 내의 상기 제 1 로직 게이트 유전체 상에 배치되는 것인, 집적 회로(IC).
실시예 19. 실시예 18에 있어서,
상기 제 1 로직 게이트 전극은 폴리실리콘을 포함하고, 상기 제 2 로직 게이트 전극은 금속으로 제조되는 것인, 집적 회로(IC).
실시예 20. 실시예 18에 있어서,
상기 로직 디바이스 트렌치 및 상기 로직 격리 트렌치는 상기 기판의 상단 표면으로부터 상기 기판 내의 동일한 깊이까지 연장되는 것인 집적 회로(IC).

Claims (10)

  1. 집적 회로(integrated circuit; IC)에 있어서,
    기판에 집적된 메모리 영역, 로직 영역, 및 경계 영역 - 상기 경계 영역은 상기 메모리 영역과 상기 로직 영역 사이에 규정됨 - ;
    상기 메모리 영역 상에 배치된 메모리 셀 구조물로서, 상기 기판 위에 각각 배치된 한 쌍의 제어 게이트 전극 및 상기 한 쌍의 제어 게이트 전극의 대향 측에 배치된 한 쌍의 메모리 게이트 전극을 포함하는, 상기 메모리 셀 구조물; 및
    상기 로직 영역 상에 배치된 복수의 로직 디바이스로서, 제 1 전압에서 동작하도록 구성되고 제 1 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 1 로직 게이트 전극을 포함하는 제 1 로직 디바이스를 포함하는, 상기 복수의 로직 디바이스
    를 포함하고,
    상기 제 1 로직 게이트 유전체는 상기 기판의 로직 디바이스 트렌치의 표면을 따라 배치되고, 상기 제 1 로직 게이트 전극은 상기 로직 디바이스 트렌치 내의 상기 제 1 로직 게이트 유전체 상에 배치되고,
    상기 제 1 로직 게이트 유전체는, 하나 위에 또하나가 컨포멀하게 배치된 산화물 층들의 스택, 및 상기 산화물 층들의 스택의 상단에 바로 배치된 하이 κ 유전체 층을 포함하는 것인, 집적 회로(IC).
  2. 제 1 항에 있어서,
    상기 제 1 로직 디바이스는, 상기 제 1 로직 게이트 전극의 대향 측 상의 상기 기판 내에 있는 제 1 및 제 2 소스/드레인 영역을 더 포함하고,
    상기 제 1 및 제 2 소스/드레인 영역은 상기 제 1 로직 게이트 전극의 상단 표면과 동일 평면 상에 있는 상단 표면을 가지는 것인, 집적 회로(IC).
  3. 제 1 항에 있어서,
    상기 제 1 로직 게이트 전극은 폴리실리콘을 포함하는 것인, 집적 회로(IC).
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 로직 게이트 전극은 상기 제 1 로직 게이트 유전체 위의 상기 로직 디바이스 트렌치의 남아있는 공간을 채우는 것인, 집적 회로(IC).
  6. 제 1 항에 있어서,
    상기 로직 디바이스 트렌치 내의 상기 제 1 로직 게이트 전극 상에 배치된 하드 마스크 층
    을 더 포함하는, 집적 회로(IC).
  7. 제 6 항에 있어서,
    상기 하드 마스크 층 위의 상기 로직 디바이스 트렌치의 남아있는 공간을 채우는 층간 유전체(inter-layer dielectric; ILD) 층
    을 더 포함하는, 집적 회로(IC).
  8. 제 1 항에 있어서,
    제 2 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 2 로직 게이트 전극을 포함하는 제 2 로직 디바이스로서, 상기 제 1 전압보다 작은 제 2 전압에서 동작하도록 구성된, 상기 제 2 로직 디바이스
    를 더 포함하고,
    상기 제 2 로직 게이트 유전체는 상기 로직 디바이스 트렌치의 표면보다 높은 상기 기판의 상단 표면 상에 직접 배치되는 것인, 집적 회로(IC).
  9. 집적 회로(IC)를 형성하는 방법에 있어서,
    메모리 영역, 로직 영역, 및 상기 메모리 영역과 상기 로직 영역 사이에 규정된 경계 영역을 포함한 기판을 제공하는 단계;
    상기 메모리 영역 내의 메모리 격리 트렌치, 상기 로직 영역 내의 로직 격리 트렌치, 상기 경계 영역 내의 경계 트렌치, 및 상기 로직 격리 트렌치와 상기 경계 트렌치 사이의 상기 로직 영역 내의 로직 디바이스 트렌치를 포함한 복수의 딥(deep) 트렌치를 상기 기판의 상단 표면으로부터 형성하는 단계;
    상기 메모리 격리 트렌치, 상기 로직 격리 트렌치, 상기 경계 트렌치, 및 상기 로직 디바이스 트렌치를 포함한 상기 복수의 딥 트렌치 내에 격리 재료를 채우는 단계;
    상기 로직 디바이스 트렌치로부터 상기 격리 재료를 제거하는 단계;
    상기 로직 디바이스 트렌치 내에 제 1 로직 게이트 전극 및 제 1 로직 게이트 유전체를 채우는 단계; 및
    상기 로직 디바이스 트렌치의 대향 측 상의 상기 기판 내에 제 1 및 제 2 소스/드레인 영역을 형성하는 단계
    를 포함하고,
    상기 제 1 로직 게이트 유전체는, 하나 위에 또하나가 컨포멀하게 배치된 산화물 층들의 스택, 및 상기 산화물 층들의 스택의 상단에 바로 배치된 하이 κ 유전체 층을 포함하는 것인, 집적 회로(IC) 형성 방법.
  10. 집적 회로(integrated circuit; IC)에 있어서,
    기판의 상단 표면으로부터 상기 기판 내의 위치까지 연장되는 상기 기판의 로직 디바이스 트렌치 및 로직 격리 트렌치;
    제 1 전압에서 동작하도록 구성되고 제 1 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 1 로직 게이트 전극을 포함하는 제 1 로직 디바이스;
    제 2 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 2 로직 게이트 전극을 포함하는 제 2 로직 디바이스로서, 상기 제 1 전압보다 작은 제 2 전압에서 동작하도록 구성된, 상기 제 2 로직 디바이스; 및
    상기 로직 격리 트렌치 내에 그리고 상기 제 1 로직 디바이스와 상기 제 2 로직 디바이스 사이에 배치된 로직 트렌치 격리 구조물
    을 포함하고,
    상기 제 1 로직 게이트 유전체는 상기 기판의 상기 로직 디바이스 트렌치의 하단 표면 및 측벽 표면을 따라 컨포멀하게 배치되고, 상기 제 1 로직 게이트 전극은 상기 로직 디바이스 트렌치 내의 상기 제 1 로직 게이트 유전체 상에 배치되고,
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