CN111092084B - 三维存储器件及其制作方法 - Google Patents

三维存储器件及其制作方法 Download PDF

Info

Publication number
CN111092084B
CN111092084B CN202010114742.2A CN202010114742A CN111092084B CN 111092084 B CN111092084 B CN 111092084B CN 202010114742 A CN202010114742 A CN 202010114742A CN 111092084 B CN111092084 B CN 111092084B
Authority
CN
China
Prior art keywords
layer
channel
channel hole
forming
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010114742.2A
Other languages
English (en)
Other versions
CN111092084A (zh
Inventor
陈子琪
吴关平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN111092084A publication Critical patent/CN111092084A/zh
Application granted granted Critical
Publication of CN111092084B publication Critical patent/CN111092084B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种用于形成3D存储器件的方法。该方法包括：在基底上形成包括多个第一介电层和第二介电层的交替绝缘体堆叠层、以及第一绝缘层；形成穿透交替绝缘体堆叠层的沟道孔，沟道孔下部的第一直径小于沟道孔上部的第二直径；在沟道孔中形成包括功能层的沟道结构，功能层包括以第二绝缘层分隔的阻挡层和隧穿层；在沟道孔的上部形成电极插塞；以及用多个导电层取代交替绝缘体堆叠层中的多个第二介电层。

Description

三维存储器件及其制作方法
本申请是中国专利申请号为201880005101.4、申请日为2018年7月30日、发明名称为“三维存储器件及其制作方法”的中国专利的分案申请。
技术领域
本公开涉及半导体技术领域，尤其涉及一种三维(3D)存储器件的形成方法。
背景技术
通过改进处理技术、电路设计、编程算法和制造方法，可以将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面处理和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。3D存储架构可以解决平面存储单元中的密度限制。
随着半导体技术的进步，3D存储器件(例如3D NAND存储器件)不断缩放更多氧化物/氮化物(ON)层以改善晶圆的面积利用率。在一些现有的3D NAND存储器件中，源极选择栅极位于交替叠层的底部，漏极选择栅极位于交替叠层的顶部。漏极选择栅极的栅极氧化层通常包括氮化硅层作为电荷捕陷层。因此，在现有3D NAND存储器件的操作中，漏极选择栅极不可避免地存储和释放电荷，这可能容易引起阈值电压漂移，从而导致垂直沟道中的电流变化或甚至电流泄漏。在多次重复读取和写入操作之后问题可能变得更糟，并且最终导致现有3D NAND存储器件的读取失败。
发明内容
本文公开了用于形成三维(3D)存储器件的方法的实施例。
本公开一方面提供了一种用于形成三维(3D)存储器件的方法，包括：在基底上形成交替绝缘体堆叠层和第一绝缘层，交替绝缘体堆叠层包括多个第一介电层和第二介电层；形成穿透第一绝缘层和交替绝缘体堆叠层的沟道孔，沟道孔下部的第一直径小于沟道孔上部的第二直径；在沟道孔中形成包括功能层的沟道结构，功能层包括以第二绝缘层分隔的阻挡层和隧穿层；在沟道孔的上部形成电极插塞；以及用多个导电层取代交替绝缘体堆叠层中的多个第二介电层。
在一些实施例中，形成交替绝缘体堆叠层包括：形成沿垂直方向上堆叠的至少32个介电层对，其中每个介电层对包括一个第一介电层和一个不同于第一介电层的第二介电层。在一些实施例中，形成交替绝缘体堆叠层包括：形成沿垂直方向上堆叠的至少32个介电层对，其中每个介电层对包括氧化硅层和氮化硅层。
在一些实施例中，形成沟道孔包括：形成穿透第一绝缘层和交替绝缘体堆叠层的沟道孔，沟道孔具有第一直径；以及扩大沟道孔的上部，使得沟道孔的上部具有第二直径。第二直径和第一直径之间的差大于功能层的厚度。
在一些实施例中，扩大沟道孔的上部包括：调整硬屏蔽层的开口；以及基于开口蚀刻交替绝缘体堆叠层，以扩大沟道孔的上部。沟道孔的上部至少包括交替绝缘体堆叠层的顶部第二介电层和顶部第一介电层的一部分。
在一些实施例中，形成沟道结构包括：在沟道孔的底部上形成磊晶层；在沟道孔的侧壁上和在沟道孔的上部和下部之间的边界处的平台上形成功能层；形成覆盖功能层的沟道层，沟道层与磊晶层接触；以及形成覆盖沟道层侧壁并填入沟道孔的填充结构。
在一些实施例中，形成功能层包括：在沟道孔的侧壁上形成阻挡层以阻挡电荷的流出；在阻挡层的表面上形成存储层，以在3D存储器件的操作期间存储电荷；在存储层的表面上形成隧穿层以隧穿电荷；以及用第二绝缘层取代沟道孔上部的功能层中的存储层。
在一些实施例中，形成沟道层包括：形成覆盖功能层的第一沟道层；去除第一沟道层和功能层的一部分以暴露磊晶层的表面，并将沟道孔下部中的功能层与沟道孔上部中的功能层分离；以及形成第二沟道层，覆盖第一沟道层和磊晶层暴露出的表面。
在一些实施例中，形成电极插塞包括：去除填充结构的上部以在沟道孔的上部中形成凹槽；在凹槽中形成电极插塞；以及对电极插塞进行布植处理。
在一些实施例中，用第二绝缘层取代沟道孔上部的功能层中的存储层包括：去除沟道孔的上部中的功能层的存储层，以在沟道孔的上部的功能层的阻挡层和隧穿层之间形成中空空间；以及沉积绝缘材料以填充中空空间。
在一些实施例中，用多个导电层取代交替绝缘体堆叠层中的多个第二介电层包括：去除交替绝缘体堆叠层中的多个第二介电层以形成多个沟槽；以及沉积导电材料以填充多个沟槽以形成多个导电层。
在一些实施例中，该方法还包括在交替绝缘体堆叠层中形成阶梯结构，其中第一绝缘层覆盖阶梯结构。
本公开另一方面提供了一种三维(3D)存储器件，包括：在基底上的交替叠层；覆盖交替叠层的第一绝缘层；穿过第一绝缘层和交替叠层的沟道孔，沟道孔下部的第一直径小于沟道孔上部的第二直径；沟道结构，包括功能层，位于沟道孔下部；功能层包含以第二绝缘层分隔的阻挡层和隧穿层；以及在沟道孔下部上方的顶部选择栅极结构，包括：沟道孔上部的电极插塞，第二绝缘层还被配置为位于电极插塞和交替叠层的顶部导电层之间。
在一些实施例中，顶部选择栅极结构是金属-氧化物-半导体晶体管，其被配置为用作漏极选择晶体管。
在一些实施例中，交替叠层包括沿垂直方向上堆叠的至少32个导电/介电层对，其中每个导电/介电对包括介电层和导电层。在一些实施例中，交替叠层包括沿垂直方向上堆叠的至少32个导电/介电层对，其中每个导电/介电层对包括氧化硅层和钨层。
在一些实施例中，第二直径和第一直径之间的差大于功能层的厚度。
在一些实施例中，沟道结构包括：沟道孔底部上的磊晶层，磊晶层的顶表面高于交替层叠的底部导电层的顶表面；沟道孔下部侧壁上的功能层；覆盖功能层的沟道层，沟道层与磊晶层接触；以及填充结构覆盖沟道层的侧壁并填入沟道孔。
在一些实施例中，功能层中的阻挡层位于沟道孔的下部的侧壁上，被配置为阻挡电荷的流出；以及隧穿层被配置为隧穿电荷。
在一些实施例中，该器件还包括交替绝缘体堆叠层中的阶梯结构。第一绝缘层覆盖阶梯结构。
通过本公开的详细说明、权利要求书和附图，本领域技术人员可以理解本公开的其他方面。
附图说明
所附图式已并入本文中并构成说明书的一部分，其例示出了本公开所揭露的实施例，并且与详细说明一起进一步用于解释本公开所揭露的原理，足以使所属领域的技术人员能够制作及使用本公开所揭露的内容。
图1示出了根据本公开的一些实施例用于形成3D存储器件的示例性方法的流程图；以及
图2A-2P示出了在图1所示方法的某些制造阶段的示例性3D存储器件的截面图。
以下，将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。本领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对本领域的技术人员显而易见的是，本公开还可以用于多种其它应用。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指相同的实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在本领域技术人员的知识范围内。
通常，可以至少部分从上、下文中的使用来理解术语。例如，至少部分取决于上、下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上、下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个器件或特征与另一个或多个器件或特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“基底”是指向其上增加或通过其它方式“设置后续材料的材料。可以对基底自身进行图案化。设置于基底上(例如，顶部)的材料可以被图案化或可以保持不被图案化。此外，基底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，基底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或不均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直及/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，及/或可以在其上、其上方及/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成接触、互联机及/或通孔)和一个或多个介电层。
如本文使用的，术语“名义/名义上”是指在生产或过程的设计时间期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于及/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“约”指可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指在横向取向的基底上具有存储单元晶体管的垂直取向的串(在本文中称为“存储串”，例如NAND串)的半导体器件，以使得存储串相对于基底沿垂直方向上延伸。如本文所用，术语“垂直/垂直”意味着名义上垂直于基底的横向表面。
如上所述，在一些现有的3D NAND存储器件中，源极选择栅极位于交替叠层的底部，漏极选择栅极位于交替叠层的顶部。漏极选择栅极的栅极氧化层通常包括氮化硅层作为电荷捕陷层。因此，在现有3D NAND存储器件的操作中，漏极选择栅极不可避免地存储和释放电荷，这可能容易引起阈值电压漂移，从而导致垂直沟道中的电流变化或甚至电流泄漏。在多次重复读取和写入操作之后问题可能变得更糟，并且最终导致现有3D NAND存储器件的读取失败。
因此，为了消除这些缺点，根据本公开的各种实施例提供了一种用于形成具有用于存储器阵列(也称为“阵列器件”)的顶部选择栅极结构的3D NAND存储器件的方法。当形成垂直存储单元串时，对应于顶部存储层的电荷捕陷层(例如，氮化硅层)可以用氧化硅层取代。氧化硅层可以用作栅极氧化层，并且不影响顶部存储层下面的存储单元层。垂直单元串顶部的顶部存储层可用于形成金属-氧化物-半导体(MOS)晶体管。该MOS晶体管可以用作3D NAND存储器件的漏极选择晶体管。
与现有的3D NAND存储器件相比，由本公开的方法形成的3D NAND存储器件在漏极选择栅极中的栅极氧化层中不具有电荷捕陷层。因此，在3D NAND存储器件的操作中，漏极选择栅极不存储或释放电荷。因此，可以消除垂直沟道漏电的问题，从而降低存储读取失败的风险并延长存储寿命。此外，使用MOS晶体管作为漏极选择晶体管可以具有更好的开关特性。
参照图1，根据本公开的一些实施例示出了用于形成3D存储器件的示例性方法的流程图。图2A-2P示出了在图1所示方法的某些制造阶段的示例性3D存储器件的截面图。
如图1所示，该方法可以从步骤S110开始，其中可以在基底上形成交替绝缘体堆叠层。在交替绝缘体堆叠层的边缘上可以形成阶梯结构。
如图2A所示，在一些实施例中，基底1可以是具有任何合适结构的任何合适的半导体基底，例如，单晶单层基底、多晶硅(polysilicon)单层基底、多晶硅和金属多层基底等。
可以在基底1上形成包括多个介电层对的交替绝缘体堆叠层2。例如，交替绝缘体堆叠层2可以包括交替堆叠的第一介电层202(例如，氧化硅)和不同于第一介电层的第二介电层204(例如，氮化硅)。多个第一介电层202和第二介电层204在与基底1的表面平行的横向方向上延伸。在一些实施例中，交替绝缘体堆叠层2具有比由不同材料制成并且具有不同厚度的介电层对更多的层。交替绝缘体堆叠层2可以通过一种或多种薄膜沉积处理形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，交替绝缘体堆叠层2可包括多个氧化物/氮化物层对。每个介电层对包括氧化硅层202和氮化硅层204。多个氧化物/氮化物层对在本文中也称为“交替氧化物/氮化物堆叠”。即，在交替绝缘体堆叠层2中，多个氧化物层202和多个氮化物层204沿垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物堆叠的顶层和底层之外，每个其他氧化物层202可以被两个相邻的氮化物层204夹在中间，并且每个氮化物层204可以被两个相邻的氧化物层202夹在中间。
氧化物层可各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在10nm至100nm的范围内，优选地在约30nm。类似地，氮化物层可各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在10nm至100nm的范围内，优选地在约35nm。在一些实施例中，交替绝缘体堆叠层2的顶部氧化物层和底部氧化物层的厚度可以大于交替绝缘体堆叠层2中的其他层的厚度。顶部氧化物层可以用作顶部选择栅极(即，漏极选择栅极)的隔离层，而底部氧化物层可以用作底部选择栅极(即，源极选择栅极)的隔离层。
应注意，在本公开中，氧化物层202和/或氮化物层204可包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，氮化物层可以是氮化硅层。
交替绝缘体堆叠层2可包括任何合适数量的氧化物层202和氮化物层204的层。在一些实施例中，交替绝缘体堆叠层2中的氧化物层202和氮化物层204的总层数等于或大于64。也就是说，多个氧化物/氮化物层对的数目可以等于或大于32。在一些实施例中，交替氧化物/氮化物堆叠2包括有与氧化物/氮化物层对不同的材料和/或厚度的更多氧化物层或更多的氮化物层。
在一些实施例中，可以去除交替绝缘体堆叠层2的一部分以在交替绝缘体堆叠层2的边缘处形成一阶梯结构。可以重复进行多个蚀刻-修整处理以形成一组台阶。在一些实施例中，每个台阶可包括一个或多个介电层对。每个台阶可以暴露一个第二介电层204的顶表面的一部分。在一些实施例中，该蚀刻-修整处理可以包括一组重复的蚀刻-修整处理以在交替绝缘体堆叠层2的边缘形成包括一组台阶的该阶梯结构。
具体地，为了形成每个台阶，可以使用光阻层(未示出)作为屏蔽来暴露交替绝缘体堆叠层200的顶表面的一部分。用于形成第一台阶，交替绝缘体堆叠层2的暴露的顶表面的宽度可以是一台阶尺寸。在一些实施例中，可以进行非等向性蚀刻处理，例如，反应离子蚀刻(RIE)处理，或其他合适的干/湿蚀刻处理，以去除通过屏蔽(即光阻层)暴露出的暴露层(例如，第二介电层204)。蚀刻处理可以停留在下一个较低层(例如，第一介电层202)上。然后将屏蔽(即，光阻层)中的图案转移到经蚀刻的层(例如，第二介电层204)。然后可以通过停止在下一个较低层(例如，第二介电层204)上的另一蚀刻处理去除暴露出的下一个较低层(例如，第一介电层202)。如此，可以在交替绝缘体堆叠层2的前两个顶层上建立起第一台阶。
接下来，可以通过去除交替绝缘体堆叠层2上方的屏蔽的一部分(也称为“修整”)，例如，通过等向性蚀刻处理，来缩小屏蔽(即，光阻层)的尺寸，以暴露交替绝缘体堆叠层2的另一台阶宽度。该方法可以通过对结构进行两个非等向性蚀刻处理来进行，包括去除两个暴露层(例如，两个第二介电层204)的暴露部分，并且随后去除两个暴露出的下一个较低层(例如，第一介电层202)的暴露部分。如此，第一台阶可以降到交替绝缘体堆叠层2的第三和第四顶层，并且可以在交替绝缘体堆叠层2的前两个顶层上建立起第二台阶。
在一些实施例中，屏蔽(即，光阻层)的尺寸连续缩减和两步蚀刻处理(也称为蚀刻-修整处理)可以重复，使得包括一组台阶的阶梯结构可以在交替绝缘体堆叠层2的边缘上形成，如图2A所示。然后可以去除光阻层。在一些实施例中，去除处理可包括任何合适的蚀刻处理和清洁处理。
在交替绝缘体堆叠层2上可以形成第一绝缘层3，以覆盖交替绝缘体堆叠层2的顶表面和阶梯结构。在一些实施例中，第一绝缘层3可以由任何合适的绝缘材料和/或介电材料制成，例如氧化硅。需要说明的是，第一绝缘层3的材料可以与交替绝缘体堆叠层2中的氮化物层的材料不同。第一绝缘层3可以形成在交替绝缘体堆叠层2的顶面上。第一绝缘层3可以通过使用任何合适的沉积处理形成，包括但不限于化学气相沉积(CVD)处理、物理气相沉积(PVD)处理、原子层沉积(ALD)处理等。
回头参考图1，该方法可以进行到步骤S120，其中可以在交替绝缘体堆叠层中形成沟道孔。沟道孔可以穿透交替绝缘体堆叠层和第一绝缘层，并且可以包括上部和下部。沟道孔的下部的第一直径可以小于沟道孔的上部的第二直径。形成沟道孔的制造工艺可包括以下步骤。
如图2B所示，可以在第一绝缘层3的顶表面上形成硬屏蔽层4。可以使用任何合适的沉积处理来形成硬屏蔽层4。在一些实施例中，硬屏蔽层4可以是氮化硅层。可以在硬屏蔽层4上形成图案化的光阻层5。使用图案化的光阻层5作为屏蔽，可以进行光刻处理以蚀刻硬屏蔽层4以在硬屏蔽层4中形成开口402以暴露第一绝缘层3，如图2C所示。在此应当注意，可以基于各种参数，例如沟道孔设计间距、沟道孔布局、存储单元密度，存储器储存大小、字线计数、光阻的正型或负型特性等，来确定开口402的临界尺寸(CD)。在一个示例中，在不限制本公开的范围的情况下，若光刻处理中使用正型光阻层5来蚀刻硬屏蔽层4，交替绝缘体堆叠层2的层数是64，沟道孔6的下部604的第一直径设计在约50nm至约100nm的范围内，则开口402的CD可以在约70nm至约120nm的范围内。
基于硬屏蔽层4中的开口402，具有第一直径的沟道孔6可以形成在交替绝缘体堆叠层2中，如图2D所示。在一些实施例中，沟道孔6可以穿透第一绝缘层3和交替绝缘体堆叠层2中的多层。沟道孔6的底部可以是底部第一介电层202或底部第二介电层204。在一些实施例中，沟道孔6可以通过选择性地蚀刻交替绝缘体堆叠层2和第一绝缘层3来形成。用于形成沟道孔6的蚀刻处理可以是非等向性干蚀刻，或湿蚀刻和随后的清洁处理的组合。
如图2E所示，可调节硬屏蔽层4中的开口402的直径以形成扩大的开口404。例如，可进行额外的光刻处理以调整硬屏蔽层4中的开口402的CD以形成扩大的开口404。在一些实施例中，沟道孔6的下部604的第一直径与沟道孔6的上部602的第二直径之间的差可以大于在后续处理中形成的功能层的厚度。例如，第一直径和第二直径之间的差等于或大于30nm。如上所述，还可基于各种参数，至少包括沟道孔设计间距、沟道孔布局、存储单元密度、存储器储存大小、字线计数、光阻的正型或负型特性等，来确定放大开口404的调整CD。在不限制本公开范围的一个实例中，若使用正型光阻层5，交替绝缘体堆叠层2的层数为64，且沟道孔6的上部602的第二直径设计为在约80nm至约130nm的范围内，则放大开口404的调整CD可在约100nm至约150nm的范围内。
基于硬屏蔽层4中的扩大开口404，沟道孔6的上部602可以扩大为具有第二直径。在一些实施例中，如图2E所示，沟道孔6的上部602包括至少一个顶部第二介电层204，以及顶部第一介电层的一部分，其为顶部选择栅极(例如，漏极选择栅极)的隔离层。沟道孔6的上部602可以通过选择性地蚀刻交替绝缘体堆叠层2的顶层来形成。在一些实施例中，在相同的蚀刻处理中，可以穿透位于沟道孔6的底部的底部第一介电层202和/或底部第二介电层204。如此，沟道孔6的下部604可以暴露基底1的表面或延伸到基底1中。
回头参考图1，该方法可以进行到步骤S130，其中可以在沟道孔中形成沟道结构。在一些实施例中，沟道结构可包括在沟道孔6的底部上的磊晶层7、在沟道孔6的侧壁上的功能层8，以及在沟道孔6中的填充结构10，以及在功能层8和填充结构10之间的沟道层9。功能层8可包括阻挡层801、存储层803和隧穿层805。
如图2F所示，可以去除硬屏蔽层4。磊晶层7可以形成在沟道孔6的下部604的底部和通过沟道孔6暴露出的基底1上。在一些实施例中，磊晶层7可以是通过使用选择性磊晶生长(SEG)处理形成的多晶硅层。在一些实施例中，磊晶层7可以不直接形成在基底1的表面上。可以在磊晶层7和基底1之间形成一个或多个层。即，磊晶层7覆盖基底1。磊晶层7的顶表面可以高于底部第一介电层202的顶表面，其为底部选择栅极的隔离层(例如，源极选择栅极)。
如图2G所示，包括阻挡层801、存储层803和隧穿层805的功能层8可以形成在沟道孔6的侧壁上、沟道孔6的底部上、沟道孔6的上部602和下部604边界处的平台上，和第一绝缘层3的顶表面上。在一些实施例中，可以通过使用任何合适的沉积处理，例如原子层沉积(ALD)来形成阻挡层801、存储层803和隧穿层805。
阻挡层801可用于阻挡电荷的流出。在一些实施例中，阻挡层801可以是氧化硅层或氧化硅/氧氮化硅/氧化硅(SiO2-SiON-SiO2)层的组合。在一些实施例中，阻挡层801包括高介电常数(高k)介电(例如，氧化铝)。在一个示例中，阻挡层801是在氮化硅沉积处理之后通过原位蒸汽生成(ISSG)氧化形成的氧化物层。在一些实施例中，阻挡层801的厚度可小于20nm。
存储层803(也称为电荷捕陷层)可用于存储电荷。存储层803中的电荷的存储和/或移除可以影响半导体沟道的开/关状态和/或电导。存储层803可包括多晶硅或氮化硅。存储层803可包括一个或多个材料膜，包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合，或其任何组合。在一些实施例中，存储层803可包括通过使用一种或多种沉积处理形成的氮化物层。在一些实施例中，存储层803的厚度可小于20nm。
隧穿层805可用于隧穿电荷(电子或空穴)。隧穿层805可包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层805可以是通过使用沉积处理形成的氧化物层。在一些实施例中，隧穿层805的厚度可小于20nm。
如图2G所示，可以形成第一沟道层901以覆盖功能层8。在一些实施例中，第一沟道层901可以是通过使用薄膜沉积处理，例如，低压化学气相沉积(LPCVD)处理、等离子体增强化学气相沉积(PECVD)处理或任何其他合适的处理所形成的非晶硅层或多晶硅层。在一些实施例中，第一沟道层901的厚度可小于约20nm。
如图2H所示，可以沿垂直方向进行蚀刻处理以蚀刻第一沟道层901和功能层8，从而暴露出磊晶层7。此外，在相同的蚀刻处理中去除第一绝缘层3上的第一沟道层901和功能层8的一部分。另外，沟道孔6的上部602中的第一沟道层901和功能层8的部分与沟道孔6的下部604中的第一沟道层901和功能层8的部分分离。在一些实施例中，蚀刻处理可以是非等向性干蚀刻。
如图2I所示，可以形成第二沟道层903以覆盖第一沟道层901、第一绝缘层3，以及磊晶层7和功能层8的暴露表面。在一些实施例中，第二沟道层903可以是通过使用薄膜沉积处理，例如，低压化学气相沉积(LPCVD)处理，等离子体增强化学气相沉积(PECVD)处理或任何其他合适的处理所形成的非晶硅层或多晶硅层。在一些实施例中，第二沟道层903的厚度可小于约20nm。第一沟道层901和第二沟道层903可以构成沟道层9。沟道层9与磊晶层7电接触。
如图2J所示，可以形成填充结构10，以覆盖沟道层9和填充沟道孔6。在一些实施例中，填充结构10可以是通过使用沉积处理，例如，原子层沉积(ALD)处理所形成的氧化物层。在一些实施例中，填充结构10可包括一个或多个气隙(未示出)。可以进行化学机械抛光(CMP)处理以平坦化填充结构10的顶表面。
回头参照图1，该方法可以进行到步骤S140，其中可以在沟道孔的上部形成电极插塞。在一些实施例中，用于形成电极插塞的制造工艺可包括以下处理。
如图2K所示，可以去除填充结构10的上部以在沟道孔6的上部602中形成凹槽110。在一些实施例中，可以进行凹槽蚀刻(也称为“回蚀”)处理，去除填充结构10的上部，使得填充结构10的剩余部分的顶表面低于第一绝缘层3的顶表面但不低于第一绝缘层3的底表面，以改善器件性能。在一些实施例中，凹槽蚀刻处理可包括但不限于化学机械抛光(CMP)、湿蚀刻、干蚀刻或其组合。例如，可以进行非选择性干蚀刻处理以去除填充结构10的上部。如此，凹槽110可以形成在沟道孔6的上部602中并且在填充结构10的剩余部分的上方。随后可以进行稀释氢氟酸(HF)清洁处理以清洁凹槽110的侧壁和底部。凹槽110的侧壁是沟道层9，凹槽110的底部是填充结构10。
如图2L所示，电极插塞11可以形成在凹槽110中。在一些实施例中，可以形成电极层以覆盖沟道层9并填入填充结构10上方的凹槽110。电极层可以是通过使用薄膜沉积处理，例如低压化学气相沉积(LPCVD)处理、等离子体增强化学气相沉积(PECVD)处理或任何其他合适的处理所形成的非晶硅层或多晶硅层。在凹槽110的底部，电极层与沟道层9接触。所形成的结构的顶表面可以通过任何合适的技术平坦化，例如背面研磨和/或化学机械抛光(CMP)。如此，可以去除沟道孔6外部的上部电极层和沟道层9，如图2L所示。
可以对凹槽110中的电极层的剩余部分的表面进行离子注入处理以形成电极插塞11。电极插塞11的顶表面可以与第一绝缘层3的顶表面共平面。在不限制本公开范围的实施例中，电极插塞11沿垂直方向上的厚度可以在30nm和100nm之间的范围内，并且电极插塞11在横向方向上的直径可以等于沟道孔6的下部604的第二直径，其在30nm和80nm之间的范围内。在一些实施例中，电极插塞11可以用作在后续处理中形成的金属-氧化物-半导体场效应晶体管(MOSFET)的漏极电极。
回头参照图1，该方法可以进行到步骤S150，其中沟道孔的上部中的功能层中的存储层可以被第二绝缘层取代。在一些实施例中，可以进行选择性湿蚀刻处理以去除沟道孔6的上部602中的功能层8的存储层803。如图2M所示，可以在沟道孔6的上部602中功能层8的阻挡层801和隧穿层805之间形成中空空间813。如图2N所示，可以进行沉积处理形成第二绝缘层12以填入中空空间813并覆盖第一绝缘层3和漏极电极结构11的顶表面。在一些实施例中，第二绝缘层12可包括任何合适的绝缘材料和/或介电材料，例如氧化硅。可以平坦化第二绝缘层12的顶表面。
回头参照图1，该方法可以进行到步骤S160，其中交替绝缘体堆叠层中的多个第二介电层可以被多个导电层取代。在一些实施例中，可以进行栅极替换处理(也称为“字线替换”处理)以用导电层(例如，钨)替换交替绝缘体堆叠层2的第二介电层204(例如，氮化硅)。
如图2O所示，可以去除交替绝缘体堆叠层2中的第二介电层204以形成多个沟槽206。应注意，交替绝缘体堆叠层2中的第二介电层204作为牺牲层，并且通过使用任何合适的蚀刻处理，例如等向性干蚀刻或湿蚀刻来去除。该蚀刻处理可以是在第二介电层204的材料对第一介电层202的材料上具足够高的蚀刻选择比，使得该蚀刻处理对第一介电层202的影响最小。等向性干蚀刻和/或湿蚀刻可以在各个方向上去除第二介电层204以暴露每个第一介电层202的顶表面和底表面。如此，即可在第一介电层202之间形成多个沟槽206。
在一些实施例中，第二介电层204包括氮化硅，并且等向性干蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。等向性干蚀刻的射频(RF)功率可低于约100W，偏压可低于约10V。在一些实施例中，第二介电层204包括氮化硅，并且湿蚀刻的蚀刻剂包括磷酸。
在去除第二介电层204之后，可以通过使用任何合适的清洁处理来清洁多个沟槽206。例如，可以进行磷酸漂洗处理以去除多个沟槽206的内表面上的杂质。在一些实施例中，漂洗温度可以在约100℃至约200℃的范围内，并且漂洗时间可以在约10分钟至约100分钟的范围内。在清洁处理之后，第一介电层202的顶表面和底表面以及沟道结构的侧壁可以通过多个沟槽206暴露。
如图2P所示，通过用合适的栅极金属材料填充多个沟槽206，可以在多个沟槽206中的每一个中形成导电层208。导电层208可以为随后形成的字线(例如，栅极)提供基底材料。栅极金属材料可包括任何合适的导电材料，例如钨、铝、铜、钴或其任何组合，用于形成字线(例如，栅极)。可以使用合适的沉积方法，例如CVD，物理气相沉积(PVD)、等离子体增强CVD(PECVD)，溅射、金属有机化学气相沉积(MOCVD)和/或ALD，将诸如栅极电极材料沉积到多个沟槽206中。在一些实施例中，导电层208包括通过CVD形成的钨。结果，在栅极替换处理之后，交替绝缘体堆叠层2可以变成交替导电/绝缘体堆叠层22。
在一些实施例中，在形成导电层208之前，可以形成第三绝缘层(图中未示出)以覆盖通过多个沟槽206暴露出的表面。例如，一个或多个合适的沉积处理，例如CVD、PVD和/或ALD，可用于在多个沟槽206内沉积一种或多种绝缘材料(包括但不限于氧化硅、氮化硅、氮氧化硅、氧化铝、氮化钛等，和/或其任何合适的组合)。在一些替代实施例中，在形成导电层208之前，可以进行氧化处理以处理通过多个沟槽206暴露出的表面，使得沟道结构的侧壁可以被氧化。因此，随后形成的导电层208可以与沟道结构中的磊晶层7和阻挡层801绝缘。
因此，通过上述公开的方法制造的3D存储器件在图2P中示出。该3D存储器件包括基底上的交替叠层、覆盖交替叠层的第一绝缘层，以及穿透第一绝缘层和交替叠层的沟道孔。该交替叠层包括沿垂直方向上堆叠的至少32个导电/介电层对。每个导电/介电对包括介电层和导电层。
在一些实施例中，沟道孔包括下部和上部。沟道孔的下部的第一直径小于沟道孔的上部的第二直径。第一直径在约30nm至80nm的范围内，第二直径在约60nm至150nm的范围内。
在沟道孔的下部，沟道结构包括在沟道孔的底部上的磊晶层、在沟道孔的下部的侧壁上的功能层、覆盖功能层并且与磊晶层接触的沟道层，以及覆盖沟道层侧壁并填充沟道孔的填充结构。该功能层可包括阻挡层、存储层和隧穿层。
在沟道孔的上部，第二绝缘层位于阻挡层和隧穿层之间。填充结构上方的电极插塞与沟道层接触。应注意，电极插塞和沟道层由半导体材料(例如，多晶硅)制成。第二绝缘层、阻挡层和隧穿层由氧化物材料(例如，氧化硅)制成。交替叠层的顶部导电层由金属材料(例如，钨)制成。因此，所形成的3D存储器件的上部是金属-氧化物-半导体(MOS)晶体管13，其可以用作顶部选择栅极(例如，漏极选择晶体管)。
因此，所公开的用于形成3D NAND存储器件的方法可以提供MOS晶体管作为存储器阵列的顶部选择栅极结构。当形成垂直存储单元串时，对应于顶部存储层的存储层(例如，氮化硅层)可以被氧化硅层取代。氧化硅层可以用作栅极氧化层，并且不影响顶部存储层下面的存储单元层。形成的MOS晶体管可以用作3D NAND存储器件的漏极选择晶体管。
与现有的3D NAND存储器件相比，通过所公开的方法形成的3D NAND存储器件在漏极选择栅极中的栅极氧化层中不具有存储层。因此，在3D NAND存储器件的操作中，漏极选择栅极不存储或释放电荷。因此，可以消除垂直沟道漏电的问题，从而降低存储读取失败的风险并延长存储寿命。而且，使用MOS晶体管作为漏极选择栅极可以具有更好的开关特性。
因此，本公开一方面提供了一种用于形成三维(3D)存储器件的方法，包括：在基底上形成交替绝缘体堆叠层和第一绝缘层，交替绝缘体堆叠层包括多个第一介电层和第二介电层；形成穿透第一绝缘层和交替绝缘体堆叠层的沟道孔，沟道孔下部的第一直径小于沟道孔上部的第二直径；在沟道孔中形成包括功能层的沟道结构，功能层包括存储层；在沟道孔的上部形成电极插塞；用第二绝缘层取代沟道孔上部的功能层中的存储层；以及用多个导电层取代交替绝缘体堆叠层中的多个第二介电层。
在一些实施例中，形成交替绝缘体堆叠层包括：形成沿垂直方向上堆叠的至少32个介电层对，其中每个介电层对包括一个第一介电层和一个不同于第一介电层的第二介电层。在一些实施例中，形成交替绝缘体堆叠层包括：形成沿垂直方向上堆叠的至少32个介电层对，其中每个介电层对包括氧化硅层和氮化硅层。
在一些实施例中，形成沟道孔包括：形成穿透第一绝缘层和交替绝缘体堆叠层的沟道孔，沟道孔具有第一直径；以及扩大沟道孔的上部，使得沟道孔的上部具有第二直径。第二直径和第一直径之间的差大于功能层的厚度。
在一些实施例中，扩大沟道孔的上部包括：调整硬屏蔽层的开口；以及基于开口蚀刻交替绝缘体堆叠层，以扩大沟道孔的上部。沟道孔的上部至少包括交替绝缘体堆叠层的顶部第二介电层和顶部第一介电层的一部分。
在一些实施例中，形成沟道结构包括：在沟道孔的底部上形成磊晶层；在沟道孔的侧壁上和在沟道孔的上部和下部之间的边界处的平台上形成功能层；形成覆盖功能层的沟道层，沟道层与磊晶层接触；以及形成覆盖沟道层侧壁并填入沟道孔的填充结构。
在一些实施例中，形成功能层包括：在沟道孔的侧壁上形成阻挡层以阻挡电荷的流出；在阻挡层的表面上形成存储层，以在3D存储器件的操作期间存储电荷；以及在存储层的表面上形成隧穿层以隧穿电荷。
在一些实施例中，形成沟道层包括：形成覆盖功能层的第一沟道层；去除第一沟道层和功能层的一部分以暴露磊晶层的表面，并将沟道孔下部中的功能层与沟道孔上部中的功能层分离；以及形成第二沟道层，覆盖第一沟道层和磊晶层暴露出的表面。
在一些实施例中，形成电极插塞包括：去除填充结构的上部以在沟道孔的上部中形成凹槽；在凹槽中形成电极插塞；以及对电极插塞进行布植处理。
在一些实施例中，用第二绝缘层取代沟道孔上部的功能层中的存储层包括：去除沟道孔的上部中的功能层的存储层，以在沟道孔的上部的功能层的阻挡层和隧穿层之间形成中空空间；以及沉积绝缘材料以填充中空空间。
在一些实施例中，用多个导电层取代交替绝缘体堆叠层中的多个第二介电层包括：去除交替绝缘体堆叠层中的多个第二介电层以形成多个沟槽；以及沉积导电材料以填充多个沟槽以形成多个导电层。
在一些实施例中，该方法还包括在交替绝缘体堆叠层中形成阶梯结构，其中第一绝缘层覆盖阶梯结构。
本公开另一方面提供了一种三维(3D)存储器件，包括：在基底上的交替叠层；覆盖交替叠层的第一绝缘层；穿过第一绝缘层和交替叠层的沟道孔，沟道孔下部的第一直径小于沟道孔上部的第二直径；沟道结构，包括功能层，位于沟道孔下部；以及在沟道孔下部上方的顶部选择栅极结构，包括：沟道孔上部的电极插塞，以及在电极插塞和交替叠层的顶部导电层之间的第二绝缘层。
在一些实施例中，顶部选择栅极结构是金属-氧化物-半导体晶体管，其被配置为用作漏极选择晶体管。
在一些实施例中，交替叠层包括沿垂直方向上堆叠的至少32个导电/介电层对，其中每个导电/介电对包括介电层和导电层。在一些实施例中，交替叠层包括沿垂直方向上堆叠的至少32个导电/介电层对，其中每个导电/介电层对包括氧化硅层和钨层。
在一些实施例中，第二直径和第一直径之间的差大于功能层的厚度。
在一些实施例中，沟道结构包括：沟道孔底部上的磊晶层，磊晶层的顶表面高于交替层叠的底部导电层的顶表面；沟道孔下部侧壁上的功能层；覆盖功能层的沟道层，沟道层与磊晶层接触；以及填充结构覆盖沟道层的侧壁并填入沟道孔。
在一些实施例中，功能层包括：在沟道孔的下部的侧壁上的阻挡层，被配置为阻挡电荷的流出；阻挡层表面上的存储层，被配置为在3D存储器件的操作期间存储电荷；在存储层的表面上的隧穿层，被配置为隧穿电荷。
在一些实施例中，该器件还包括交替绝缘体堆叠层中的阶梯结构。第一绝缘层覆盖楼梯结构。
对特定实施例的上述说明将完全地展现本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改及/或调整以用于各种应用，而不需要过度实验，不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (18)

1.一种用于形成三维（3D）存储器件的方法，包含：
在基底上形成交替绝缘体堆叠层和第一绝缘层，所述交替绝缘体堆叠层包含多个第一介电层和第二介电层；
形成穿透所述第一绝缘层和所述交替绝缘体堆叠层的沟道孔，所述沟道孔的下部的第一直径小于所述沟道孔的上部的第二直径；
在所述沟道孔中形成包含功能层的沟道结构，所述功能层包含在具有所述第二直径的所述沟道孔的上部以第二绝缘层分隔的阻挡层和隧穿层；
在所述沟道孔的所述上部形成电极插塞；以及
用多个导电层取代所述交替绝缘体堆叠层中的多个第二介电层。
2.如权利要求1所述的方法，其中形成所述交替绝缘体堆叠层包含：
形成在垂直方向上堆叠的至少32个介电层对，其中每个所述介电层对包含一个第一介电层和一个不同于所述第一介电层的第二介电层。
3.如权利要求2所述的方法，其中形成所述交替绝缘体堆叠层包含：
形成沿所述垂直方向上堆叠的至少32个介电层对，其中每个所述介电层对包含氧化硅层和氮化硅层。
4.如权利要求2所述的方法，其中形成所述沟道孔包含：
形成穿透所述第一绝缘层和所述交替绝缘体堆叠层的所述沟道孔，所述沟道孔具有所述第一直径；以及
扩大所述沟道孔的所述上部，使得所述沟道孔的所述上部具有所述第二直径；
其中所述第二直径和所述第一直径之间的差大于所述功能层的厚度。
5.如权利要求4所述的方法，其中扩大所述沟道孔的所述上部包含：
调整硬屏蔽层的开口；以及
基于所述开口蚀刻所述交替绝缘体堆叠层，以扩大所述沟道孔的所述上部；
其中所述沟道孔的所述上部至少包含所述交替绝缘体堆叠层的顶部第二介电层和顶部第一介电层的一部分。
6.如权利要求5所述的方法，其中形成所述沟道结构包含：
在所述沟道孔的底部上形成磊晶层；
在所述沟道孔的侧壁上和在所述沟道孔的所述上部和所述下部之间的边界处的平台上形成所述功能层；
形成覆盖所述功能层的沟道层，所述沟道层与所述磊晶层接触；以及
形成覆盖所述沟道层的侧壁并填入所述沟道孔的填充结构。
7.如权利要求6所述的方法，其中形成所述沟道层包含：
形成覆盖所述功能层的第一沟道层；
去除所述第一沟道层和所述功能层的一部分以暴露所述磊晶层的表面，并将所述沟道孔的所述下部中的所述功能层与所述沟道孔的所述上部中的所述功能层分离；以及
形成第二沟道层，其覆盖所述第一沟道层和所述磊晶层暴露出的表面。
8.如权利要求6所述的方法，其中形成所述电极插塞包含：
去除所述填充结构的上部以在所述沟道孔的所述上部中形成凹槽；
在所述凹槽中形成所述电极插塞；以及
对所述电极插塞进行注入处理。
9.如权利要求1所述的方法，其中用所述多个导电层取代所述交替绝缘体堆叠层中的所述多个第二介电层包含：
去除所述交替绝缘体堆叠层中的所述多个第二介电层以形成多个沟槽；以及
沉积导电材料以填充所述多个沟槽以形成所述多个导电层。
10.如权利要求1所述的方法，其中还包括：
在所述交替绝缘体堆叠层中形成阶梯结构，其中所述第一绝缘层覆盖所述阶梯结构。
11.一种三维（3D）存储器件，包含：
交替叠层，位于基底上；
第一绝缘层，覆盖所述交替叠层；
沟道孔，穿过所述第一绝缘层和所述交替叠层，所述沟道孔的下部的第一直径小于所述沟道孔的上部的第二直径；
沟道结构，包含位于所述沟道孔的所述下部中的功能层；所述功能层包含在具有所述第二直径的所述沟道孔的上部以第二绝缘层分隔的阻挡层和隧穿层；以及
顶部选择栅极结构，位于所述沟道孔的所述下部的上方，包含：
电极插塞，位于所述沟道孔的所述上部中，以及
其中，所述第二绝缘层还被配置为位于所述电极插塞和所述交替叠层的顶部导电层之间。
12.如权利要求11所述的器件，其中：
所述顶部选择栅极结构是金属-氧化物-半导体晶体管，其被配置为用作漏极选择晶体管。
13.如权利要求11所述的器件，其中所述交替叠层包含：
沿垂直方向上堆叠的至少32个导电/介电层对，其中每个所述导电/介电层对包括介电层和导电层。
14.如权利要求11所述的器件，其中所述交替叠层包含：
沿垂直方向上堆叠的至少32个导电/介电层对，其中每个所述导电/介电层对包括氧化硅层和钨层。
15.如权利要求11所述的器件，其中：
所述第二直径和所述第一直径之间的差大于所述功能层的厚度。
16.如权利要求11所述的器件，其中所述沟道结构包含：
磊晶层，位于所述沟道孔的底部上，所述磊晶层的顶表面高于所述交替叠层的底部导电层的顶表面；
所述功能层，位于所述沟道孔的所述下部的侧壁上；
沟道层，覆盖所述功能层，所述沟道层与所述磊晶层接触；以及
填充结构，覆盖所述沟道层的侧壁并填充所述沟道孔。
17.如权利要求16所述的器件，其中：
所述阻挡层位于所述沟道孔的所述下部的所述侧壁上，被配置为阻挡电荷的流出；以及
所述隧穿层被配置为隧穿电荷。
18.如权利要求11所述的器件，还包括：
阶梯结构，位于所述交替叠层中，其中所述第一绝缘层覆盖所述阶梯结构。
CN202010114742.2A 2017-08-31 2018-07-30 三维存储器件及其制作方法 Active CN111092084B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN2017107723490 2017-08-31
CN201710772349.0A CN107527918B (zh) 2017-08-31 2017-08-31 一种3d nand存储器存储单元结构及其制造方法
CN201880005101.4A CN110088903B (zh) 2017-08-31 2018-07-30 三维存储器件及其制作方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201880005101.4A Division CN110088903B (zh) 2017-08-31 2018-07-30 三维存储器件及其制作方法

Publications (2)

Publication Number Publication Date
CN111092084A CN111092084A (zh) 2020-05-01
CN111092084B true CN111092084B (zh) 2021-02-19

Family

ID=60683002

Family Applications (4)

Application Number Title Priority Date Filing Date
CN201811540968.8A Active CN109473441B (zh) 2017-08-31 2017-08-31 一种3d nand存储器存储单元结构
CN201710772349.0A Active CN107527918B (zh) 2017-08-31 2017-08-31 一种3d nand存储器存储单元结构及其制造方法
CN202010114742.2A Active CN111092084B (zh) 2017-08-31 2018-07-30 三维存储器件及其制作方法
CN201880005101.4A Active CN110088903B (zh) 2017-08-31 2018-07-30 三维存储器件及其制作方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201811540968.8A Active CN109473441B (zh) 2017-08-31 2017-08-31 一种3d nand存储器存储单元结构
CN201710772349.0A Active CN107527918B (zh) 2017-08-31 2017-08-31 一种3d nand存储器存储单元结构及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201880005101.4A Active CN110088903B (zh) 2017-08-31 2018-07-30 三维存储器件及其制作方法

Country Status (4)

Country Link
US (1) US10541249B2 (zh)
CN (4) CN109473441B (zh)
TW (1) TWI691060B (zh)
WO (1) WO2019042058A1 (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109473441B (zh) 2017-08-31 2021-08-31 长江存储科技有限责任公司 一种3d nand存储器存储单元结构
WO2019222963A1 (en) * 2018-05-24 2019-11-28 Yangtze Memory Technologies Co., Ltd. Methods for repairing substrate lattice and selective epitaxy processing
CN109411480B (zh) * 2018-11-07 2020-04-21 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN109863587B (zh) 2019-01-25 2021-04-27 长江存储科技有限责任公司 在半导体器件中形成孔结构的方法
CN109887926B (zh) * 2019-02-01 2021-03-12 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN110112133A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 三维存储器件及其制备方法
US10910393B2 (en) * 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
WO2020258130A1 (en) 2019-06-27 2020-12-30 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
TWI699874B (zh) * 2019-09-27 2020-07-21 旺宏電子股份有限公司 半導體結構及其製造方法
US11721578B2 (en) * 2019-11-18 2023-08-08 Tokyo Electron Limited Split ash processes for via formation to suppress damage to low-K layers
KR20210072276A (ko) * 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
CN111244095B (zh) * 2020-03-25 2023-06-30 长江存储科技有限责任公司 三维存储器及其制备方法
KR20220000096A (ko) 2020-06-25 2022-01-03 삼성전자주식회사 반도체 소자
CN112259543A (zh) * 2020-10-13 2021-01-22 长江存储科技有限责任公司 一种三维存储器件及其制造方法
CN114335006A (zh) * 2020-11-13 2022-04-12 长江存储科技有限责任公司 三维存储器件及其形成方法
CN112635485B (zh) * 2020-12-15 2023-11-07 长江存储科技有限责任公司 三维存储器的制备方法
US11641746B2 (en) * 2021-02-25 2023-05-02 Sandisk Technologies Llc Three-dimensional memory device with peripheral circuit located over support pillar array and method of making thereof
CN113169188A (zh) * 2021-03-22 2021-07-23 长江存储科技有限责任公司 三维存储器件及其形成方法
CN113517298B (zh) * 2021-07-13 2023-04-18 长江存储科技有限责任公司 三维存储器、其制作方法及具有其的存储系统
CN117794229A (zh) * 2022-09-19 2024-03-29 长鑫存储技术有限公司 存储器和存储系统
WO2024118993A1 (en) * 2022-12-02 2024-06-06 Applied Materials, Inc. 3d memory including hollow epitaxial channels

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5100080B2 (ja) * 2006-10-17 2012-12-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100873894B1 (ko) * 2007-06-29 2008-12-15 삼성전자주식회사 반도체 장치의 제조 방법
US7471567B1 (en) * 2007-06-29 2008-12-30 Sandisk Corporation Method for source bias all bit line sensing in non-volatile storage
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
KR101489458B1 (ko) * 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
KR20100133212A (ko) * 2009-06-11 2010-12-21 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101519130B1 (ko) * 2010-10-05 2015-05-12 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
JP5398766B2 (ja) * 2011-03-16 2014-01-29 株式会社東芝 半導体装置及びその製造方法
KR101182942B1 (ko) * 2011-05-24 2012-09-13 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8835990B2 (en) * 2011-08-12 2014-09-16 Winbond Electronics Corp. 3D memory array
JP2013055204A (ja) * 2011-09-02 2013-03-21 Toshiba Corp 半導体記憶装置
JP5543950B2 (ja) * 2011-09-22 2014-07-09 株式会社東芝 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
CN103178064B (zh) * 2011-12-23 2016-08-03 旺宏电子股份有限公司 具有非捕捉型开关晶体管的存储器装置及其制造方法
KR102008422B1 (ko) * 2012-12-17 2019-08-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9252148B2 (en) 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
JP6226788B2 (ja) * 2014-03-20 2017-11-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びその製造方法
JP6230512B2 (ja) * 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ
CN104269405B (zh) * 2014-09-16 2017-08-11 华中科技大学 一种基于深孔填充的三维半导体存储器件及其制备方法
US9613973B2 (en) * 2014-10-03 2017-04-04 Micron Technology, Inc. Memory having a continuous channel
KR102247914B1 (ko) * 2014-10-24 2021-05-06 삼성전자주식회사 반도체 장치 및 그 제조방법
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
CN105870068A (zh) * 2016-04-14 2016-08-17 清华大学 存储装置及其制造方法
CN106409768B (zh) * 2016-04-19 2019-05-31 清华大学 Nand存储器结构、形成方法和三维存储器阵列
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
CN109473441B (zh) 2017-08-31 2021-08-31 长江存储科技有限责任公司 一种3d nand存储器存储单元结构

Also Published As

Publication number Publication date
CN107527918A (zh) 2017-12-29
US10541249B2 (en) 2020-01-21
TW201913976A (zh) 2019-04-01
CN109473441B (zh) 2021-08-31
CN110088903B (zh) 2020-03-03
CN110088903A (zh) 2019-08-02
CN109473441A (zh) 2019-03-15
CN111092084A (zh) 2020-05-01
CN107527918B (zh) 2019-02-12
US20190123054A1 (en) 2019-04-25
TWI691060B (zh) 2020-04-11
WO2019042058A1 (en) 2019-03-07

Similar Documents

Publication Publication Date Title
CN111092084B (zh) 三维存储器件及其制作方法
US11800710B2 (en) Three-dimensional memory devices and fabricating methods thereof
CN111180449B (zh) 形成三维存储设备的栅极结构的方法
CN113889480A (zh) 三维存储器器件及其制造方法
CN110088906B (zh) 三维存储器件中的高k电介质层及其形成方法
CN111527605B (zh) 三维存储器件及其制造方法
US11706920B2 (en) Three-dimensional memory devices and fabrication methods thereof
US11302715B2 (en) Three-dimensional memory devices and fabrication methods thereof
US11515165B2 (en) Semiconductor device and method
CN110896667A (zh) 三维存储器件及其制作方法
US20210296361A1 (en) Three-dimensional memory devices and fabrication methods thereof
CN112889152A (zh) 用于在三维存储器件中形成台阶的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant