CN113169188A - 三维存储器件及其形成方法 - Google Patents

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CN113169188A CN202180000915.0A CN202180000915A CN113169188A CN 113169188 A CN113169188 A CN 113169188A CN 202180000915 A CN202180000915 A CN 202180000915A CN 113169188 A CN113169188 A CN 113169188A
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Abstract

公开了三维(3D)存储器件及其形成方法。在某些方面中，一种3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；掺杂的半导体层；以及延伸穿过堆叠结构并且与掺杂的半导体层接触的沟道结构。该沟道结构沿第一方向包括复合电介质膜和半导体沟道。该复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对导电层中的最接近掺杂的半导体层的一个导电层。

Description

三维存储器件及其形成方法
背景技术
本公开涉及三维(3D)存储器件及其制造方法。
通过改善工艺技术、电路设计、编程算法、和制造工艺将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制通往和来自存储阵列的信号的外围器件。
发明内容
在一个方面中，3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；掺杂的半导体层；以及延伸穿过堆叠结构并与掺杂的半导体层接触的沟道结构。沟道结构沿第一方向包括复合电介质膜和半导体沟道。该复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对导电层中的最接近掺杂的半导体层的一个导电层。
在另一方面中，3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；以及延伸穿过堆叠结构的沟道结构。导电层包括一条或多条源选择栅极线以及多条字线。该沟道结构沿第一方向包括复合电介质膜和半导体沟道。该复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对一条或多条源选择栅极线。半导体沟道包括掺杂部分。该掺杂部分的一部分沿第一方向面对一条或多条源选择栅极线。
在又一方面中，一种系统包括被配置为存储数据的3D存储器件以及耦合至该3D存储器件的控制器电路。该3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；以及延伸穿过堆叠结构的沟道结构。导电层包括一条或多条源选择栅极线以及多条字线。该沟道结构沿第一方向包括复合电介质膜和半导体沟道。该复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对一条或多条源选择栅极线。该半导体沟道包括掺杂部分。该掺杂部分的一部分沿第一方向面对一条或多条源选择栅极线。该控制器电路被配置为经由导电层操作复合电介质膜。
在又一方面中，提供了用于形成3D存储器件的方法。在衬底上方形成填充层。在填充层上方形成堆叠结构。形成延伸穿过并且超出堆叠结构和填充层的沟道结构。该沟道结构包括第一电介质层、第二电介质层、第三电介质层和半导体沟道。顺次去除衬底、以及沟道结构的延伸超出填充层的部分，从而暴露沟道结构的一部分。用包括与第二电介质层不同的电介质材料的第四电介质层代替沟道结构的第二电介质层的一部分。
附图说明
被并入本文并形成说明书的一部分的附图示出了本公开的方面并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够制作和使用本公开。
图1A示出了根据本公开的一些方面的示例性3D存储器件的截面的侧视图。
图1B示出了根据本公开的一些方面的另一示例性3D存储器件的截面的侧视图。
图2A示出了根据本公开的一些方面的图1A中的3D存储器件中的示例性沟道结构的截面的放大侧视图。
图2B示出了根据本公开的一些方面的图1A中的3D存储器件中的另一示例性沟道结构的截面的放大侧视图。
图3A-3Q示出了根据本公开的一些方面的用于形成示例性3D存储器件的制作工艺。
图4A和图4B示出了根据本公开的一些方面的用于形成另一示例性3D存储器件的制作工艺。
图5示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法的流程图。
图6示出了根据本公开的一些方面的用于形成3D存储器件的另一示例性方法的流程图。
图7示出了根据本公开的一些方面的具有3D存储器件的示例性系统的块图。
图8A示出了根据本公开的一些方面的具有3D存储器件的示例性存储卡的图示。
图8B示出了根据本公开的一些方面的具有3D存储器件的示例性固态驱动器(SSD)的图示。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体构造和布置，但是应当理解这只是为了说明性目的。照此，在不脱离本公开的范围的情况下可以使用其他构造和布置。而且，还可以在各种各样的其他应用中采用本公开。如在本公开中描述的功能和结构特征可以彼此组合、调整、和修改，并且以未在附图中具体描绘的方式组合、调整、和修改，使得这些组合、调整、和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地根据上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构、或特性，或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地，至少部分地根据上下文，诸如“一个”或“所述”的术语可以同样被理解为表达单数用法或表达复数用法。另外，至少部分地根据上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定清楚描述的附加因素。
应当容易理解，在本公开中“上”、“上方”和“之上”的含义应当以最广义的方式进行解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征与另一个(一个或多个)元件或(一个或多个)特征的如图中所示的关系。除了在图中描述的取向以外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或以其他取向)，并且在本文使用的空间相对描述语可以以类似方式被相应地解释。
如本文所使用的，术语“衬底”是指在其上添加了后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代性地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区的材料部分。层可以在整个下层结构或上覆结构之上延伸，或者可以具有小于下层结构或上覆结构的范围。此外，层可以是均质或不均质连续结构的区，所述区具有的厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是一层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直互连接入(过孔)触点)和一个或多个电介质层。
在一些3D NAND存储器件中，选择性地生长半导体层，以包围沟道结构的侧壁，例如，其被称为侧壁选择性外延生长(SEG)。与作为沟道结构的源极端处的外延生长的另一种类型的半导体层(例如，底部SEG)相比，侧壁SEG的形成避免了蚀刻沟道孔的底表面处的存储膜和半导体沟道(又称为SONO穿孔)，由此增加了工艺窗口，尤其是在采用先进技术制作3D NAND存储器件时，例如，具有带有多堆栈架构的90级或更多级。
然而，由使用本征(纯的、未掺杂的)半导体材料(例如，本征多晶硅)来形成半导体沟道，因而在半导体沟道与侧壁SEG或与和半导体沟道接触的导电层之间存在相对高的势垒，由此在其间引入了高接触电阻。3D存储器件的电性能可能受到高接触电阻的影响。
此外，3D NAND存储器件的NAND存储串包括源极端处的源选择栅(SSG)晶体管，该晶体管使用沟道结构的存储膜的接近源极端的一部分作为栅极电介质。然而，由于存储膜往往是具有不同的电介质材料(例如，存储层中的氮化硅)的复合电介质膜，因而SSG晶体管的性能可能受到复合栅极电介质膜的影响。
为了解决前述问题，本公开引入了一种解决方案，在这种解决方案中，能够减小半导体沟道与侧壁SEG或导电层之间的接触电阻并且能够改善SSG晶体管性能。在一些实施方式中，对半导体沟道进行部分掺杂，使得半导体沟道的形成源极触点的部分被高度掺杂以降低势垒，同时使半导体沟道的形成存储单元的另一部分保持不被掺杂或者被低度掺杂。在一些实施方式中，从背面打开每个沟道结构的一端，以暴露相应的半导体沟道的掺杂部分，并且3D存储器件还包括电连接半导体沟道的暴露的掺杂部分的掺杂的半导体层，以进一步减小接触电阻和薄层电阻。例如，掺杂的半导体层可以包括通过代替沟道结构的复合电介质膜和帽盖层的部分而延伸沟道结构的插塞，以增加接触面积并且进一步减小接触电阻。因此，能够改善3D存储器件的电性能。
此外，与本公开的范围一致，沟道结构的复合电介质膜的面对SSG线的一部分可以变为具有相同的电介质材料(例如，氧化硅)的栅极电介质部分，由此改善对应的SSG晶体管的性能。在一些实施方式中，在制作工艺期间从背面采用氧化硅代替具有氮化硅的复合电介质膜的一部分，以形成复合电介质膜的栅极电介质部分。
图1A示出了根据本公开的一些方面的示例性3D存储器件100的截面的侧视图。在一些实施方式中，3D存储器件100是包括第一半导体结构102以及堆叠在第一半导体结构102之上的第二半导体结构104的接合芯片。根据一些实施方式，第一半导体结构102和第二半导体结构104在其间的接合界面106处连接。如图1A中所示，第一半导体结构102可以包括衬底101，衬底101可以包括硅(例如，单晶硅c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其他适当的材料。
3D存储器件100的第一半导体结构102可以包括衬底101上的外围电路108。应当指出，在图1A中包括x轴和y轴以进一步示出具有衬底101的3D存储器件100中的部件的空间关系。衬底101包括在x方向(即横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当半导体器件(例如3D存储器件100)的衬底(例如，衬底101)在y方向(即，垂直方向)上放置在半导体器件的最低平面中时，半导体器件的一个部件(例如，层或器件)是在另一个部件(例如，层或器件)“上”、“上方”还是“下方”，是在y方向上相对于半导体器件的衬底来确定的。在整个本公开中，应用了用于描述空间关系的相同概念。
在一些实施方式中，外围电路108被配置为控制和感测3D存储器件100。外围电路108可以是用于促进3D存储器件100的操作的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器、或电容器)。外围电路108可以包括形成在衬底101“上”的晶体管，其中，晶体管的全部或一部分形成在衬底301中(例如，在衬底101的顶表面下方)和/或直接在衬底101上。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)也可以形成在衬底101中。根据一些实施方式，具有先进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)的晶体管是高速的。应当理解，在一些实施方式中，外围电路108还可以包括与先进的逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(PLD))、或者存储电路(例如静态随机存取存储器(SRAM)和动态RAM(DRAM))。
在一些实施方式中，3D存储器件100的第一半导体结构102还包括在外围电路108上方的互连层(未示出)，以向和从外围电路108传输电信号。互连层可以包括多个互连(在本文中也称为触点)，包括横向互连线和垂直互连接入(VIA)触点。如本文中所使用的，术语“互连”可以宽泛地包括任何合适类型的互连，例如中端工艺(MEOL)互连和后端工艺(BEOL)互连。互连层还可以包括在其中可以形成互连线和VIA触点的一个或多个层间电介质(ILD)层(也称为金属间电介质(IMD)层)。换言之，互连层可以包括在多个ILD层中的互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低-k)电介质或其任何组合。
如图1A中所示，3D存储器件100的第一半导体结构102还可以包括在接合界面106处并且在互连层和外围电路108上方的接合层110。接合层110可以包括多个接合触点111和电隔离接合触点111的电介质。接合触点111可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。接合层110的剩余面积可以形成有电介质，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。接合层110中的接合触点111和周围的电介质可以用于混合接合。
类似地，如图1A中所示，3D存储器件100的第二半导体结构104还可以包括在接合界面106处并且在第一半导体结构102的接合层110上方的接合层112。接合层112可以包括多个接合触点113和电隔离接合触点113的电介质。接合触点113可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。接合层112的剩余面积可以形成有电介质，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。接合层112中的接合触点113和周围的电介质可以用于混合接合。根据一些实施例，接合触点113在接合界面106处与接合触点111接触。
如以下详细描述的，第二半导体结构104可以在接合界面106处以面对面的方式接合在第一半导体结构102的顶部上。在一些实施方式中，作为混合接合(也称为“金属/电介质混合接合”)的结果，接合界面106设置在接合层110与接合层112之间，所述混合接合是直接接合技术(例如，在不使用中间层(例如焊料或粘合剂)的情况下在表面之间形成接合)并且可以同时获得金属-金属接合和电介质-电介质接合。在一些实施方式中，接合界面106是接合层112和接合层110相遇并接合的地方。实际上，接合界面106可以是具有一定厚度的层，所述层包括第一半导体结构102的接合层110的顶表面和第二半导体结构104的接合层112的底表面。
在一些实施方式中，3D存储器件100的第二半导体结构104还包括在接合层112上方的互连层(未示出)以传输电信号。互连层可以包括多个互连，例如MEOL互连和BEOL互连。互连层还可以包括在其中可以形成互连线和VIA触点的一个或多个ILD层。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，3D存储器件100是NAND闪存存储器件，其中以NAND存储串的阵列的形式提供存储单元。每个NAND存储串可以包括相应的沟道结构124。如图1A中所示，每个沟道结构124可以垂直地延伸穿过多个均包括堆叠导电层116和堆叠电介质层118。交替的堆叠导电层116和堆叠电介质层118是存储堆叠层114的一部分。存储堆叠层114中的堆叠导电层116和堆叠电介质层118的对的数量确定3D存储器件100中的存储单元的数量。应当理解，在一些实施方式中，存储堆叠层114可以具有多堆栈架构(未示出)，该多堆栈架构包括在彼此之上堆叠的多个存储堆栈。每个存储堆栈中的堆叠导电层116和堆叠电介质层118的对的数量可以相同或不同。
存储堆叠层114可以包括多个交替的堆叠导电层116和堆叠电介质层118。存储堆叠层114中的堆叠导电层116和堆叠电介质层118可以在垂直方向上交替。换句话说，除了在存储堆叠层114的顶部或底部的那些，每个堆叠导电层116可以在两个侧面上被两个堆叠电介质层118邻接，并且每个堆叠电介质层118可以在两个侧面上被两个堆叠导电层116邻接。堆叠导电层116可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物或其任何组合。每个堆叠导电层116可以包括被粘合剂层和栅极电介质层包围的栅电极(栅极线)。堆叠导电层116的栅电极可以作为字线横向地延伸，终止于存储堆叠层114的一个或多个阶梯结构。堆叠电介质层118可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1A中所示，3D存储器件100的第二半导体结构104还可以包括在存储堆叠层114上方的填充层120。填充层120可以包括多晶硅、高介电常数(高k)电介质或金属。例如，高k电介质可以包括具有比氧化硅的介电常数高的介电常数的任何电介质材料(例如，k>3.7)。与填充层120充当包围沟道结构124的侧壁SEG和/或充当电连接沟道结构124的导电层的一些已知解决方案(例如，掺杂的多晶硅层)不同，3D存储器件100的第二半导体结构104中的填充层120可以不充当侧壁SEG和/或导电层，并且因而可以包括不同于掺杂的多晶硅的材料，例如，电介质(高k电介质)、金属(例如，W、Co、Cu或Al)、金属硅化物或未掺杂的多晶硅。应当理解，在一些示例中，填充层120也可以包括掺杂的多晶硅。
在一些实施方式中，每个沟道结构124包括填充有半导体沟道128和复合电介质膜126填充的沟道孔。如图1A中所示，沟道孔的其余空间可以部分地填充有包括电介质材料(例如，氧化硅)和/或气隙(未示出)的帽盖层127。沟道结构124可以具有圆柱形状(例如，柱形形状)。根据一些实施方式，帽盖层127、半导体沟道128和复合电介质膜126从柱的中心朝向柱的外表面按此顺序沿径向布置。复合电介质膜126可以沿横向方向(例如，图1A中的x方向)径向围绕半导体沟道128。复合电介质膜126可以被形成为横向位于半导体沟道128与堆叠导电层116和堆叠电介质层118之间。每个沟道结构124可以垂直地延伸穿过存储堆叠层114的交替的堆叠导电层116和堆叠电介质层118并且与填充层120接触。也就是说，沟道结构124可以在正y方向上延伸穿过存储堆叠层114。根据一些实施方式，复合电介质膜126的上端与填充层120和存储堆叠层114之间的界面(即填充层120的底表面和存储堆叠层114的顶表面)平齐。
在一些实施方式中，半导体沟道128包括硅，例如非晶硅、多晶硅或单晶硅。还参考图2A中的沟道结构124的放大侧视图，半导体沟道128可以包括掺杂部分128a和未掺杂部分128b。如下文针对制作工艺所述，从制作工艺的角度来看，在一些实施方式中，半导体沟道128的掺杂部分128a的一部分在第一方向(例如，图2A中的正y方向)上延伸超出存储堆叠层114。也就是说，掺杂部分128a的上端可以在填充层120和存储堆叠层114之间的界面(即填充层120的底表面和存储堆叠层114的顶表面)上方。如下文针对掺杂的半导体层122的插塞123所述，掺杂部分128a的延伸超出存储堆叠层114的部分可以延伸到插塞123中。也就是说，掺杂部分128a的延伸部分可以嵌入到插塞123中并且被插塞123径向包围，如图2A中的穿过插塞123的截面的顶部平面图中所示。在一些实施方式中，插塞123可以与掺杂部分128a的延伸部分具有相同的材料，连同相同类型的掺杂剂和掺杂分布。因此，应当理解，半导体沟道128的掺杂部分128a的延伸部分和掺杂的半导体层122的插塞123之间的界面和边界可能变得不可区分并因而不能在3D存储器件100中分辨出来。换言之，从结构角度来看，也可以将掺杂部分128a的进入插塞123中的延伸部分不视为半导体沟道128的一部分，并且半导体沟道128的掺杂部分128a在垂直方向上可以不延伸超出存储堆叠层114。相反，半导体沟道128和复合电介质膜126的上端可以与填充层120和存储堆叠层114之间的界面(即填充层120的底表面和存储堆叠层114的顶表面)平齐。也就是说，沟道结构124的上端可以在填充层120和存储堆叠层114之间的界面处与掺杂的半导体沟道的插塞123接触。
在一些实施方式中，半导体沟道128的掺杂部分128a在与第一方向相对的第二方向(例如，图2A中的负y方向)上延伸超出堆叠导电层116中的一个。应当理解，堆叠导电层116中的接近填充层120的一个或多个可以是源选择栅极线201(SSG线，有时称为底部选择栅极(BSG)线)，并且其余的堆叠导电层116可以包括字线203。根据一些实施方式，半导体沟道128的掺杂部分128a还延伸超出最接近填充层120的源选择栅极线201。应当理解，如果3D存储器件100的第二半导体结构104包括不止一条源选择栅极线201，那么掺杂部分128a可以延伸超出所有源选择栅极线201。另一方面，掺杂部分128a可以不进一步延伸以沿垂直于第一方向的第二方向(例如，图2A中的x方向)面对字线203。也就是说，根据一些实施方式，掺杂部分128a的下端在垂直方向上在源选择栅极线201和字线203之间。
在一些实施方式中，半导体沟道128的掺杂部分128a包括N型掺杂多晶硅。掺杂剂可以是任何适当的N型掺杂剂，例如磷(P)、砷(Ar)或锑(Sb)，它们贡献自由电子并且增加本征半导体的导电性。在一些实施方式中，掺杂部分128a的掺杂浓度在约1019cm-3和约1021cm-3之间，例如，在1019cm-3和1021cm-3之间(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3、通过下端由这些值中的任何值界定的任何范围，或者在由这些值中的任何两个值限定的任何范围内)。与本征半导体相比，本文公开的掺杂部分128a的掺杂浓度可以显著减小半导体沟道128与掺杂的半导体层122之间的接触电阻。应当理解，在一些示例中，掺杂剂的扩散可以被局限在半导体沟道128的掺杂部分128a中，从而使半导体沟道128的其余部分(即，面对字线203的部分)是仍然包括本征半导体的未掺杂部分128b，所述本征半导体例如是本征多晶硅(即，掺杂浓度标称为零)。上文描述的掺杂浓度分布可以减小半导体沟道128的掺杂部分128a(为对应的NAND存储串的源极实现电连接)处的势垒、接触电阻和薄层电阻，而不改变半导体沟道128的形成NAND存储串的存储单元的未掺杂部分128b的本征性质。
如图2A中所示，在一些实施方式中，复合电介质膜126沿垂直方向(例如，图2A中的y方向)包括栅极电介质部分126a和存储部分126b。栅极电介质部分126a和存储部分126b可以在垂直方向上相互接触。与半导体沟道128的掺杂部分128a类似，复合电介质膜126的栅极电介质部分126a可以在垂直方向(例如，图2A中的负y方向)延伸超出堆叠导电层116中的一个。也就是说，在一些实施方式中，复合电介质膜126的栅极电介质部分126a也延伸超出最接近填充层120的源选择栅极线201。应当理解，如果3D存储器件100的第二半导体结构104包括不止一条源选择栅极线201，那么栅极电介质部分126a可以延伸超出所有源选择栅极线201。换言之，复合电介质膜126的栅极电介质部分126a的一部分沿横向方向(例如，图2A中的x方向)面对堆叠导电层116中的最接近掺杂的半导体层122的至少一个堆叠导电层，例如，一条或多条源选择栅极线201。与半导体沟道128的未掺杂部分128b类似，复合电介质膜126的存储部分126b可以沿横向方向(例如，图2A中的x方向)面对字线203。
如图2A中的穿过复合电介质膜126的存储部分126b的截面的底部平面图中所示，存储部分126b可以包括沿横向方向(例如，图2A中的x方向)堆叠的隧穿层214、存储层213(又称为“电荷捕获层”)和阻隔层211。根据一些实施方式，帽盖层127、半导体沟道128(例如，未掺杂部分128b)以及存储部分126b的隧穿层214、存储层213和阻隔层211从柱的中心朝向柱的外表面按此顺序沿径向布置。隧穿层214可以包括氧化硅、氮氧化硅或其任何组合。存储层213可以包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层211可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，复合电介质膜126的存储部分126b可以包括氧化硅/氮化硅/氧化硅(ONO)的复合层。换言之，隧穿层214、存储层213和阻隔层211可以分别包括氧化硅、氮化硅和氧化硅。
如图2A中的穿过复合电介质膜126的栅极电介质部分126a的截面的中间平面图中所示，栅极电介质部分126a可以包括沿横向方向(例如，图2A中的x方向)堆叠的第一栅极电介质层205、第二栅极电介质层207和第三栅极电介质层209。根据一些实施方式，帽盖层127、半导体沟道128(例如，掺杂部分128a)以及栅极电介质部分126a的第三栅极电介质层209、第二栅极电介质层207和第一栅极电介质层205从柱的中心朝向柱的外表面按此顺序沿径向布置。在一些实施方式中，第一、第二和第三栅极电介质层205、207和209包括相同的电介质材料，例如，氧化硅。在这种情况下，应当理解，第一、第二和第三栅极电介质层205、207和209之间的界面和边界可能变得不可区分并因而不能在3D存储器件100中分辨出来。换言之，复合电介质膜126的栅极电介质部分126a可以被视为具有带有相同的电介质材料(例如，氧化硅)的单个电介质层。
第一栅极电介质层205可以在垂直方向上与阻隔层211接触，第二栅极电介质层207可以在垂直方向上与存储层213接触，并且第三栅极电介质层209可以在垂直方向上与隧穿层214接触。在一些实施方式中，第一栅极电介质层205和阻隔层211包括相同的电介质材料，例如，氧化硅。在一些实施方式中，第三栅极电介质层209和隧穿层214包括相同的电介质材料，例如，氧化硅。例如，阻隔层211、隧穿层214以及第一和第三栅极电介质层205和209中的每个可以包括氧化硅。在这种情况下，应当理解，第一栅极电介质层205与阻隔层211之间的界面和边界以及第三栅极电介质层209与隧穿层214之间的界面和边界可能变得不可区分并因而不能在3D存储器件100中分辨出来。相反，在一些实施方式中，第二栅极电介质层207和存储层213具有不同的电介质材料。例如，存储层213可以包括氮化硅，而第二栅极电介质层207则可以包括不同于氮化硅的电介质材料。在一个示例中，第二栅极电介质层207可以包括氧化硅。
通过面对(一条或多条)源选择栅极线201，复合电介质膜126的栅极电介质部分126a可以充当对应于沟道结构124的NAND存储串的SSG晶体管的栅极电介质。与包括具有氮化硅的存储层213的存储部分126b相比，栅极电介质部分126a可以具有没有氮化硅的更加均匀的电介质材料(例如，仅有氧化硅)，以改善SSG晶体管的性能。另一方面，复合电介质膜126的面对字线203的存储部分126b可以保持其功能作为对应于沟道结构124的NAND存储串的存储单元的存储膜(包括具有氮化硅的存储层213)。如下文针对制作工艺所述，可以首先形成沿横向方向堆叠的三个电介质层，并且之后可以采用氧化硅部分地代替中间电介质层的氮化硅，以形成本文公开的复合电介质膜126。
与本公开的范围一致，复合电介质膜126的栅极电介质部分126a可以包括一个或多个气隙(即，不完全填充有(一种或多种)电介质材料)，如图2B中所示。在一些实施方式中，栅极电介质部分126a的第二电介质层207的全部被气隙替代，如图2B中所示。应当理解，在一些示例中，只有栅极电介质部分126a的第二电介质层207的一部分可以被一个或多个气隙替代。也就是说，栅极电介质部分126a的第二电介质层207可以包括电介质材料(例如，氧化硅)中的(一个或多个)气隙。尽管未示出，但还应当理解的是，在一些示例中，第一电介质层205和/或第三电介质层209也可以部分或完全地填充有气隙，与图2B中的第二电介质层207类似。因此，在一些实施方式中，复合电介质膜126的栅极电介质部分126a和存储部分126b可以沿垂直方向不完全相互接触，而是在中间具有一些空间(例如，气隙)。在一些实施方式中，复合电介质膜126的栅极电介质部分126a中的(一个或多个)气隙是由于制作变化或缺陷而形成的(一个或多个)空隙。在一些实施方式中，在复合电介质膜126的栅极电介质部分126a中形成(一个或多个)气隙，以避免栅极电介质部分126a由于施加至对应的SSG晶体管的栅极电介质的高电压而被击穿，例如，由于擦除操作中的栅致漏极泄漏(GIDL)效应。
在一些实施方式中，沟道结构124还包括沟道结构124的底部部分中(例如，在下端处)的沟道插塞129。如文中所使用的，在衬底101被放置在3D存储器件100的最低平面中时，部件(例如，沟道结构124)的上端是在y方向上更远离衬底101的端部，并且部件(例如，沟道结构124)的下端是在y方向上更接近衬底101的端部。沟道插塞129可以包括半导体材料(例如，多晶硅)。在一些实施方式中，沟道插塞129充当沟道结构124的漏极。
如图1A中所示，在一些实施方式中，3D存储器件100的第二半导体结构104包括掺杂的半导体层122。每个沟道结构124可以在垂直方向上延伸穿过存储堆叠层114，并且与掺杂的半导体层122接触。在一些实施方式中，每个半导体沟道128的掺杂部分128a的一部分在垂直方向上延伸超出存储堆叠层114，并与掺杂的半导体层122接触，使得掺杂的半导体层122通过多个沟道结构124的半导体沟道128的掺杂部分128a来电连接多个沟道结构124。例如，掺杂的半导体层122可以用或不用填充层120(取决于填充层120是否导电)在同一块中的NAND存储串的阵列的源极之间提供电连接，即，阵列公共源极(ACS)。换言之，填充层120可以不必包括导电材料，例如金属或掺杂的多晶硅，因为掺杂的半导体层122自身能够电连接多个NAND存储串的源极。因此，可以放宽对填充层120的材料和尺寸约束条件。
如图1A中所示，在一些实施方式中，掺杂的半导体层122包括两个部分：与填充层120接触的板121；以及均从板121延伸到填充层120中并且与沟道结构124的半导体沟道128接触的插塞123。根据一些实施方式，掺杂的半导体层122的板121处于填充层120上方并且与之接触。通过在多个沟道结构124上方横向延伸，板121可以连接多个插塞123，插塞123中的每个与相应的沟道结构124接触。还参考图2A，根据一些实施方式，半导体沟道128的掺杂部分128a延伸到掺杂的半导体层122的插塞123中。如下文针对3D存储器件100的制作详细所述，可以去除沟道结构124的一部分，从而在填充层120中形成凹陷，插塞123可以形成到该凹陷中。而且，掺杂的半导体层122的插塞123可以在垂直方向上与复合电介质膜126的栅极电介质部分126a以及帽盖层127接触。如图2A中所示，在一些实施方式中，插塞123突出到填充层120中，使得插塞123的下端与填充层120和存储堆叠层114之间的界面平齐。也就是说，根据一些实施方式，复合电介质膜126和帽盖层127由于插塞123的存在而不延伸超出存储堆叠层114。
如下文详细所述，存储堆叠层114的形成以及半导体沟道128的掺杂部分128a和掺杂的半导体层122的形成可以发生在填充层120的相对侧处，由此避免了通过延伸穿过存储堆叠层114的开口的任何沉积或蚀刻工艺，由此减少了制作复杂性和成本，并且增加了良率和垂直可缩放性。
与半导体沟道128的掺杂部分128a类似，在一些实施方式中，掺杂的半导体层122(包括板121和插塞123)也包括N型掺杂的多晶硅。掺杂剂可以是任何适当的N型掺杂剂，例如P、Ar或Sb，它们贡献自由电子并且增加了本征半导体的导电性。与半导体沟道128的掺杂部分128a类似，在一些实施方式中，掺杂的半导体层122的掺杂浓度在约1019cm-3和约1021cm-3之间，例如，在1019cm-3和1021cm-3之间(例如，1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、6×1019cm-3、7×1019cm-3、8×1019cm-3、9×1019cm-3、1020cm-3、2×1020cm-3、3×1020cm-3、4×1020cm-3、5×1020cm-3、6×1020cm-3、7×1020cm-3、8×1020cm-3、9×1020cm-3、1021cm-3、通过下端由这些值中的任何值界定的任何范围，或者在由这些值中的任何两个值限定的任何范围内)。与本征半导体相比，本文公开的掺杂的半导体层122的掺杂浓度可以显著减小半导体沟道128与掺杂的半导体层122之间的接触电阻以及掺杂的半导体层122的薄层电阻。如下文所详细描述的，在一些实施方式中，半导体沟道128的掺杂部分128a和掺杂的半导体层122由于在其上执行的同一局部活化工艺而具有带有相同的掺杂剂以及连续的掺杂分布的相同材料(例如，N型掺杂的多晶硅)。因而，应当理解，半导体沟道128的掺杂部分128a和掺杂的半导体层122的插塞123之间的界面和边界可能变得不可区分并因而不能在3D存储器件100中分辨出来。
通过对半导体沟道128和掺杂的半导体层122进行掺杂和接触，能够减小NAND存储串之间(即同一块中的NAND存储串的ACS处)的接触电阻，由此改善3D存储器件100的电性能。如图1A和图2中所示，通过将插塞123延伸到填充层120中，半导体沟道128的掺杂部分128a能够嵌入在掺杂的半导体层122的插塞123中，由此增加半导体沟道128和掺杂的半导体层122之间的接触面积，从而进一步减小其间的接触电阻。N型掺杂的半导体层122能够实现用于3D存储器件100的擦除操作的栅致漏极泄漏(GIDL)辅助体偏置。(一条或多条)源选择栅极线201周围的GIDL能够生成从对应的NAND存储串的源极到半导体沟道128中的空穴电流(即，源极泄漏电流)，以提高用于擦除操作的体电势。也就是说，根据一些实施方式，N型掺杂的半导体层122被配置为在执行擦除操作时生成GIDL辅助体偏置。在一些实施方式中，通过还对半导体沟道128的面对(一条或多条)源选择栅极线201的部分进行掺杂以及通过在复合电介质膜126的面对(一条或多条)源选择栅极线201的部分中以氧化硅代替氮化硅，能够进一步增强GIDL效应。
如图1A所示，3D存储器件100的第二半导体结构104还可以包括绝缘结构130，绝缘结构130均垂直地延伸穿过存储堆叠层114的交替的堆叠导电层116和堆叠电介质层118。根据一些实施方式，绝缘结构130停止在填充层120的底表面处，即，不垂直地延伸到填充层120中。也就是说，绝缘结构130的顶表面可以与填充层120的底表面平齐。每个绝缘结构130还可以横向延伸，从而将沟道结构124分成多个块。也就是说，存储堆叠层114可以通过绝缘结构130被划分成多个存储块，使得沟道结构124的阵列能够被分到每个存储块中。与包括正面ACS触点的现有3D NAND存储器件中的狭缝结构不同，根据一些实施方式，绝缘结构130在其中不包括任何触点(即，不充当源极触点)，并且因而不与堆叠导电层116引入寄生电容和泄漏电流。在一些实施方式中，每个绝缘结构130包括填充有一种或多种电介质材料的开口(例如，狭缝)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每个绝缘结构130可以填充有氧化硅。应当理解，在一些示例(如图1A中所示)中，绝缘结构130可以部分地填充有非电介质材料(例如，多晶硅)，以调整绝缘结构130的机械特性，例如，硬度和/或应力。
此外，如下文详细所述，由于用于形成绝缘结构130的开口未被用于形成掺杂的半导体层122和半导体沟道128的掺杂部分128a，因而随着交替的堆叠导电层116和堆叠电介质层118的数量的增加，开口的增加的深宽比(例如，大于50)将不影响掺杂的半导体层122和半导体沟道128的掺杂部分128a的形成。
替代正面源极触点，3D存储器件100可以包括在掺杂的半导体层122上方并且与掺杂的半导体层122接触的一个或多个背面源极触点132，如图1A中所示。源极触点132和存储堆叠层114(以及穿过其中的绝缘结构130)可以设置在填充层120的相对侧处，并因而被视为“背面”源极触点。在一些实施方式中，源极触点132通过掺杂的半导体层122电连接至沟道结构124的半导体沟道128。源极触点132可以包括任何适当类型的触点。在一些实施方式中，源极触点132包括VIA触点。在一些实施方式中，源极触点132包括横向延伸的壁状触点。源极触点132可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，氮化钛(TiN))包围的硅化物层。
如图1A中所示，3D存储器件100还可以包括在源极触点132上方并与之电连接的BEOL互连层133，以用于焊盘引出，例如，从而在3D存储器件100和外部电路之间传递电信号。在一些实施方式中，互连层133包括在掺杂的半导体层122上的一个或多个ILD层134以及在ILD层134上的再分布层136。根据一些实施方式，源极触点132的上端与ILD层134的顶表面和再分布层136的底表面平齐，并且源极触点132垂直地延伸穿过ILD层134以与掺杂的半导体层122接触。互连层133中的ILD层134可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层133中的再分布层136可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，互连层133还包括作为最外层的钝化层138，以用于3D存储器件100的钝化和保护。再分布层136的一部分可以从钝化层138暴露，以作为接触焊盘140。也就是说，3D存储器件100的互连层133还可以包括用于线接合和/或与内插器接合的接触焊盘140。如下文针对制作工艺所述，在一些实施方式中，源极触点132和再分布层136可以由同一工艺形成并且具有相同的材料，例如，Al。因而，在一些示例中，源极触点132可以被视为BEOL互连层133的一部分。
在一些实施方式中，3D存储器件100的第二半导体结构104还包括穿过掺杂的半导体层122和填充层120的触点142和144。根据一些实施方式，由于掺杂的半导体层122可以包括多晶硅，因而触点142和144是穿硅触点(TSC)。在一些实施方式中，触点142延伸穿过掺杂的半导体层122、填充层120和ILD层134，从而与再分布层136接触，使得掺杂的半导体层122通过源极触点132和互连层133的再分布层136电连接至触点142。在一些实施方式中，触点144延伸穿过掺杂的半导体层122、填充层120和ILD层134，从而与接触焊盘140接触。触点142和触点144均可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，TiN)包围的硅化物层。在一些实施方式中，至少触点144还包括间隔部(例如，电介质层)，以使触点144与掺杂的半导体层122和填充层120电隔离。
在一些实施方式中，3D存储器件100还包括外围触点146和148，它们均垂直地在存储堆叠层114之外延伸。每个外围触点146或148具有的深度可以大于存储堆叠层114的深度，从而在存储堆叠层114之外的外围区中从接合层112垂直地延伸至填充层120。在一些实施方式中，外围触点146在触点142以下并与之接触，使得掺杂的半导体层122至少通过源极触点132、再分布层136、触点142和外围触点146电连接至第一半导体结构102中的外围电路108。在一些实施方式中，外围触点148在触点144以下并与之接触，使得第一半导体结构102中的外围电路108至少通过触点144和外围触点148电连接至接触焊盘140，以用于焊盘引出。外围触点146和触点148均可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，TiN)包围的硅化物层。
如图1A中所示，3D存储器件100也包括作为互连结构的一部分的各种局部触点(也称为“C1”)，所述各种局部触点与存储堆叠层114中的结构直接接触。在一些实施方式中，局部触点包括沟道局部触点150，沟道局部触点150均位于相应的沟道结构124的下端下方并与之接触。每个沟道局部触点150可以电连接到位线触点(未示出)以用于位线扇出。在一些实施方式中，局部触点还包括字线局部触点152，字线局部触点152均在存储堆叠层114的阶梯结构处的相应的堆叠导电层116(包括字线)下方并与之接触，以用于字线扇出。局部触点(例如沟道局部触点150和字线局部触点152)可以至少通过接合层112和110电连接到第一半导体结构102的外围电路108。局部触点(例如沟道局部触点150和字线局部触点152)均可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或被粘合剂层(例如，TiN)包围的硅化物层。
尽管图1A中示出了示例性3D存储器件100，但是应当理解，通过改变第一半导体结构102和第二半导体结构104的相对位置、背面源极触点132或已知的正面源极触点(未示出)的使用和/或焊盘引出位置(例如，穿过第一半导体结构102和/或第二半导体结构104)，3D存储器件的任何其他适当的架构均可在本公开中适用，且不对其做进一步的详细阐述。
图1B示出了根据本公开的一些实施方式的另一示例性3D存储器件160的截面的侧视图。3D存储器件160与3D存储器件100类似，除了掺杂的半导体层122以及复合电介质膜126和帽盖层127的上端的不同的结构。应当理解，为了便于描述，未重复3D存储器件160和100两者中的其他相同结构的细节。
如图1B中所示，根据一些实施方式，掺杂的半导体层122不包括延伸到填充层120中的任何插塞(例如，图1A中的插塞123)。也就是说，在一些实施方式中，整个掺杂的半导体层122可以被视为板121。在没有延伸到填充层120中的插塞123的情况下，沟道结构124(包括复合电介质膜126和帽盖层127)可以在垂直方向(例如，图1B中的正y方向)上延伸超出存储堆叠层114并且与掺杂的半导体层122接触。也就是说，复合电介质膜126的上端、半导体沟道128的上端和帽盖层127的上端可以相互平齐并且与掺杂的半导体层122接触。
图7示出了根据本公开的一些方面的具有3D存储器件的示例性系统700的块图。系统700可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者任何其他适当的具有其中的存储设备的电子设备。如图7中所示，系统700可以包括主机708和存储系统702，存储系统702具有一个或多个3D存储器件704和存储控制器706。主机708可以是电子设备的处理器，例如，中央处理单元(CPU)，或片上系统(SoC)，例如，应用处理器(AP)。主机708可以被配置为向或从3D存储器件704发送或接收数据。
3D存储器件704可以是本文公开的任何3D存储器件，例如，图1A和图1B中所示的3D存储器件100和160。在一些实施方式中，每个3D存储器件704包括NAND闪速存储器。与本公开的范围一致，可以对3D存储器件704的半导体沟道进行部分掺杂，使得半导体沟道的形成源极触点的部分被高度掺杂以降低势垒，同时使半导体沟道的形成存储单元的另一部分保持不被掺杂或者被低度掺杂。可以从背面打开3D存储器件704的每个沟道结构的一端，从而暴露相应的半导体沟道的掺杂部分。3D存储器件704还可以包括电连接半导体沟道的暴露的掺杂部分的掺杂的半导体层，从而进一步减小接触电阻和薄层电阻。此外，3D存储器件704可以包括具有面对(一条或多条)源选择栅极线的栅极电介质部分的复合电介质膜。栅极电介质部分可以没有氮化硅(例如，仅包括氧化硅)，并且充当SSG晶体管的栅极电介质。因此，可以改善3D存储器件704的电性能，其继而改善存储系统702和系统700的性能，例如，从而实现更高的操作速度。
根据一些实施方式，存储控制器706(又称为控制器电路)耦合至3D存储器件704和主机708，并且被配置为控制3D存储器件704。例如，该控制器电路可以被配置为经由堆叠导电层116(例如，(一条或多条)源选择栅极线201)操作复合电介质膜126。存储控制器706可以管理存储在3D存储器件704中的数据，并且与主机708通信。在一些实施方式中，存储控制器706被设计为在低占空比环境下操作，所述低占空比环境比如安全数字(SD)卡、紧凑闪存(CF)卡、通用串行总线(USB)闪速驱动器或者在诸如个人计算机、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储控制器706被设计为在高占空比环境下操作，所述高占空比环境比如SSD或嵌入式多媒体卡(eMMC)，其被用作用于诸如智能电话、平板电脑、膝上型计算机等的移动设备的数据存储设备以及企业存储阵列。存储控制器706可以被配置为控制3D存储器件704的操作，例如读取、擦除和编程操作。存储控制器706还可以被配置为管理与存储在或者将被存储在3D存储器件704中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储控制器706还被配置为处理与从3D存储器件104读取或者被写入到3D存储器件704的数据有关的纠错码(ECC)。还可以由存储控制器706执行任何其他适当的功能，例如，对3D存储器件704格式化。存储控制器706可以根据特定通信协议与外部设备(例如，主机708)通信。例如，存储控制器706可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储控制器706和一个或多个3D存储器件704可以被集成到各种类型的存储设备中，例如，被包括在同一封装(例如通用闪速存储(UFS)封装或eMMC封装)中。也就是说，存储系统702可以被实施并且封装到不同类型的最终电子产品中。在如图8A中所示的一个示例中，存储控制器706和单个3D存储器件704可以被集成到存储卡802中。存储卡802可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡802还可以包括将存储卡802与主机(例如，图7中的主机708)电耦合的存储卡连接器804。在如图2B中所示的另一示例中，存储控制器706和多个3D存储器件704可以被集成到SSD 806中。SSD 806还可以包括将SSD 806与主机(例如，图7中的主机708)电耦合的SSD连接器808。在一些实施方式中，SSD 806的存储容量和/或操作速度高于存储卡802的存储容量和/或操作速度。
图3A-3Q示出了根据本公开的一些实施方式的用于形成示例性3D存储器件的制作工艺。图5示出了根据本公开的一些实施方式的用于形成示例性3D存储器件的方法500的流程图。图3A-3Q以及图5中所示的3D存储器件的示例包括图1A中所示的3D存储器件100。将一起描述图3A-3Q以及图5。应当理解，方法500中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图5中所示的顺序执行的。
参考图5，方法500开始于操作502，在该操作中，在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图3G所示，采用多种工艺在硅衬底350上形成多个晶体管，所述多种工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)以及任何其他适当的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底350中形成充当例如晶体管的源极区和/或漏极区的掺杂区(未示出)。在一些实施方式中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积在硅衬底350中形成隔离区(例如，STI)。晶体管能够在硅衬底350上形成外围电路352。
如图3G所示，在外围电路352上方形成接合层348。接合层348包括电连接至外围电路352的接合触点。为了形成接合层348，使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的一种或多种薄膜沉积工艺来沉积ILD层；使用湿法蚀刻和/或干法蚀刻(例如，反应离子蚀刻(RIE))以及随后的一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他适当的工艺或其任何组合)来形成穿过ILD层的接合触点。
方法500进行至操作504，如图5所示，在该操作中，在第二衬底上方形成填充层，并且在该填充层上方形成堆叠结构。该填充层和堆叠结构可以形成在可以在其上形成半导体器件的第二衬底的正面上。第二衬底可以是硅衬底。应当理解，由于第二衬底可能从最终产品被去除，因而第二衬底可以是由任何适当的材料制成的虚设晶圆(例如，载体衬底)的一部分，以减少第二衬底的成本，例如，所述材料可以是玻璃、蓝宝石、塑料、硅，这里仅举出几个例子。在一些实施方式中，该衬底是载体衬底。在一些实施方式中，该填充层包括多晶硅、高k电介质或金属，并且该堆叠结构包括具有交替的堆叠电介质层和堆叠牺牲层的电介质堆叠层。应当理解，在一些示例中，该堆叠结构可以包括具有交替的堆叠电介质层(例如，氧化硅层)和堆叠导电层(例如，多晶硅层)的存储堆叠层。
为了更好地控制将在第二衬底上形成的各种结构的测量和表面平坦度，可以在第二衬底和填充层之间形成各种各样的停止层。在一些实施方式中，在第二衬底和填充层之间顺次形成第一停止层和第二停止层。第一停止层可以包括氧化硅或氮化硅，并且第二停止层可以包括氧化硅或多晶硅。在一些实施方式中，在第二停止层和填充层之间形成第三停止层，例如，氮化硅层或多晶硅层。在一些实施方式中，在第二衬底和填充层之间形成单个停止层，例如，氧化硅层或高k电介质层。
如图3A中所示，第一停止层303形成在载体衬底302上方，第二停止层304形成在第一停止层303上，并且填充层306形成在第二停止层304上。填充层306可以包括多晶硅、高k电介质或金属。在从正面蚀刻沟道孔时，第二停止层304可以充当蚀刻停止层，并因而可以包括相对于直接在第二停止层304上的材料具有高蚀刻选择性(例如，大于约5)的任何适当的材料，例如氧化硅或多晶硅。在从背面去除载体衬底302时，第一停止层303可以充当CMP/蚀刻停止层，并因而可以包括除了载体衬底302的材料之外的任何适当的材料，例如氮化硅或氧化硅。应当理解，在一些示例中，可以在载体衬底302和第一停止层303之间形成焊盘氧化物层(例如，氧化硅层)，以使不同层之间的应力缓和并避免剥离。
如图3A中所示，可以使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在载体衬底302上顺次形成氧化硅层(焊盘氧化物层)、氮化硅层(第一停止层303)和氧化硅层(第二停止层304)的堆叠层。在一些实施方式中，通过使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在第二停止层304上沉积多晶硅或者任何其他适当的材料(例如高k电介质或金属)而形成填充层306。为了便于描述，本公开通篇使用图3A中所示的停止层的组合来描述制作工艺。然而，应当理解，在其他示例中也可以使用(一种或多种)停止层的任何其他适当的组合。在未示出的示例中，可以使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在载体衬底302上形成单个氧化物层或高k电介质层(作为第一停止层303和第二停止层304)。
如图3B所示，包括多对的第一电介质层(本文被称为“堆叠牺牲层”312)和第二电介质层(本文被称为“堆叠电介质层”310，在文中与前者一起被称为“电介质层对”)的电介质堆叠层308被形成在填充层306上。根据一些实施方式，电介质堆叠层308包括交替的堆叠牺牲层312和堆叠电介质层310。堆叠电介质层310和堆叠牺牲层312可以交替地沉积在载体衬底302上方的填充层306上，以形成电介质堆叠层308。在一些实施方式中，每个堆叠电介质层310包括一层氧化硅，并且每个堆叠牺牲层312包括一层氮化硅。电介质堆叠层308可以是通过一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。如图3B中所示，可以在电介质堆叠层308的边缘上形成阶梯结构。该阶梯结构可以是通过朝向载体衬底302对电介质堆叠层308的电介质层对执行多个所谓的“修整-蚀刻”循环而形成的。由于施加至电介质堆叠层308的电介质层对的重复的修整-蚀刻循环，电介质堆叠层308可以具有一个或多个倾斜边缘以及比底部电介质层对短的顶部电介质层对，如图3B中所示。
方法500进行至操作506，如图5所示，在该操作中，形成延伸穿过并超出电介质堆叠层和填充层的沟道结构。该沟道结构可以包括第一电介质层、第二电介质层、第三电介质层和半导体沟道。在一些实施方式中，为了形成沟道结构，形成延伸穿过电介质堆叠层和填充层并且停止在第二停止层处的沟道孔，并且在沟道孔中顺次形成第一电介质层、第二电介质层、第三电介质层和半导体沟道。在一些实施方式中，第二电介质层包括不同于第一电介质层和第三电介质层的电介质材料。例如，第二电介质层可以包括氮化硅。
如图3B中所示，每个沟道孔是垂直地延伸穿过并且超出电介质堆叠层308和填充层306并且停止在第二停止层304处的开口。在一些实施方式中，形成多个开口，使得每个开口变成用于在后面的工艺中生长单个的沟道结构314的位置。在一些实施方式中，用于形成沟道结构314的沟道孔的制作工艺包括湿法蚀刻和/或干法蚀刻，例如，深RIE(DRIE)。根据一些实施方式，对沟道孔的蚀刻持续进行直到被第二停止层304(例如氧化硅或多晶硅)停止为止。在一些实施方式中，可以控制蚀刻条件，例如蚀刻速率和时间，以确保每个沟道孔已经抵达第二停止层304并且被其停止，从而使沟道孔和形成在其中的沟道结构314之间的挖孔变化最小化。应当理解，取决于具体的蚀刻选择性，一个或多个沟道孔可以在很小的程度上延伸到第二停止层304中，在本公开中可以将此视为被第二停止层304停止。
如图3B中所示，沿沟道孔的侧壁和底表面按此顺序顺次形成第一电介质层317、第二电介质层316、第三电介质层315和半导体沟道318。在一些实施方式中，首先使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺按此顺序沿沟道孔的侧壁和底表面沉积第一、第二和第三电介质层317、316和315，从而形成存储膜。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺在第三电介质层315之上沉积例如多晶硅(例如，未掺杂的多晶硅)的半导体材料而形成半导体沟道318。在一些实施方式中，顺次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成第一电介质层317、第二电介质层316、第三电介质层315和半导体沟道318。
如图3B所示，在沟道孔中并且在半导体沟道318之上形成帽盖层319，从而完全或部分地填充沟道孔(例如，没有气隙或有气隙)。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺来沉积例如氧化硅的电介质材料而形成帽盖层319。之后在沟道孔的顶部部分中形成沟道插塞。可以通过对半导体沟道318和帽盖层319的在沟道孔的顶部部分中的部分进行湿法蚀刻和/或干法蚀刻而在沟道孔的顶部部分中形成凹陷。之后，可以通过诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺来沉积例如多晶硅的半导体材料，由此形成沟道插塞。根据一些实施方式，由此形成了穿过并超出电介质堆叠层308和填充层306并且停止在第二停止层304处的沟道结构314。
如图3C所示，狭缝320是垂直地延伸穿过电介质堆叠层308并且停止在填充层306处的开口。在一些实施方式中，用于形成狭缝320的制作工艺包括湿法蚀刻和/或干法蚀刻，例如，DRIE。之后，通过狭缝320执行栅极替代，从而用存储堆叠层330替代电介质堆叠层308(如图3E中所示)。
如图3D所示，首先通过狭缝320去除堆叠牺牲层312(如图3C中所示)，由此形成横向凹陷322。在一些实施方式中，通过经由狭缝320施加蚀刻剂而去除堆叠牺牲层312，从而建立交替地位于堆叠电介质层310之间的横向凹陷322。蚀刻剂可以包括相对于堆叠电介质层310选择性地蚀刻堆叠牺牲层312的任何适当的蚀刻剂。
如图3E中所示，通过狭缝320将堆叠导电层328(包括栅电极和粘合剂层)沉积到横向凹陷322(如图3D中所示)中。在一些实施方式中，在堆叠导电层328之前，栅极电介质层332被沉积到横向凹陷322中，从而在栅极电介质层332上沉积堆叠导电层328。可以使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺来沉积例如金属层的堆叠导电层328。在一些实施方式中，还沿狭缝320的侧壁和底部形成例如高k电介质层的栅极电介质层332。根据一些实施方式，由此形成包括交替的堆叠导电层328和堆叠电介质层310的存储堆叠层330，从而替代电介质堆叠层308(图3D中所示)。
如图3E中所示，形成垂直地延伸穿过存储堆叠层330的绝缘结构336，其停止在填充层306的顶表面上。可以使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺将一种或多种电介质材料(例如，氧化硅)沉积到狭缝320中，以完全或部分地填充狭缝320(有或没有气隙)，由此形成绝缘结构336。在一些实施方式中，绝缘结构336包括栅极电介质层332(例如，包括高k电介质)和电介质帽盖层334(例如，包括氧化硅)。在一些实施方式中，电介质帽盖层334可以部分地填充狭缝320，并且多晶硅核心层335可以作为绝缘结构336的一部分填充狭缝320的其余空间，以调整绝缘结构336的机械特性，例如硬度或应力。
如图3F中所示，在形成绝缘结构336之后，形成包括沟道局部触点344和字线局部触点342的局部触点以及外围触点338和340。可以通过使用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在存储堆叠层330的顶部上沉积电介质材料(例如氧化硅或氮化硅)而在存储堆叠层330上形成局部电介质层。可以使用湿法蚀刻和/或干法蚀刻(例如，RIE)蚀刻出穿过局部电介质层(和任何其他ILD层)的接触开口，随后使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺来用导电材料填充接触开口，由此形成沟道局部触点344、字线局部触点342以及外围触点338和340。
如图3F中所示，在沟道局部触点344、字线局部触点342以及外围触点338和340上方形成接合层346。接合层346包括电连接至沟道局部触点344、字线局部触点342以及外围触点338和340的接合触点。为了形成接合层346，使用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺来沉积ILD层，并且使用湿法蚀刻和/或干法蚀刻(例如，RIE)以及随后的诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺来形成穿过ILD层的接合触点。
方法500进行至操作508，如图5所示，在该操作中，第一衬底和第二衬底按照面对面方式接合，使得存储堆叠层在外围电路上方。接合可以包括混合接合。如图3G中所示，载体衬底302和形成在其上的部件(例如，存储堆叠层330和穿过其形成的沟道结构314)被上下翻转。根据一些实施方式，使朝下的接合层346与朝上的接合层348接合，即按照面对面的方式，由此在载体衬底302和硅衬底350之间形成接合界面354。在一些实施方式中，在接合之前对接合表面施加处理工艺，例如，等离子体处理、湿法处理和/或热处理。在接合之后，使接合层346中的接合触点和接合层348中的接合触点相互对准并接触，从而可以将存储堆叠层330和穿过其形成的沟道结构314电连接至外围电路352，并且在外围电路352上方。
方法500进行至操作510，如图5中所示，在该操作中，顺次去除第二衬底、以及沟道结构的延伸超出填充层的部分，从而暴露沟道结构的一部分。可以从第二衬底的背面执行该去除。如图6中所示，在一些实施方式中，为了顺次去除第二衬底和沟道结构的一部分，在602处，去除第二衬底，从而停止在第一停止层处；在604处，去除第一停止层，从而停止在第二停止层处；在606处，去除第二停止层和沟道结构的所述部分，从而停止在填充层处。在一些实施方式中，沟道结构的被去除的部分延伸到第二停止层中，并且对第二停止层和沟道结构的延伸到第二停止层中的部分抛光。
如图3H中所示，从背面将载体衬底302(以及在载体衬底302和第一停止层303之间的焊盘氧化物层，如图3G中所示)完全去除，直到被第一停止层303(例如，氮化硅层)停止为止。可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻将载体衬底302完全去除。在一些实施方式中，将载体衬底302剥离。在载体衬底302包括硅并且第一停止层303包括氮化硅的一些实施方式中，使用硅CMP去除载体衬底302，该去除在抵达具有硅以外的材料的第一停止层303(例如，充当背面CMP停止层)时被自动停止。在一些实施方式中，使用湿法蚀刻通过四甲基氢氧化铵(TMAH)去除载体衬底302(硅衬底)，该去除在抵达具有硅以外的材料的第一停止层303(例如，充当背面蚀刻停止层)时被自动停止。第一停止层303可以确保载体衬底302的完全去除，而无需顾虑减薄之后的厚度均匀性。
如图3I中所示，之后，也可以使用具有适当的蚀刻剂(例如磷酸和氢氟酸)的湿法蚀刻完全去除第一停止层303和第二停止层304(图3H中所示)，直到被具有与第二停止层304不同的材料(例如，多晶硅)的填充层306停止为止。如图3I中所示，去除沟道结构314的延伸超出填充层306的部分，从而使沟道结构314的上端变得与填充层306的顶表面平齐。在沟道结构314的部分延伸到第二停止层304中的一些实施方式中，通过抛光(例如，CMP)将第二停止层304和沟道结构314的延伸到第二停止层304中的部分一起去除，从而停止在填充层306处。应当理解，假设沟道结构314不延伸超出填充层306并延伸到第二停止层304中，那么可以跳过对沟道结构314的上端的去除。
与经由穿过电介质堆叠层308/存储堆叠层330的具有高深宽比(例如，大于50)的开口(例如，图3D中的狭缝320)使用正面湿法蚀刻的已知解决方案相比，从背面去除沟道结构314的部分将具有低得多的难度而且具有更高的制造良率。通过避免由狭缝320的高深宽比引发的问题，能够减小制作复杂性和成本，并且能够增加成良率。而且，还可以改善垂直可伸缩性(例如，增加电介质堆叠层308/存储堆叠层330的级)。
方法500进行至操作512，如图5中所示，在该操作中，用包括与第二电介质层不同的电介质材料的第四电介质层代替沟道结构的第二电介质层的一部分。如图6中所示，在一些实施方式中，为了用第四电介质层代替沟道结构的第二电介质层的一部分，在608处回蚀第二电介质层的该部分，以形成凹陷，并且在610处沉积第四电介质层以填充该凹陷。
如图3J中所示，去除第二电介质层316的一部分，以形成被第一和第三电介质层317和315的顶部部分包围的凹陷321。例如，可以使用例如干法蚀刻和/或湿法蚀刻对沟道结构314的第二电介质层316的一部分回蚀，以形成凹陷321。可以通过控制蚀刻时间和/或蚀刻速率来控制第二电介质层316的蚀刻，从而使该蚀刻不持续超出(一条或多条)源选择栅极线(例如，最接近填充层306的一个或多个堆叠导电层328)。
如图3K中所示，沉积第四电介质层323以部分或完全地填充凹陷321(图3J中)，从而由第四电介质层323代替第二电介质层316的去除部分。第四电介质层323可以沿垂直方向与第二电介质层316的其余部分接触，并且沿垂直方向分别与第一和第三电介质层317和315接触。在一些实施方式中，第四电介质层323包括氧化硅，即与第一和第三电介质层317和315相同的电介质材料，而第二电介质层316则包括氮化硅。为了形成第四电介质层323，可以使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺在凹陷321中沉积电介质材料(例如，氮化硅)，随后进行CMP，以去除多余的电介质材料。
应当理解，在一些示例中，凹陷321可以部分地填充有第四电介质层323，从而还在第四电介质层323中形成气隙。还应当理解，在一些示例中，凹陷321可以根本未填充有第四电介质层323，从而使凹陷321作为气隙保留在3D存储器件的最终产品中。
如图6中所示，在一些实施方式中，在612处去除第一、第三和第四电介质层的延伸到填充层中的部分，以形成凹陷，并且在614处对通过该凹陷暴露的半导体沟道进行掺杂。
如图3L中所示，去除第一、第三和第四电介质层317、315和323以及帽盖层319的一部分，以形成凹陷325，从而暴露半导体沟道318的顶部部分。例如，沟道结构314的第一、第三和第四电介质层317、315和323以及帽盖层319可以具有相同的电介质材料，例如，氧化硅，因而可以使用湿法蚀刻(用氢氟酸作为蚀刻剂)相对于具有多晶硅的半导体沟道318对它们选择性地蚀刻。可以通过控制蚀刻时间和/或蚀刻速率来控制第一、第三和第四电介质层317、315和323以及帽盖层319的蚀刻，从而使该蚀刻不超出填充层306延续到存储堆叠层330中。凹陷325的形成可以暴露半导体沟道318的一部分。在一些实施方式中，对半导体沟道318的通过凹陷325暴露的顶部部分进行掺杂，以增加其导电性。例如，可以执行倾斜离子注入工艺，从而用任何适当的掺杂剂(例如，诸如P、As或Sb的N型掺杂剂)将半导体沟道318(例如，包括多晶硅)的通过凹陷325暴露的顶部部分掺杂到预期的掺杂浓度。
方法500进行至操作514，如图5中所示，在该操作中，形成与半导体沟道的暴露部分接触的掺杂的半导体层。在一些实施方式中，掺杂剂包括N型掺杂剂。如图6中所示，在一些实施方式中，为了形成掺杂的半导体层，在616处，将多晶硅层沉积到凹陷中和填充层上，并且在612处，对所沉积的多晶硅层进行掺杂。
如图3M中所示，在凹陷325(如图3L中所示)中形成了掺杂的半导体层360，从而包围半导体沟道318的暴露部分并与之接触并且位于凹陷325之外在填充层306上。在一些实施方式中，为了形成掺杂的半导体层360，使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺来沉积半导体层(例如，多晶硅)，所述半导体层在凹陷325中与半导体沟道318的暴露部分、第一、第三和第四电介质层317、315和323以及帽盖层319接触，以及在凹陷325之外与填充层306接触。可以使用离子注入和/或热扩散用诸如P、As或Sb的N型掺杂剂来掺杂所沉积的半导体层。在一些实施方式中，为了形成掺杂的半导体层360，当将半导体层沉积到凹陷325中和填充层306上时，执行诸如P、As或Sb的N型掺杂剂的原位掺杂。在一些实施方式中，可以执行CMP工艺，从而按需去除任何多余的掺杂的半导体层360。
方法500进行至操作516，如图5中所示，在该操作中，使掺杂的半导体层和半导体沟道的与掺杂的半导体层接触的部分局部活化。在一些实施方式中，为了进行局部活化，在具有掺杂的半导体层和半导体沟道的该部分的局限区域中施加热量，以活化掺杂的半导体层和半导体沟道的该部分中的掺杂剂。该局限区域可以处于堆叠结构和掺杂的半导体层之间。在一些实施方式中，掺杂的半导体层的掺杂浓度和半导体沟道的与掺杂的半导体层接触的部分的掺杂浓度在活化后均在1019cm-3和1021cm-3之间。
如图3N中所示，掺杂的半导体层360和半导体沟道318的与掺杂的半导体层360接触的部分被局部活化。在一些实施方式中，在具有掺杂的半导体层360和半导体沟道318的所述部分的局限区域中施加热量，以活化其中的(一种或多种)掺杂剂，例如，N型掺杂剂(例如，P、As或Sb)。例如，该局限区域可以在垂直方向上在存储堆叠层330和掺杂的半导体层360之间。可以通过任何适当的技术对热量进行施加和集中，所述技术例如退火、激光、超声波或者任何其他适当的热工艺。在一些实施方式中，能够在该局部活化工艺期间受到该热量影响的局限区域不延伸至并且超出接合界面354，从而避免对接合界面354和用于连接外围电路352的Cu互连加热。该局部活化工艺可以活化被掺杂到掺杂的半导体层360(和半导体沟道318的暴露部分，假设其已被掺杂)中的掺杂剂。因此，掺杂的半导体层360的掺杂浓度和半导体沟道318的暴露部分的掺杂浓度在活化后均在1019cm-3和1021cm-3之间。在一些实施方式中，对该局部活化工艺加以控制，从而使掺杂的半导体层360中的(以及半导体沟道318的暴露部分中的，假设其已被掺杂)掺杂剂能够从沟道结构314的源极朝沟道结构314的漏极扩散，直到超出(一条或多条)源选择栅极线(例如，最接近填充层306的一个或多个堆叠导电层328)而又不面对字线为止，如上文针对图2A所描述的。假设半导体沟道318的暴露部分尚未被掺杂，那么掺杂的半导体层360可以在局部活化工艺期间充当掺杂源，从而使掺杂剂从掺杂的半导体层360扩散到半导体沟道318中，使得至少半导体沟道层318的与掺杂的半导体层360接触的部分变为掺杂部分，并且掺杂的半导体层360和半导体沟道318的掺杂部分可以具有相同的掺杂剂和掺杂浓度。
该局部活化工艺可以活化掺杂剂，从而使掺杂剂能够占据硅晶格，以减小掺杂的半导体层360和半导体沟道318之间的接触电阻以及减小掺杂的半导体层360的薄层电阻。另一方面，通过将局部活化工艺期间的热量局限到没有热敏感结构的区域中，能够减少或者避免对热敏感结构(例如接合界面354和用于连接外围电路352的Cu互连)的任何潜在损害。
方法500进行至操作518，如图5所示，在该操作中，形成与掺杂的半导体层接触的源极触点。如图3O中所示，在掺杂的半导体层360上形成一个或多个ILD层356。可以通过使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺在掺杂的半导体层360的顶表面上沉积电介质材料而形成ILD层356。如图3P中所示，可以形成穿过ILD层356的源极接触开口358，以暴露掺杂的半导体层360的一部分。在一些实施方式中，使用湿法蚀刻和/或干法蚀刻(例如，RIE)形成源极接触开口358。
如图3Q中所示，在填充层306的背面处，在每个源极接触开口358(图3P中所示)中形成作为导电层370的一部分的源极触点。根据一些实施方式，源极触点在掺杂的半导体层360上方并与之接触。在一些实施方式中，使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺将导电层370(例如，Al)沉积到源极接触开口358中，以填充源极接触开口358。之后，执行平面化工艺(例如，CMP)，从而去除多余的导电层370。
如图3Q中所示，在一些实施方式中，导电层370还包括源极触点上方并且与之接触的再分布层。也就是说，根据一些实施方式，导电层370不仅被作为源极触点沉积到源极接触开口358中，还作为电连接多个源极触点的再分布层在源极接触开口358之外被沉积到ILD层356上。
如图3Q中所示，在一些实施方式中，导电层370还包括延伸穿过ILD层356、掺杂的半导体层360和填充层306的触点。也就是说，导电层370不仅被作为源极触点沉积到源极接触开口358中，还被作为电连接至外围触点338和340的触点沉积到接触开口363和361(图3P中所示)中。如图3Q和3P中所示，使用湿法蚀刻和/或干法蚀刻(例如，RIE)形成均延伸穿过间隔部层371、ILD层356、掺杂的半导体层360和填充层306的接触开口363和361。在一些实施方式中，使用光刻方式将接触开口363和361图案化为分别与外围触点338和340对准。接触开口363和361的蚀刻可以停止在外围触点338和340的上端处，从而暴露外围触点338和340。如图3P中所示，沿接触开口363和361的侧壁从间隔部层371形成间隔部362，从而对掺杂的半导体层360电隔离。
图4A和图4B示出了根据本公开的一些实施方式的用于形成另一示例性3D存储器件的制作工艺。图4A和图4B中描绘的3D存储器件的示例包括图1B中描绘的3D存储器件160。与通过对第一、第三和第四电介质层317、315和323以及帽盖层319进行回蚀而形成凹陷325的图3L不同，如图4A中所示，对半导体沟道318的顶部部分进行掺杂，以增加其导电性，而不是首先对第一、第三和第四电介质层317、315和323以及帽盖层319进行回蚀以暴露半导体沟道318的一部分。例如，可以执行倾斜离子注入工艺，从而用任何适当的掺杂剂(例如，诸如P、As或Sb的N型掺杂剂)将半导体沟道318(例如，包括多晶硅)的顶部部分掺杂到预期的掺杂浓度。
在一些实施方式中，为了形成掺杂的半导体层，将多晶硅层沉积到填充层上，并且对所沉积的多晶硅层进行掺杂。如图4A中所示，在填充层306上以及沟道结构314的上端上形成掺杂的半导体层360。在一些实施方式中，为了形成掺杂的半导体层360，使用诸如ALD、CVD、PVD、任何其他适当的工艺或其任何组合的一种或多种薄膜沉积工艺在填充层306上沉积半导体层(例如，多晶硅)。可以使用离子注入和/或热扩散用诸如P、As或Sb的(一种或多种)N型掺杂剂来掺杂所沉积的半导体层。在一些实施方式中，为了形成掺杂的半导体层360，在将半导体层沉积在填充层306上时执行诸如P、As或Sb的N型掺杂剂的原位掺杂。在一些实施方式中，可以执行CMP工艺，从而按需去除任何多余的掺杂的半导体层360。
如图4B中所示，使掺杂的半导体层360和半导体沟道318的掺杂部分局部活化。在一些实施方式中，在具有掺杂的半导体层360和半导体沟道318的掺杂部分的局限区域中施加热量，以活化其中的(一种或多种)掺杂剂，例如，N型掺杂剂(例如，P、As或Sb)。该局部活化工艺可以活化被掺杂到掺杂的半导体层360和半导体沟道318的掺杂部分中的掺杂剂。因此，掺杂的半导体层360的掺杂浓度和半导体沟道318的掺杂部分的掺杂浓度在活化后均在1019cm-3和1021cm-3之间。在一些实施方式中，对该局部活化工艺进行控制，从而使掺杂的半导体层360中的以及半导体沟道318的掺杂部分中的掺杂剂能够从沟道结构314的源极朝沟道结构314的漏极扩散，直到超出(一条或多条)源选择栅极线(例如，最接近填充层306的一个或多个堆叠导电层328)而又不面对字线为止，如上文针对图2A所描述的。
根据本公开的一个方面，一种3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；掺杂的半导体层；以及延伸穿过堆叠结构并且与掺杂的半导体层接触的沟道结构。该沟道结构沿第一方向包括复合电介质膜和半导体沟道。该复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对导电层中的最接近掺杂的半导体层的一个导电层。
在一些实施方式中，复合电介质膜的存储部分包括沿第一方向堆叠的阻隔层、存储层和隧穿层，并且复合电介质膜的栅极电介质部分包括第一栅极电介质层、第二栅极电介质层和第三栅极电介质层。
在一些实施方式中，阻隔层和第一栅极电介质层包括相同的电介质材料，隧穿层和第三栅极电介质层包括相同的电介质材料，并且存储层和第二栅极电介质层包括不同的电介质材料。
在一些实施方式中，存储层包括氮化硅。
在一些实施方式中，阻隔层、隧穿层以及第一和第三栅极电介质层中的每个包括氧化硅。
在一些实施方式中，第一、第二和第三电介质层包括相同的电介质材料。
在一些实施方式中，导电层中的一个包括源选择栅极线。
在一些实施方式中，半导体沟道包括掺杂部分，并且掺杂部分的一部分沿第一方向面对导电层中的最接近掺杂的半导体层的一个导电层。
在一些实施方式中，半导体沟道的掺杂部分和掺杂的半导体层均包括N型掺杂的多晶硅。
在一些实施方式中，3D存储器件还包括在堆叠结构和掺杂的半导体层之间的填充层。
在一些实施方式中，掺杂的半导体层包括板和从板延伸到填充层中并且与半导体沟道接触的插塞。
在一些实施方式中，掺杂的半导体层被配置为在执行擦除操作时生成GIDL辅助体偏置。
在一些实施方式中，复合电介质膜沿第一方向径向围绕半导体沟道。
根据本公开的另一方面，一种3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；以及延伸穿过堆叠结构的沟道结构。导电层包括一条或多条源选择栅极线以及多条字线。沟道结构沿第一方向包括复合电介质膜和半导体沟道。复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对一条或多条源选择栅极线。半导体沟道包括掺杂部分。掺杂部分的一部分沿第一方向面对一条或多条源选择栅极线。
在一些实施方式中，复合电介质膜沿第一方向径向围绕半导体沟道。
在一些实施方式中，3D存储器件还包括与半导体沟道的掺杂部分接触的掺杂的半导体层。在一些实施方式中，源选择栅极线比字线更接近掺杂的半导体层。
在一些实施方式中，复合电介质膜的存储部分包括沿第一方向堆叠的阻隔层、存储层和隧穿层，并且复合电介质膜的栅极电介质部分包括第一栅极电介质层、第二栅极电介质层和第三栅极电介质层。
在一些实施方式中，阻隔层和第一栅极电介质层包括相同的电介质材料，隧穿层和第三栅极电介质层包括相同的电介质材料，并且存储层和第二栅极电介质层包括不同的电介质材料。
在一些实施方式中，存储层包括氮化硅。
在一些实施方式中，阻隔层、隧穿层以及第一和第三栅极电介质层中的每个包括氧化硅。
在一些实施方式中，第一、第二和第三电介质层包括相同的电介质材料。
在一些实施方式中，3D存储器件还包括在堆叠结构和掺杂的半导体层之间的填充层。
在一些实施方式中，掺杂的半导体层包括板和从板延伸到填充层中并且与半导体沟道接触的插塞。
在一些实施方式中，掺杂的半导体层被配置为在执行擦除操作时生成GIDL辅助体偏置。
在一些实施方式中，半导体沟道的掺杂部分和掺杂的半导体层均包括N型掺杂的多晶硅。
根据本公开的又一方面，一种系统包括被配置为存储数据的3D存储器件以及耦合至3D存储器件的控制器电路。3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；以及延伸穿过堆叠结构的沟道结构。导电层包括一条或多条源选择栅极线以及多条字线。沟道结构沿第一方向包括复合电介质膜和半导体沟道。复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对一条或多条源选择栅极线。半导体沟道包括掺杂部分。掺杂部分的一部分沿第一方向面对一条或多条源选择栅极线。控制器电路被配置为经由导电层操作复合电介质膜。
根据本公开的又一方面，提供了一种用于形成3D存储器件的方法。在衬底上方形成填充层。在填充层上方形成堆叠结构。形成延伸穿过并且超出堆叠结构和填充层的沟道结构。沟道结构包括第一电介质层、第二电介质层、第三电介质层和半导体沟道。顺次去除衬底、以及沟道结构的延伸超出填充层的部分，从而暴露沟道结构的一部分。用包括与第二电介质层不同的电介质材料的第四电介质层代替沟道结构的第二电介质层的一部分。
在一些实施方式中，第二电介质层包括不同于第一电介质层和第三电介质层的电介质材料。
在一些实施方式中，第二电介质层包括氮化硅。
在一些实施方式中，为了用第四电介质层代替沟道结构的第二电介质层的一部分，回蚀第二电介质层的该部分以形成凹陷，并且沉积第四电介质层以填充该凹陷。
在一些实施方式中，形成与半导体沟道接触的掺杂的半导体层，并且对掺杂的半导体层和半导体沟道的与掺杂的半导体层接触的部分进行局部活化。
在一些实施方式中，为了局部活化，在具有掺杂的半导体层和半导体沟道的该部分的局限区域中施加热量，以活化掺杂的半导体层和半导体沟道的该部分中的掺杂剂。
在一些实施方式中，局限区域在堆叠结构和掺杂的半导体层之间。
在一些实施方式中，在形成掺杂的半导体层之前，对半导体沟道的该部分进行掺杂。
在一些实施方式中，去除第一、第三和第四电介质层的延伸到填充层中的部分，以形成凹陷。
在一些实施方式中，为了形成掺杂的半导体层，将多晶硅层沉积到凹陷中和填充层上，并且对所沉积的多晶硅层进行掺杂。
在一些实施方式中，在衬底和填充层之间顺次形成第一停止层和第二停止层。
在一些实施方式中，第一停止层包括氧化硅或氮化硅，第二停止层包括氧化硅或多晶硅，并且填充层包括多晶硅、高k电介质或金属。
在一些实施方式中，为了形成沟道结构，形成延伸穿过堆叠结构和填充层并且停止在第二停止层处的沟道孔，并且在沟道孔中顺次形成第一电介质层、第二电介质层、第三电介质层和半导体沟道。
在一些实施方式中，为了顺次去除衬底和沟道结构的该部分：去除衬底，从而停止在第一停止层处；去除第一停止层，从而停止在第二停止层处；并且去除第二停止层和沟道结构的该部分，从而停止在填充层处。
在一些实施方式中，在对掺杂的半导体层进行局部活化之后，形成与掺杂的半导体层接触的源极触点。
可以容易地针对各种应用来修改和/或适应具体实施方式的前文描述。因此，基于文中提供的教导和指导，这样的适应和修改旨在落在所公开的实施方式的等同物的意义和范围内。
本公开的广度和范围不应当由任何上述示例性实施方式限制，而应当仅根据所附权利要求及其等同物来定义。

Claims (42)

1.一种三维(3D)存储器件，包括：
堆叠结构，所述堆叠结构包括交替的导电层和电介质层；
掺杂的半导体层；以及
沟道结构，所述沟道结构延伸穿过所述堆叠结构并且与所述掺杂的半导体层接触，所述沟道结构沿第一方向包括复合电介质膜和半导体沟道，其中，所述复合电介质膜沿与所述第一方向垂直的第二方向包括栅极电介质部分和存储部分，并且所述栅极电介质部分的一部分沿所述第一方向面对所述导电层中的最接近所述掺杂的半导体层的一个导电层。
2.根据权利要求1所述的3D存储器件，其中，
所述复合电介质膜的所述存储部分包括沿所述第一方向堆叠的阻隔层、存储层和隧穿层；并且
所述复合电介质膜的所述栅极电介质部分包括第一栅极电介质层、第二栅极电介质层和第三栅极电介质层。
3.根据权利要求2所述的3D存储器件，其中，
所述阻隔层和所述第一栅极电介质层包括相同的电介质材料；
所述隧穿层和所述第三栅极电介质层包括相同的电介质材料；并且
所述存储层和所述第二栅极电介质层包括不同的电介质材料。
4.根据权利要求2所述的3D存储器件，其中，所述存储层包括氮化硅。
5.根据权利要求3或4所述的3D存储器件，其中，所述阻隔层、所述隧穿层、以及所述第一栅极电介质层和所述第三栅极电介质层中的每个包括氧化硅。
6.根据权利要求2所述的3D存储器件，其中，所述第一电介质层、所述第二电介质层和所述第三电介质层包括相同的电介质材料。
7.根据权利要求1-6中的任一项所述的3D存储器件，其中，所述导电层中的一个包括源选择栅极线。
8.根据权利要求1-7中的任一项所述的3D存储器件，其中，
所述半导体沟道包括掺杂部分；并且
所述掺杂部分的一部分沿所述第一方向面对所述导电层中的最接近所述掺杂的半导体层的一个导电层。
9.根据权利要求8所述的3D存储器件，其中，所述半导体沟道的所述掺杂部分和所述掺杂的半导体层均包括N型掺杂的多晶硅。
10.根据权利要求1-9中的任一项所述的3D存储器件，还包括在所述堆叠结构和所述掺杂的半导体层之间的填充层。
11.根据权利要求10所述的3D存储器件，其中，所述掺杂的半导体层包括板和从所述板延伸到所述填充层中并且与所述半导体沟道接触的插塞。
12.根据权利要求1-11中的任一项所述的3D存储器件，其中，所述掺杂的半导体层被配置为在执行擦除操作时生成栅致漏极泄漏(GIDL)辅助体偏置。
13.根据权利要求1-12中的任一项所述的3D存储器件，其中，所述复合电介质膜沿所述第一方向径向围绕所述半导体沟道。
14.一种三维(3D)存储器件，包括：
堆叠结构，所述堆叠结构包括交替的导电层和电介质层，其中，所述导电层包括一条或多条源选择栅极线以及多条字线；以及
沟道结构，所述沟道结构延伸穿过所述堆叠结构，所述沟道结构沿第一方向包括复合电介质膜和半导体沟道，其中，
所述复合电介质膜沿与所述第一方向垂直的第二方向包括栅极电介质部分和存储部分，所述栅极电介质部分的一部分沿所述第一方向面对所述一条或多条源选择栅极线；并且
所述半导体沟道包括掺杂部分，所述掺杂部分的一部分沿所述第一方向面对所述一条或多条源选择栅极线。
15.根据权利要求14所述的3D存储器件，其中，所述复合电介质膜沿所述第一方向径向围绕所述半导体沟道。
16.根据权利要求14或15所述的3D存储器件，还包括与所述半导体沟道的所述掺杂部分接触的掺杂的半导体层，其中，所述源选择栅极线比所述字线更接近所述掺杂的半导体层。
17.根据权利要求16所述的3D存储器件，其中，
所述复合电介质膜的所述存储部分包括沿所述第一方向堆叠的阻隔层、存储层和隧穿层；并且
所述复合电介质膜的所述栅极电介质部分包括第一栅极电介质层、第二栅极电介质层和第三栅极电介质层。
18.根据权利要求17所述的3D存储器件，其中，
所述阻隔层和所述第一栅极电介质层包括相同的电介质材料；
所述隧穿层和所述第三栅极电介质层包括相同的电介质材料；并且
所述存储层和所述第二栅极电介质层包括不同的电介质材料。
19.根据权利要求17所述的3D存储器件，其中，所述存储层包括氮化硅。
20.根据权利要求18或19所述的3D存储器件，其中，所述阻隔层、所述隧穿层、以及所述第一栅极电介质层和所述第三栅极电介质层中的每个包括氧化硅。
21.根据权利要求17所述的3D存储器件，其中，所述第一电介质层、所述第二电介质层和所述第三电介质层包括相同的电介质材料。
22.根据权利要求16-21中的任一项所述的3D存储器件，还包括在所述堆叠结构和所述掺杂的半导体层之间的填充层。
23.根据权利要求22所述的3D存储器件，其中，所述掺杂的半导体层包括板和从所述板延伸到所述填充层中并且与所述半导体沟道接触的插塞。
24.根据权利要求16-23中的任一项所述的3D存储器件，其中，所述掺杂的半导体层被配置为在执行擦除操作时生成栅致漏极泄漏(GIDL)辅助体偏置。
25.根据权利要求14-24中的任一项所述的3D存储器件，其中，所述半导体沟道的所述掺杂部分和所述掺杂的半导体层均包括N型掺杂的多晶硅。
26.一种系统，包括：
三维(3D)存储器件，所述三维(3D)存储器件被配置为存储数据，所述3D存储器件包括：
堆叠结构，所述堆叠结构包括交替的导电层和电介质层，其中，所述导电层包括一条或多条源选择栅极线以及多条字线；以及
沟道结构，所述沟道结构延伸穿过所述堆叠结构，所述沟道结构沿第一方向包括复合电介质膜和半导体沟道，其中，
所述复合电介质膜沿与所述第一方向垂直的第二方向包括栅极电介质部分和存储部分，所述栅极电介质部分的一部分沿所述第一方向面对所述一条或多条源选择栅极线，并且所述存储部分的一部分沿所述第一方向面对所述多条字线；并且
所述半导体沟道包括掺杂部分，所述掺杂部分的一部分沿所述第一方向面对所述一条或多条源选择栅极线；以及
控制器电路，所述控制器电路耦合至所述3D存储器件并且被配置为经由所述导电层操作所述复合电介质膜。
27.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成填充层；
在所述填充层上方形成堆叠结构；
形成延伸穿过并超出所述堆叠结构和所述填充层的沟道结构，所述沟道结构包括第一电介质层、第二电介质层、第三电介质层和半导体沟道；
顺次去除所述衬底、以及所述沟道结构的延伸超出所述填充层的部分，从而暴露所述沟道结构的一部分；以及
用包括与所述第二电介质层不同的电介质材料的第四电介质层代替所述沟道结构的所述第二电介质层的一部分。
28.根据权利要求27所述的方法，其中，所述第二电介质层包括不同于所述第一电介质层和所述第三电介质层的电介质材料。
29.根据权利要求27或28所述的方法，其中，所述第二电介质层包括氮化硅。
30.根据权利要求27-29中的任一项所述的方法，其中，用所述第四电介质层代替所述沟道结构的所述第二电介质层的所述部分包括：
回蚀所述第二电介质层的所述部分以形成凹陷；以及
沉积所述第四电介质层以填充所述凹陷。
31.根据权利要求27-30中的任一项所述的方法，还包括：
形成与所述半导体沟道接触的掺杂的半导体层；以及
将所述掺杂的半导体层、以及所述半导体沟道的与所述掺杂的半导体层接触的部分局部活化。
32.根据权利要求31所述的方法，其中，局部活化包括：在具有所述掺杂的半导体层、以及所述半导体沟道的所述部分的局限区域中施加热量，以活化所述掺杂的半导体层、以及所述半导体沟道的所述部分中的掺杂剂。
33.根据权利要求32所述的方法，其中，所述局限区域在所述堆叠结构和所述掺杂的半导体层之间。
34.根据权利要求31-33中的任一项所述的方法，还包括在形成所述掺杂的半导体层之前，对所述半导体沟道的所述部分进行掺杂。
35.根据权利要求31-34中的任一项所述的方法，还包括去除所述第一电介质层、所述第三电介质层和所述第四电介质层的延伸到所述填充层中的部分，以形成凹陷。
36.根据权利要求35所述的方法，其中，形成所述掺杂的半导体层包括：
将多晶硅层沉积到所述凹陷中和所述填充层上；以及
对所沉积的多晶硅层进行掺杂。
37.根据权利要求31-36中的任一项所述的方法，其中，形成所述掺杂的半导体层包括：
将多晶硅层沉积到所述填充层上；以及
对所沉积的多晶硅层进行掺杂。
38.根据权利要求27-37中的任一项所述的方法，还包括在所述衬底和所述填充层之间顺次形成第一停止层和第二停止层。
39.根据权利要求38所述的方法，其中，所述第一停止层包括氧化硅或氮化硅，所述第二停止层包括氧化硅或多晶硅，并且所述填充层包括多晶硅、高介电常数(高k)电介质或金属。
40.根据权利要求38或39所述的方法，其中，形成所述沟道结构包括：
形成延伸穿过所述堆叠结构和所述填充层并且停止在所述第二停止层处的沟道孔；以及
在所述沟道孔中顺次形成所述第一电介质层、所述第二电介质层、所述第三电介质层和所述半导体沟道。
41.根据权利要求40所述的方法，其中，顺次去除所述衬底、以及所述沟道结构的所述部分包括：
去除所述衬底，从而停止在所述第一停止层处；
去除所述第一停止层，从而停止在所述第二停止层处；以及
去除所述第二停止层和所述沟道结构的所述部分，从而停止在所述填充层处。
42.根据权利要求31-37中的任一项所述的方法，还包括：在将所述掺杂的半导体层局部活化之后，形成与所述掺杂的半导体层接触的源极触点。
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