CN110310957A - 半导体存储器装置及制造半导体存储器装置的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 76
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 75
- 239000010703 silicon Substances 0.000 claims abstract description 75
- 239000013078 crystal Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 238000003780 insertion Methods 0.000 claims abstract description 6
- 230000037431 insertion Effects 0.000 claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 239000010949 copper Substances 0.000 claims description 15
- 238000003860 storage Methods 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000004411 aluminium Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 230000012010 growth Effects 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000007769 metal material Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本文中所描述的实施例大体上涉及一种半导体存储器装置及一种制造半导体存储器装置的方法。根据一个实施例，半导体存储器装置包含电路层、第一导电层、导柱层及第二导电层。所述电路层经提供于衬底上且包含CMOS电路。所述第一导电层经提供在所述电路层上方，且经堆叠并且绝缘层插入在其间。所述导柱层穿过所述第一导电层，且包含硅单晶。所述第二导电层经提供于所述导柱层上且包含含有杂质的硅单晶。所述第一导电层经提供于所述电路层与所述第二导电层之间。
Description
相关申请案的交叉参考
本申请案基于2018年3月20日提交的第2018-052456号日本专利申请案且要求所述专利申请案的优先权，所述专利申请案的全部内容以引用的方式并入本文中。
技术领域
本文中所描述的实施例大体上涉及一种半导体存储器装置及一种制造半导体存储器装置的方法。
背景技术
其中存储器单元经三维堆叠的NAND快闪存储器被称为半导体存储器装置。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包含电路层、第一导电层、导柱层及第二导电层。所述电路层经提供于衬底上且包含CMOS电路。所述第一导电层经提供在所述电路层上方，且经堆叠并且绝缘层插入在其间。所述导柱层穿过所述第一导电层，且包含硅单晶。所述第二导电层经提供于所述导柱层上且包含含有杂质的硅单晶。所述第一导电层经提供于所述电路层与所述第二导电层之间。
根据实施例，可增加存储器单元的开态电流。
附图说明
图1是根据实施例的半导体存储器装置的示意性透视图。
图2是根据实施例的存储器单元阵列的横截面。
图3是根据第一实施例的半导体存储器装置的横截面。
图4到14是表示用于制造根据第一实施例的半导体存储器装置的方法的过程的结构的横截面。
图15到21是根据第一实施例的展示制造方法的修改实例的横截面。
图22是根据第二实施例的半导体存储器装置的横截面。
图23是表示用于制造根据第二实施例的半导体存储器装置的方法的过程的结构的横截面。
具体实施方式
将参考图式解释本发明的实施例。在以下解释中，将由相同参考数字指代具有相同功能及结构的组件。描述实施例以给定实现实施例的技术概念的设备及方法的实例。
[1]第一实施例
将论述根据第一实施例的半导体存储器装置。此处，将考虑其中存储器单元晶体管(下文也被称作存储器单元)堆叠在半导体衬底上方的三维堆叠NAND快闪存储器作为半导体存储器装置的实例。在以下描述中，“耦合”不仅表示组件直接彼此耦合，还表示组件彼此耦合且另一组件插入在其间。
[1-1]半导体存储器装置的结构
图1是根据第一实施例的半导体存储器装置的示意性透视图。为了简化且促进可视化，从图1省去间层绝缘层、绝缘/隔离膜及用于勾住字线的连接区。在图1中，彼此正交且平行于半导体衬底的表面的两个方向被称作X及Y方向。正交于这些X及Y方向(X-Y表面)的方向(多个导电层(字线WL)在所述方向上堆叠)被称作Z方向(层堆叠方向)。
如图1中所说明，半导体存储器装置1包含：存储器芯片100，其包含其中存储器单元经三维堆叠的存储器单元阵列；及电路芯片(电路层)200，其包含外围电路，所述外围电路经配置以控制关于存储器单元的数据的写入、读取及擦除。半导体存储器装置1具有其中存储器芯片100及电路芯片200彼此结合的结构。存储器单元阵列包含多个NAND串NS，在所述NAND串中的每一个中，所述存储器单元在Z方向上堆叠。
下文解释存储器芯片100的结构。以此次序在源极线SL上方提供源极侧选择栅极线SGS、多个字线WL、漏极侧选择栅极线SGD及位线BL，且绝缘层(未展示)插入在其间。
具体来说，源极侧选择栅极线SGS层经提供于源极线SL层上，且绝缘层(未展示)插入在其间。绝缘层(未展示)经提供于源极侧选择栅极线SGS上，且在此绝缘层上，字线WL及绝缘层(未展示)经替代地堆叠。绝缘层(未展示)经提供于字线WL上，所述字线WL定位成最远离源极线SL，且在此绝缘层上提供漏极侧选择栅极线SGD层。以此方式，提供其中堆叠源极侧选择栅极线SGS、多个字线WL、漏极侧选择栅极线SGD及多个绝缘层(未展示)的堆叠主体101。
柱状存储器导柱(或导柱层)MP经提供于堆叠主体101中以在Z方向上延伸。每一存储器导柱MP的一端耦合到源极线SL，且存储器导柱MP的另一端耦合到位线BL。即，存储器导柱MP从源极线SL延伸通过源极侧选择栅极线SGS、字线WL、绝缘层及漏极侧选择栅极线SGD，到达位线BL。稍后将详细地论述存储器导柱MP。
字线WL及漏极侧选择栅极线SGD在X方向上延伸，而位线BL在Y方向上延伸。
[1-1-1]存储器单元阵列的横截面结构
接下来，将参考图2详细解释根据第一实施例的包含在存储器芯片100中的存储器单元阵列的结构。图2是沿着Y方向截取的存储器单元阵列的横截面。
存储器单元阵列包含经提供在堆叠主体101中的多个NAND串NS。每一NAND串NS的一端耦合到导电层(源极线SL)11，而NAND串NS的另一端耦合到导电层(位线BL)12，且接触插头CP插入在其间。
如图2中所说明，在邻近的两个隙缝SLT之间提供堆叠主体101。堆叠主体101包含导电层(源极侧选择栅极线SGS)13、导电层(字线WL0到WL7)14到21、导电层(漏极侧选择栅极线SGD)22及延伸通过导电层13到22的存储器导柱MP。隙缝SLT在X方向及Z方向上延伸以隔离经提供于堆叠主体101中的导电层(字线WL)13到22。NAND串NS形成于导电层13到22与存储器导柱MP的相交部分处。
存储器导柱MP包含例如块绝缘膜31、电荷存储膜32、隧道绝缘膜33及用作半导体层的硅单晶层34。具体来说，块绝缘膜31经提供于存储器孔的内壁上，存储器导柱MP将在所述存储器孔中形成。电荷存储膜32经提供于块绝缘膜31的内壁上。隧道绝缘膜33经提供于电荷存储膜32的内壁上。最后，硅单晶层34经提供于隧道绝缘膜33的内壁上。存储器导柱MP可在硅单晶层34内具有核心绝缘层。
在具有此结构的存储器导柱MP中，存储器导柱MP与导电层13的相交部分用作选择晶体管ST2。存储器导柱MP与导电层14到21的相交部分分别用作存储器晶体管MT0到MT7。存储器导柱MP与导电层22的相交部分用作选择晶体管ST1。下文，“存储器晶体管MT”指代“存储器晶体管MT0到MT7中的每一个”。
硅单晶层34用作用于存储器晶体管MT以及选择晶体管ST1及ST2的沟道层。
电荷存储膜32具有存储从存储器晶体管MT中的硅单晶层34注入的电荷的功能。电荷存储膜32包含例如氮化硅膜。
当电荷从硅单晶层34注入到电荷存储膜32中时，或当存储于电荷存储膜32中的电荷扩散到硅单晶层34中时，隧道绝缘膜33用作势垒。隧道绝缘膜33包含例如氧化硅膜。
块绝缘膜31防止存储于电荷存储膜32中的电荷扩散到导电层(字线WL)14到21中。块绝缘膜31包含例如氧化硅膜及氮化硅膜。
NAND串NS包含选择晶体管ST2、存储器晶体管MT0到MT7及选择晶体管ST1。
[1-1-2]半导体存储器装置的横截面结构
接下来，将参考图3描述根据第一实施例的半导体存储器装置1的横截面结构。图3是沿着X方向截取的根据第一实施例的半导体存储器装置的横截面。通过相对于Z方向翻转图1和2的结构来在图3中说明结构。
如图3中所说明，存储器芯片100经提供于电路芯片200上。即，电路芯片200及存储器芯片100以使得电路芯片200的导电衬垫40A及绝缘层41A分别面向存储器芯片100的导电衬垫40B及绝缘层41B的方式彼此结合。
下文将描述电路芯片200的结构。电路芯片200包含用于控制关于存储器单元的数据的写入、读取及擦除的外围电路。外围电路包含具有n沟道MOS晶体管(下文为nMOS晶体管)及p沟道MOS晶体管(下文为pMOS晶体管)的CMOS电路42。nMOS晶体管及pMOS晶体管形成于半导体衬底上，例如形成于硅衬底10上，且具有在硅衬底10的表面区中的沟道。
绝缘层41A经提供于硅衬底10上。包含在外围电路中的CMOS电路42、导电层43及导电衬垫40A经提供于硅衬底10上的绝缘层41A中。导电层43形成互连，且可耦合到nMOS晶体管及pMOS晶体管的源极、漏极或栅极。
绝缘层41A包含例如氧化硅层。导电层43包含例如金属材料，例如钨(W)、铝(Al)或铜(Cu)。导电衬垫40A包含例如金属材料，例如铜(Cu)。
接下来，将描述存储器芯片100的结构。导电衬垫40B经提供于导电衬垫40A上，且绝缘层41B经提供于绝缘层41A上。导电层(位线BL)12经提供于绝缘层41B中。导电层12耦合到导电衬垫40B。
导电衬垫40B包含例如金属材料，例如铜(Cu)。绝缘层41B包含例如氧化硅层。导电层12包含例如金属材料，例如钨(W)、铝(Al)或铜(Cu)。
绝缘层44经提供于导电层12及绝缘层41B上。此外，多个导电层(选择栅极线SGD、字线WL、选择栅极线SGS)22到13及多个绝缘层45替代地经布置在绝缘层44上。此图式中省去接触插头CP。导电层22到13包含例如金属材料，例如钨(W)。绝缘层44及45包含例如氧化硅层。
绝缘层46经提供于绝缘层45上，所述绝缘层45经提供于导电层13上。导电层(源极线SL)11经提供于绝缘层46中。绝缘层47经提供于导电层11及绝缘层46上。导电层48经提供于绝缘层47上。导电层48耦合到导电层11且接触部分插入在其间，并且导电层48连同此导电层11用作源极线SL。此外，绝缘层49经提供于导电层48及绝缘层47上。
绝缘层46、47及49包含例如氧化硅层。导电层11包含n+硅单晶层，杂质以高浓度添加到n+硅单晶层。导电层48形成互连，且包含例如金属材料，例如钨(W)、铝(Al)或铜(Cu)。
存储器导柱MP包含在Z方向上延伸的柱形状(例如环形柱或椭圆形柱)，且经提供于导电层22到13及绝缘层45中。存储器导柱MP从导电层12的表面延伸通过绝缘层44、导电层22到13、绝缘层45及绝缘层46，到达导电层11的表面。
[1-2]用于制造半导体存储器装置的方法
接下来，将参考图3到14解释用于制造根据第一实施例的半导体存储器装置1的方法。图4到14是表示用于制造根据第一实施例的半导体存储器装置的方法的过程的结构的横截面。通过相对于Z方向翻转图3的结构而在图4到12及15到21中说明结构。
首先，将论述制造存储器芯片100的方法。如图4中所说明，杂质以高浓度所添加到的n+硅单晶层通过化学气相沉积(CVD)(替代地通过原子层沉积(ALD))沉积在硅衬底50上，且接着n+硅单晶层通过光刻经蚀刻以形成导电层(n+硅单晶层)11。其后，绝缘层46形成于导电层11及硅衬底50上。因此，元件隔离/绝缘层(浅沟槽隔离(STI))形成于导电层11之间。绝缘层46包含例如氧化硅层。
接下来，多个绝缘层45及多个绝缘层51替代地形成于绝缘层46上。此外，绝缘层44形成于最顶部绝缘层51上。绝缘层45及44包含例如氧化硅层，且绝缘层51包含例如氮化硅层。
接下来，如图5中所说明，存储器孔52通过RIE形成于绝缘层44、绝缘层51、绝缘层45及绝缘层46中。存储器孔52中的每一个从绝缘层44的表面延伸到导电层11的表面。
其后，如图6中所说明，单元绝缘膜53通过CVD(或ALD)形成在存储器孔52的内壁上。单元绝缘膜53包含上文所论述的块绝缘膜、电荷存储膜及隧道绝缘膜。块绝缘膜、电荷存储膜及隧道绝缘膜以此次序形成于存储器孔52的内壁上。
接下来，如图7中所说明，牺牲膜54通过CVD(或ALD)形成在单元绝缘膜53上，所述单元绝缘膜形成于存储器孔52的内壁上。牺牲膜54包含例如非晶硅膜。
接下来，如图8中所说明，牺牲膜54及单元绝缘膜53通过RIE从存储器孔52的底表面去除以便暴露导电层11的表面。接着，如图9中所说明，去除存储器孔52中的单元绝缘膜53上的牺牲膜54。
其后，硅通过外延生长从存储器孔52的底表面上的导电层(n+硅单晶层)11生长，使得硅单晶层34可形成于存储器孔52中，如图10中所展示。因此，包含单元绝缘膜53及硅单晶层34的存储器导柱MP形成于存储器孔52中。
接下来，隙缝(未展示)通过RIE形成在绝缘层44、绝缘层51、绝缘层45及绝缘层46中。隙缝从绝缘层44的表面延伸到导电层11的表面。其后，绝缘层(氮化硅层)51使用例如通过隙缝引入的磷酸溶液通过湿式蚀刻被去除。另一方面，绝缘层44、45及46将保留且不被去除。因此，间隙形成于绝缘层45之间。
接下来，如图11中所说明，导电层(选择栅极线SGS、字线WL及选择栅极线SGD)13到22通过CVD(或ALD)形成于间隙中。因此，导电层13到22以填充绝缘层45之间的间隙的方式形成。
其后，如图12中所说明，导电层(位线BL)12形成于存储器导柱MP上。接着，绝缘层41B形成于导电层12及绝缘层44上。此外，导电衬垫40B形成于绝缘层41B中。导电衬垫40B耦合到导电层12。导电衬垫40B及绝缘层41B的表面经平坦化，且导电衬垫40B的表面被暴露。
接下来，下文将简要地解释制造电路芯片200的方法。如图13中所说明，包含nMOS晶体管及pMOS晶体管的CMOS电路42形成于例如硅衬底10的半导体衬底上。其后，绝缘层41A及多层导电层43形成在硅衬底10上方。导电衬垫40A形成在此导电层43上。导电衬垫40A及绝缘层41A的表面经平坦化，且导电衬垫40A的表面被暴露。
接着，如图14中所说明，电路芯片200及存储器芯片100以使得导电衬垫40A及导电衬垫40B面向彼此且绝缘层41A及绝缘层41B面向彼此的方式彼此结合。即，图12中的存储器芯片100相对于Z方向反转，且经反转存储器芯片100结合到图13中的电路芯片200上。以此方式，导电衬垫40A及导电衬垫40B彼此结合，且导电衬垫40A及导电衬垫40B彼此电耦合。
导电衬垫40A及导电衬垫40B含有例如铜。这使导电衬垫40A与导电衬垫40B彼此结合，从而形成如图14中所说明的导电衬垫40A及40B的整体。因此，存储器芯片100的导电层12及存储器导柱MP以及电路芯片200的导电层43及CMOS电路42通过导电衬垫40A及40B彼此电耦合。
在将电路芯片200结合到存储器芯片100之后，存储器芯片100的硅衬底50例如通过化学机械抛光(CMP)或运用研磨机经抛光及去除。硅衬底50可使用氟硝酸通过湿式蚀刻经去除。其后，绝缘层47形成于去除了硅衬底50的表面上，或换句话说，形成于导电层11及绝缘层46上。此外，用于接触的孔通过光刻形成于绝缘层47中。
如图3中所说明，导电层通过CVD(或ALD)沉积在绝缘层47上且沉积在接触孔中。此导电层通过光刻加以图案化以形成导电层48。接着，绝缘层49形成于导电层48及绝缘层47上。借此完成用于制造半导体存储器装置1的方法。
以上处理步骤在具有存储器芯片100的晶片及具有电路芯片200的晶片上实现，且在过程结束时，所得结构经切割成用于半导体存储器装置1的芯片。
具体来说，如上文所论述，具有电路芯片200的晶片及具有存储器芯片100的晶片以使得导电衬垫40A及40B面向彼此且绝缘层41A及41B面向彼此的方式彼此结合。其后，具有存储器芯片100的晶片的硅衬底50通过CMP或运用研磨机经抛光及去除。此外，导电层48及绝缘层47以及49形成于导电层11上。接着，两个经结合晶片被切割成用于半导体存储器装置1的芯片。
接下来，将参考图15、14及3解释用于制造半导体存储器装置1的方法的经修改实例。图15是表示经修改的制造方法的过程的结构的横截面。
根据第一实施例，导电层11形成于硅衬底50上。在此经修改的实例中，使用绝缘体上硅(SOI)衬底。即，如图15中所说明，制备其中导电层11形成于硅衬底50上且绝缘层47插入在其间的衬底。在此步骤之后，执行与第一实施例中相同的处理步骤，直到结合电路芯片200与存储器芯片100的步骤。
在将电路芯片200结合到存储器芯片100之后，存储器芯片100的硅衬底50例如通过CMP或运用研磨机经抛光及去除。绝缘层47出现在去除了硅衬底50的表面上。其后，如图14中所说明，接触孔形成于绝缘层47中，且进一步形成导电层48，如图3中所说明。用于形成绝缘层49的步骤与第一实施例相同。
如上文所提及，存储器导柱MP可在硅单晶层34内具有核心绝缘层。将参考图16到21论述用于制造此结构的方法。
如图16中所说明，单元绝缘膜53形成于存储器孔52的内壁上。此外，如图17中所说明，牺牲膜54形成于此单元绝缘膜53的内壁上。牺牲膜54包含例如非晶硅膜。
其后，如图18中所说明，牺牲膜54及单元绝缘膜53通过RIE从存储器孔52的底表面去除。牺牲膜55形成于存储器孔52中的牺牲膜54上。牺牲膜55包含例如非晶硅膜。其后，如图19中所说明，牺牲膜55通过RIE从存储器孔52的底表面去除。孔经进一步处理以便到达硅衬底50。
接下来，如图20中所说明，核心绝缘层56嵌入于存储器孔52中。核心绝缘层56经嵌入以便延伸到硅衬底50中。以此方式，可防止核心绝缘层56塌陷。核心绝缘层56包含例如氧化硅层。牺牲膜54及55从存储器孔52去除，使得间隙可形成于绝缘膜53与核心绝缘层56之间。
其后，如图21中所说明，硅通过外延生长从存储器孔52的底表面上的导电层(n+硅单晶层)11生长，借此在单元绝缘膜53与核心绝缘层56之间形成硅单晶层34。以此方式，包含单元绝缘膜53、硅单晶层34及核心绝缘层56的存储器导柱MP形成于存储器孔52中。
[1-3]第一实施例的效应
第一实施例提供其中可增加存储器单元的开态电流的半导体存储器装置。
下文将详细论述本实施例的效应。随着三维存储器经过世代的演进，存储器导柱的高度已增加，从而增加存储器导柱中的沟道的电阻。当多晶硅用作沟道时，期望改进沟道迁移率以便确保开态电流。在采用多晶硅层的结构中，可通过增加硅晶粒的大小及降低晶粒边界的密度来改进迁移率，这常常变成载流子散射的原因。然而，为了试图降低晶粒边界密度，紧接在存储器单元下方的晶界可开始变化，从而可产生存储器单元当中的阈值电压的变化。
根据本实施例，存储器导柱中的沟道使用硅单晶，使得可缩减硅晶粒边界，其结果是可改进迁移率。这可增加存储器单元的开态电流。此外，在无硅的晶粒边界的情况下，还可抑制晶界密度的变化。因此，可抑制存储器单元当中的阈值电压的变化。换句话说，本实施例可实现存储器单元的开态电流的增加及对存储器单元当中的阈值电压的变化的抑制。
此外，因为其中已经形成硅单晶的存储器芯片结合到电路芯片，所以通过外延生长在存储器芯片中形成硅单晶层的步骤将不会引起对电路芯片的任何损坏。即，如果由于用于硅单晶的外延生长的高温热量而使热负荷施加于外围电路中的CMOS电路，那么CMOS电路中的杂质可扩散，其结果是电路特性可能会降低。通过分别制备其中形成存储器单元阵列的存储器芯片及其中形成外围电路的电路芯片，且接着通过结合这些芯片，可防止CMOS电路的电路特性降低。另外，在使用SOI衬底的制造方法的修改实例中，当在结合电路芯片与存储器芯片之后从存储器芯片去除硅衬底时，绝缘层已经提供于导电层(源极线SL)上。因此，不需要制备额外绝缘层。因此，可简化制造方法。
[2]第二实施例
将解释根据第二实施例的半导体存储器装置。根据第一实施例，提供导电层(n+硅单晶层)11作为源极线SL。根据第二实施例，除了导电层11之外，还提供金属硅化物层作为源极线SL。第二实施例的解释将主要集中在不同于第一实施例的结构。结构的其余部分与第一实施例中相同。
[2-1]半导体存储器装置的横截面结构
将参考图22解释根据第二实施例的半导体存储器装置2的横截面结构。图22是沿着X方向截取的根据第二实施例的半导体存储器装置的横截面。通过相对于Z方向翻转图1和2的结构来在图22中说明结构。
绝缘层46经提供于绝缘层45上，所述绝缘层45经提供于导电层(源极侧选择栅极线SGS)13上。导电层(源极线SL)11经提供于绝缘层46中，且金属硅化物层61经提供于导电层11上。绝缘层47经提供于金属硅化物层61及绝缘层46上。导电层48经提供于绝缘层47上。此导电层48通过接触部分耦合到金属硅化物层61，且所述导电层48连同导电层11及金属硅化物层61用作源极线SL。此外，绝缘层49经提供于导电层48及绝缘层47上。结构的其余部分与第一实施例中相同。
[2-2]用于制造半导体存储器装置的方法
接下来，将参考图22及23解释根据第二实施例的用于制造半导体存储器装置2的方法。图23是表示根据第二实施例的制造方法的过程的结构的横截面。
在将电路芯片200结合到存储器芯片100之后，存储器芯片100的硅衬底50例如通过CMP或运用研磨机经抛光及去除。因此，导电层11暴露在去除了硅衬底50的表面上。其后，例如镍(Ni)、钴(Co)或钛(Ti)的金属材料在导电层11上制备，且经受热处理。因此，如图23中所说明，金属硅化物层61形成于导电层11上。此外，绝缘层47形成于金属硅化物层61及绝缘层46上。接着，接触孔通过光刻形成于绝缘层47中。
如图22中所说明，导电层通过CVD(或ALD)沉积在绝缘层47上且沉积在接触孔中。此导电层通过光刻加以图案化以形成导电层48。接着，绝缘层49形成于导电层48及绝缘层47上。借此完成用于制造半导体存储器装置2的方法。
[2-3]第二实施例的效应
类似于第一实施例，可增加存储器单元的开态电流，同时可根据第二实施例抑制存储器单元当中的阈值电压的变化。
另外，根据第二实施例，硅单晶层与金属硅化物层的堆叠结构经提供作为源极线SL，使得可降低源极线SL的电阻。其它效应与第一实施例中相同。
[3]其它修改实例
虽然已描述某些实施例，但这些实施例仅作为实例而呈现，且其并不意欲限制本发明的范围。实际上，本文中所描述的新颖实施例可以多种其它形式体现；此外，可在不脱离本发明的精神的情况下进行本文中所描述的实施例的形式的各种省略、取代及改变。所附权利要求书及其等效物意欲涵盖将处于本发明的范围及精神内的此些形式或修改。
Claims (20)
1.一种半导体存储器装置，其包括：
电路层，其经提供于衬底上且包含CMOS电路；
第一导电层，其经提供在所述电路层上方，且经堆叠并且绝缘层插入在其间；
导柱层，其穿过所述第一导电层且包含硅单晶；及
第二导电层，其经提供于所述导柱层上且包含含有杂质的硅单晶，
其中所述第一导电层经提供于所述电路层与所述第二导电层之间。
2.根据权利要求1所述的半导体存储器装置，其进一步包括耦合到所述第二导电层的金属互连件。
3.根据权利要求2所述的半导体存储器装置，
其中所述金属互连件包含钨(W)、铝(Al)及铜(Cu)中的至少一个。
4.根据权利要求1所述的半导体存储器装置，
其进一步包括经提供于所述第二导电层上的金属硅化物层。
5.根据权利要求1所述的半导体存储器装置，
其中所述导柱层具有在第一方向上延伸的穿过所述导电层的柱形状。
6.根据权利要求1所述的半导体存储器装置，
其中所述导柱层包含电荷存储膜、隧道绝缘膜及包含所述硅单晶的半导体层。
7.根据权利要求1所述的半导体存储器装置，
其中所述第一导电层与所述导柱层的相交部分用作存储器单元晶体管，且所述导柱层用作用于所述存储器单元晶体管的沟道。
8.根据权利要求1所述的半导体存储器装置，
其进一步包括耦合到所述导柱层的端部的第三导电层，所述第三导电层经提供于所述电路层与所述第一导电层之间。
9.根据权利要求8所述的半导体存储器装置，
其中所述第三导电层通过导电衬垫耦合到经提供在所述电路层中的第四导电层。
10.一种半导体存储器装置，其包括：
第一导电层，其经堆叠且绝缘层插入在其间；
导柱层，其穿过所述第一导电层且包含硅单晶；
源极线，其包含金属硅化物层与含有杂质的硅单晶层的堆叠结构，所述导柱层的第一端部与所述硅单晶层接触；及
电路层，其包含电连接到所述导柱层的第二端部的CMOS电路。
11.根据权利要求10所述的半导体存储器装置，
其中所述源极线进一步包含耦合到所述金属硅化物层的金属互连件。
12.根据权利要求11所述的半导体存储器装置，
其中所述金属互连件包含钨(W)、铝(Al)及铜(Cu)中的至少一个。
13.根据权利要求10所述的半导体存储器装置，
其中所述导柱层具有在第一方向上延伸的穿过所述第一导电层的柱形状。
14.根据权利要求10所述的半导体存储器装置，
其中所述导柱层包含电荷存储膜、隧道绝缘膜及包含所述硅单晶的半导体层。
15.根据权利要求10所述的半导体存储器装置，
其中所述第一导电层与所述导柱层的相交部分用作存储器单元晶体管，且所述导柱层用作用于所述存储器单元晶体管的沟道。
16.根据权利要求10所述的半导体存储器装置，
其进一步包括耦合到所述导柱层的所述第二端部的位线。
17.根据权利要求10所述的半导体存储器装置，
其中所述位线通过导电衬垫耦合到所述电路层。
18.一种制造半导体存储器装置的方法，其包括：
在第一衬底上形成第一硅单晶层；
形成堆叠膜，其中多个第一膜及多个第二膜替代地经堆叠在所述第一硅单晶层上方；
形成沿着所述堆叠膜的堆叠方向穿过所述堆叠膜且到达所述第一硅单晶层的孔；
在所述孔的内壁上形成单元绝缘层；及
在所述孔中的所述单元绝缘层的内壁上形成第二硅单晶层；
在所述第二硅单晶层上方形成第一导电衬垫；
在第二衬底上形成包含n沟道MOS晶体管及p沟道MOS晶体管的CMOS电路；
在所述CMOS电路上方形成第二导电衬垫；及
将所述第一衬底与所述第二衬底彼此结合，使得所述第一导电衬垫面向所述第二导电衬垫。
19.根据权利要求18所述的制造所述半导体存储器装置的方法，
其中所述形成所述第二硅单晶层包含通过外延生长在所述孔的底表面上使所述第一硅单晶层生长以在所述孔中提供所述第二硅单晶层。
20.根据权利要求18所述的制造所述半导体存储器装置的方法，其进一步包括：
在将所述第一衬底与所述第二衬底彼此结合之后，
抛光其上未形成所述第一硅单晶层的所述第一衬底的表面以暴露所述第一硅单晶层；
在所述经暴露第一硅单晶层上形成金属层；及
通过使所述第一硅单晶层与所述金属层反应而形成金属硅化物层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018-052456 | 2018-03-20 | ||
| JP2018052456A JP2019165135A (ja) | 2018-03-20 | 2018-03-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110310957A true CN110310957A (zh) | 2019-10-08 |
Family
ID=67983733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811139074.8A Pending CN110310957A (zh) | 2018-03-20 | 2018-09-28 | 半导体存储器装置及制造半导体存储器装置的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20190296041A1 (zh) |
| JP (1) | JP2019165135A (zh) |
| CN (1) | CN110310957A (zh) |
| TW (1) | TWI692083B (zh) |
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| JP2019165135A (ja) | 2019-09-26 |
| TWI692083B (zh) | 2020-04-21 |
| TW201941407A (zh) | 2019-10-16 |
| US20190296041A1 (en) | 2019-09-26 |
| US20220415920A1 (en) | 2022-12-29 |
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| SE01 | Entry into force of request for substantive examination | ||
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|
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