CN107731828A

CN107731828A - Nand存储器及其制备方法

Info

Publication number: CN107731828A
Application number: CN201710716640.6A
Authority: CN
Inventors: 胡禺石; 吕震宇; 陈俊; 朱继锋; 陶谦; 杨士宁; 杨伟毅
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2017-08-21
Filing date: 2017-08-21
Publication date: 2018-02-23
Anticipated expiration: 2037-08-21
Also published as: CN107731828B

Abstract

本发明涉及一种NAND存储器及其制备方法，包括：多个NAND串和形成在上述多个NAND串上的一个单晶硅层，所述单晶硅层与所述多个NAND串接触连接；其中，每个所述NAND串包括：多个导体/绝缘体叠层；一个在竖直方向延伸并穿过所述多个导体/绝缘体叠层的半导体通道；一个形成在所述多个导体/绝缘体叠层和所述半导体通道之间的隧道层；和一个形成在所述隧道层和多个导体/绝缘体叠层之间的存储单元层。本发明通过将阵列器件和外围器件的制作分开，能够避免两个器件制造时互相影响对方的制作过程，因此解决了现有技术中后面的层的制作受前面的层制作后温度限制的问题，从而获得了良好的外围器件性能。另外由于阵列器件叠加在外围器件之上，实现了高器件密度。

Description

NAND存储器及其制备方法

技术领域

本发明涉及一种NAND存储器及其制备方法，尤其涉及一种形成3D NAND闪存的NAND存储器及其制备方法。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。

平面结构的NAND闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

在一种方法中，平面存储器单元(例如NAND存储器单元)形成在常规的水平阵列中。然后多个水平阵列在垂直方向上堆叠。由于在实现最小特征尺寸中对于每个层都需要临界光刻步骤，因此与此方法相关的局限性包括所得到的器件中可靠性低以及很难通过光刻实现16nm制造，从而很难进一步提高存储容量。此外，在这种构造中，用来驱动控制选择门的驱动晶体管的尺寸是层数的函数；因此，驱动晶体管的规模为层数的倍数。这会导致集成化的问题和散热方面的问题。在另一种方法中，已经发展了具有垂直取向的沟道的多层存储器。在一个构造中，多个选择门层形成在衬底上，垂直沟道穿过该多个选择门层。在每个垂直沟道中，下选择门层构造为用作下选择门(lower select gate)，多个中间栅极层构造为用作控制栅极，上选择门层构造为用作上选择门(upper select gate)。连接在第一水平方向上彼此相邻的上选择门以用作器件的行选择线。连接在第二水平方向上彼此相邻的垂直沟道以用作器件的位线(bit line)。其他尝试垂直取向沟道的方法已经取得的成果有限。

目前，关于3D NAND闪存技术，在国内外已有广泛的专利申请。例如中国发明专利申请公开号CN101483194A，公开一种垂直型非易失性存储器器件及其制造方法。在该半导体器件及其制造方法中,器件包括沿水平方向延伸的单晶半导体材料的衬底以及在该衬底上的多个层间电介质层。多个选择门图案被提供,每个选择门图案在相邻下层间电介质层与相邻上层间电介质层之间。半导体材料的垂直沟道沿垂直方向延伸穿过多个层间电介质层和选择门图案,选择门绝缘层在每个选择门图案与垂直沟道之间并使选择门图案与垂直沟道绝缘。如附图1所示，为该垂直沟道存储器器件的剖面图。该垂直沟道存储器器件由下到上依次形成Si衬底层300、外围电路区域302、以及阵列器件层。

然而上述专利技术的缺点是，上述垂直沟道存储器器件由于只在一个Si衬底层上顺序制作，导致后面的器件(例如NAND串)在制作时温度必需有所限制，否则会因为温度过高而导致前面制作好的器件的离子注入层中的离子(例如在硅基板上制造的NMOS和PMOS器件)产生离子扩散，从而使得器件之间的结合深度很难控制，从而影响产品性能。也就是说各个层之间制造的要求会互相之间有所限制。

另外，上述专利中在硅基板上制造外围器件302后，在外围器件302顶部形成NAND器件。如此，NAND器件与硅基板是隔离的。这样NAND器件需要使用一个源层替代硅基板，从而导致器件性能下降。

如何能够避免制造过程中各层间的互相影响，保证产品的性能是目前需要解决的问题。

发明内容

本发明的目的是通过以下技术方案实现的。

针对上述存在的问题，本发明公开了一种NAND存储器，由下到上依次包括：外围器件、外围互联层、粘结界面、阵列互联层、阵列器件，所述阵列器件的顶部为单晶硅层。

在优选实施例中，所述NAND存储器进一步包括形成在阵列器件上方的多个后段制程(back-end-of-line，BEOL)互联层和衬垫层。

在优选实施例中，外围器件包括多个金氧半导体场效应晶体管(MOSFETs)。在一些实施例中，所述外围器件形成在硅基板上。在一些实施例中，所述硅基板具有掺杂区和隔离区。在一些实施例中，所述外围器件的金氧半导体场效应晶体管(MOSFETs)用作存储器的不同功能器件，例如页缓存器、传感放大器、列译码器或行译码器。

在一些实施例中，所述外围互联层包括多个互联层和接触层。在一些实施例中，所述互联层包括多个金属层。所述金属层可以由钨、铜、铝或其他适合的材料制成。在一些实施例中，所述接触层可由钨、铜、铝或其他适合的材料制成。在一些实施例中，所述外围互联层用于在不同的外围晶体管间传递电信号，或者在外围晶体管和阵列器件之间传递电信号。

在一些实施例中，所述阵列互联层包括多个互联层和接触层。在一些实施例中，所述互联层包括多个金属层。所述金属层可以由钨、铜、铝或其他适合的材料制成。在一些实施例中，所述接触层可由钨、铜、铝或其他适合的材料制成。在一些实施例中，所述阵列互联层用于在不同的阵列器件间传递电信号，或者在外围晶体管和阵列器件之间传递电信号。

在一些实施例中，所述阵列器件包括多个NAND串。在一些实施例中，所述阵列器件进一步包括多个形成在所述多个NAND串下方的互联层。在一些实施例中，所述阵列器件进一步包括形成在所述NAND串上方的单晶硅层。在一些实施例中，所述单晶硅层是硅基板的一部分并在后续工艺中通过合适的技术被减薄，例如背部研磨技术。在一些实施例中，所述单晶硅层与所述多个NAND串接触。在一些实施例中，所述单晶硅层的厚度介于200纳米到50微米之间。在一些实施例中，所述单晶硅层的厚度介于500纳米到10微米之间。在一些实施例中，使用n型或p型掺杂剂对所述单晶硅层进行部分或全部掺杂。

在一些实施例中，每个所述NAND串包括：一个在竖直方向延伸并穿过所述多个导体/绝缘体叠层的半导体通道(例如硅通道)。每个这样的导体层或绝缘体层可以称作一个等级层。多个导体/绝缘体叠层也可以称作等级层堆栈。导体层可以用作字线(或控制门)。多个层可以位于导体层和半导体通道之间。在一些实施例中，所述多个层包括隧道层，例如，隧道氧化物层，半导体通道中的电子或空穴可以通过这层隧道层隧穿至NAND串的充电存储单元层中。在一些实施例中，所述多个层包括能够存储电荷的存储单元层。存储单元层中的电荷的存储或是移除决定了半导体通道的开关状态。在一些实施例中，存储单元层可由多晶硅层或氮化硅层制成。在一些实施例中，所述多个层进一步包括阻隔层，例如一个氧化硅层或一个由氧化硅/氮化硅/氧化硅(ONO)三层构成的复合层。在一些实施例中，所述阻隔层可以进一步包括一个高K介电层(例如氧化铝)。

在一些实施例中，所述NAND串进一步包括一个外延硅层，其形成在所述半导体通道的上端。在一些实施例中，所述外延硅层从所述NAND串上方的单晶硅层外延生长。

在一些实施例中，所述NAND串进一步包括选择门，其由等级层堆栈中的一个或多个上导体层形成。在一些实施例中，所述选择门控制所述NAND串的半导体通道的开关状态。在一些实施例中，所述NAND串的选择门由等级层堆栈上方的一个独立导体层形成。在一些实施例中，所述NAND串进一步包括由等级层堆栈中的一个或多个下导体层形成选择门。在一些实施例中，所述NAND串的选择门由等级层堆栈下方的一个独立导体层形成。

在一些实施例中，所述NAND串通过形成在NAND串上方的单晶体硅层的掺杂区连接源触点。在一些实施例中，所述单晶体硅层的掺杂区由p型掺杂剂掺杂。在一些实施例中，所述源触点竖直延伸穿过等级层堆栈并在上端与单晶硅层接触。在一些实施例中，所述源触点的底端与一个或多个形成在源触点下方的触点接触。

在一些实施例中，所述NAND串下方形成的互联层包括多个位线触点，其与所述NAND串的底部接触。在一些实施例中，多个所述位线触点的接触孔互相独立。在一些实施例中，所述位线触点连接每个NAND串从而使得每个NAND串能够独立通过触点寻址。在一些实施例中，所述位线触点的形成方式如下：首先由湿法刻蚀或干法刻蚀形成接触孔或接触沟槽，然后使用导体(例如钨)填充所述接触孔或接触沟槽。在一些实施例中，使用化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)完成接触孔或接触沟槽的填充。在一些实施例中，所述位线触点首先形成在NAND串上方，然后将晶圆上下倒置从而使得位线触点位于NAND串下方。

优选的，粘结界面为一个或多个。所述粘结界面可以形成在两个绝缘层之间，例如氮化硅层和氧化硅层之间。所述粘结界面可以形成在两个金属层之间，例如一个铜层和另一个铜层之间。在一些实施例中，所述粘结界面既可以包括绝缘层之间的界面也可以包括金属层之间的界面。在一些实施例中，粘结界面由位于粘结界面两侧的绝缘层和/或导体层之间的化学键合形成。在一些实施例中，粘结界面由位于粘结界面两侧的绝缘层和/或导体层之间的物理相互作用(例如互扩散)形成。在一些实施例中，在结合工艺之前或者结合工艺过程中，通过对粘结界面两侧的表面进行等离子体处理形成所述粘结界面。在一些实施例中，在结合工艺之前或者结合工艺过程中，通过对粘结界面两侧的表面进行热处理形成所述粘结界面。

在一些实施例中，所述存储器进一步包括多个等级层堆栈。在一些实施例中，在相邻等级层堆栈间可以形成中间堆栈层。在一些实施例中，所述中间堆栈层连接上侧等级层堆栈的NAND串和下侧等级层堆栈的NAND串。

在一些实施例中，所述存储器进一步包括多个贯穿阵列触点，其竖直延伸并贯穿一个或多个等级层堆栈。在一些实施例中，所述多个贯穿阵列触点既连接等级层堆栈的NAND串下方形成的多个互联层，也连接等级层堆栈的NAND串上方形成的多个互联层。在一些实施例中，所述多个贯穿阵列触点的形成方式如下：首先由干法刻蚀形成接触孔或接触沟槽，然后使用导体材料(例如钨、铜或硅化物)填充所述接触孔或接触沟槽。

在一些实施例中，形成的所述BEOL互联层用于传输存储器的电信号，包括阵列器件和外围器件的电信号。在一些实施例中，形成的所述衬垫层用于传输存储器的电信号到外部电信号通道。在一些实施例中，所述BEOL互联层包括互联导体层和接触层。所述互联导体层和接触层包括导电材料，例如钨、铜、铝或硅化物、和/或其他合适导电材料。

针对上述存在的问题，本发明还公开了一种NAND存储器的制备方法，包括如下步骤:

形成外围器件；

形成阵列器件；

将所述外围器件和阵列器件相对布置并通过粘结界面结合所述外围器件和阵列器件。

优选的，其中，制备外围器件具体包括如下步骤：

形成第一硅基板；

在第一硅基板上形成外围器件，其中所述外围器件包括MOS晶体管；

在所述外围器件上方形成外围互联。

优选的，其中，制备阵列器件具体包括如下步骤：

形成第二硅基板；

在所述第二硅基板内形成掺杂区和隔离区；

在所述第二硅基板上形成一个或多个NAND串；其中，每个所述NAND串包括：多个导体/绝缘体叠层，一个在竖直方向延伸并穿过所述多个导体/绝缘体叠层的半导体通道，多个形成在所述半导体通道和导体层之间的存储单元，一个形成在所述存储单元和半导体通道之间的隧道层，一个形成在存储单元和导体层之间的阻隔层，和一个形成在所述半导体通道底端的单晶硅外延层；其中，所述一个或多个NAND串与所述第二硅基板接触。在一些实施例中，所述单晶硅外延层从所述第二硅基板外延生长；其中，所述一个或多个NAND串包括形成在NAND串一端的选择门。

在NAND串上形成一个阵列互联层，其中形成阵列互联层的步骤中包括形成与一个或多个NAND串接触的位线触点。形成阵列互联层进一步包括形成一个或多个互联层和接触层，其中所述互联层和接触层包括导电材料，例如钨、铝、铜、和/或其他合适材料。

根据一些实施例，形成阵列互联层进一步包括形成一个或多个NAND串的源触点。在一些实施例中，所述源触点竖直延伸并贯穿多个导体/绝缘体叠层。在一些实施例中，所述源触点的一端与所述第二硅基板接触，而另一端与阵列触点的互联层接触。在一些实施例中，所述源触点通过第二硅基板电性连接一个或多个NAND串。

优选的，其中，所述粘结结合具体包括如下步骤：将所述阵列器件翻转从而使得第二互联层与所述外围器件的第一互联层相对布置，并通过高温处理使得第二互联层和第一互联层粘结，然后减薄单晶硅衬底的背侧形成单晶硅互联层，然后在所述单晶硅互联层上形成BEOL介质及PAD层。

在粘结界面将外围器件和阵列器件结合，其中结合外围器件和阵列器件的步骤包括：将所述阵列器件倒置，对齐面对外围器件的阵列互联层和面对阵列器件的外围互联层，将阵列器件放置于外围器件之上，从而使得阵列互联层的表面接触外围互联层的表面，执行结合处理以形成粘结界面。在一些实施例中，结合处理包括等离子体处理工艺和/或热处理工艺，以使得面对粘结界面的阵列互联层的表面和外围互联层的表面形成物理或化学结合。在一些实施例中，阵列互联层的表面包括一个氮化硅层而外围互联层的表面包括一个氧化硅层。在一些实施例中，阵列互联层的表面包括一个氧化硅层而外围互联层的表面包括一个氮化硅层。在一些实施例中，阵列互联层的表面金属和外围互联层的表面金属均包括铜。

在一些实施例中，阵列互联层和外围互联层表面的结合是通过在两侧的绝缘层(例如氮化硅层或氧化硅层)和/或导体层之间形成物理相互作用(例如互扩散)完成的。阵列互联层和外围互联层表面之间的界面是结合界面。在一些实施例中，在结合工艺之前，对阵列互联层和外围互联层表面的等离子体处理能够加强两个表面之间的结合力。在一些实施例中，将阵列互联层放置于外围互联层之上包括对齐阵列互联层和外围互联层的触点区域，从而两个互联层的触点区域在两侧结合在一起时能够接触。在一些实施例中，当阵列互联层和外围互联层的表面接触时，执行热处理操作。在一些实施例中，这种热处理促进了阵列互联层和外围互联层的导电材料(例如铜)之间的互扩散。

在一些实施例中，在制造方法中可以形成一个或多个粘结界面。在一些实施例中，多个阵列器件与一个外围器件结合。在一些实施例中，一个阵列器件可以与多个外围器件结合。在一些实施例中，多个阵列器件与多个外围器件结合。

在一些实施例中，阵列器件包括多个等级层堆栈。每个等级层堆栈包括多个导体/绝缘层。在一些实施例中，在相邻等级层堆栈间可以形成中间堆栈层。在一些实施例中，所述中间堆栈层连接上侧等级层堆栈的NAND串和下侧等级层堆栈的NAND串。

在结合阵列器件和外围器件之后，减薄所述阵列器件的第二硅基板。在一些实施例中，减薄第二硅基板的工艺由化学机械平坦化(CMP)工艺完成。在一些实施例中，减薄第二硅基板的工艺也可以由其他合适工艺完成，例如研磨，湿法刻蚀和/或干法刻蚀。

由于阵列器件和外围器件分别独立形成，形成阵列器件/阵列互联层和外围器件/外围互联层的工艺顺序能够互换。

本发明的优点在于：

本发明通过将阵列器件和外围器件的制作分开在两个硅片上完成，能够避免两个器件制造时互相影响对方的制作过程，因此解决了现有技术中后面的层的制作受前面的层制作后温度限制的问题。

本发明公开的NAND存储器，通过将阵列器件层设置在外围电路层的顶端，从而增加了装置的密度。并且简化了外围电路层和阵列器件层的制备方法，从而获得了更好的外围电路层性能(例如，CMOS性能)。CMOS性能的提高是由于外围电路和阵列器件分别制备，使得后端阵列器件的高温工艺对前段外围器件没有影响，后端器件的性能可以得到提升(比如掺杂物不会有额外的扩散，比如离子注入形成的结深可以比较好的控制，等等。)

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是传统的垂直沟道存储器器件的剖面图。

图2是根据本发明实施方式的NAND存储器的结构示意图；

图3A-3D是根据本发明实施方式的NAND存储器的外围器件的制备步骤示意图；

图4A-4D是根据本发明实施方式的NAND存储器的阵列器件的制备步骤示意图；

图5A-5C是根据本发明实施方式的阵列器件与外围器件粘结得到NAND存储器的制备步骤示意图。

图6是形成外围器件和外围互联层示例方法600的流程图。

图7是形成阵列器件和阵列互联层示例方法700的流程图。

图8是结合阵列器件和外围器件的示例方法800的流程图。

具体实施方式

下文将参照附图更充分地描述本发明的实施例，本发明的优选实施例在附图中示出。然而，本发明可以以不同的方式实施，而不应被解释为仅限于此处所述的实施例。在整个说明书中相同的附图标记始终指代相同的元件。

应当理解，虽然这里可使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语用于使一个元件区别于另一个元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不背离本发明的范围。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任意及所有组合。

应当理解，当称一个元件在另一元件“上”、“连接到”或“耦合到”另一元件时，它可以直接在另一元件上或者连接到或耦合到另一元件，或者还可以存在插入的元件。相反，当称一个元件“直接在”另一元件上或者“直接连接到”或“直接耦合到”另一元件时，不存在插入的元件。其他的用于描述元件之间关系的词语应当以类似的方式解释(例如，“在...之间”相对于“直接在...之间”、“相邻”相对于“直接相邻”等)。这里当称一个元件在另一元件上时，它可以在另一元件上或下，直接耦合到另一元件，或者可以存在插入的元件，或者元件可以通过空隙或间隙分隔开。

这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应当理解，术语“包括”、“包括”、“包括”和/或“包括”，当在此处使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他的特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。

如图2所示，为根据本发明的优选实施例的示意性器件结构图。包括一个第一硅基板202。在一些实施例中，第一硅基板202可由单晶硅制成。在一些实施例中，第一硅基板202可由其他合适材料制成，例如但不限于，硅锗、锗、绝缘体上硅薄膜(SOI)。外围器件形成在第一硅基板202上。所述外围器件包括多个晶体管206。在一些实施例中，第一硅基板202上形成有隔离区204和掺杂区208。外围互联层222覆盖晶体管206以进行电信号传导。互联层222包括一个或多个触点，例如触点207和触点214，一个或多个互联导体层，例如层216和220。互联层222进一步包括一个或多个层间绝缘层，例如绝缘层210、212和218。触点由导电材料制成，包括但不限于钨、钴、铜、铝、和/或硅化物。层间绝缘层由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅、和/或掺杂氧化硅。

阵列器件形成在外围器件之上。阵列器件包括多个NAND串230，其延伸贯穿多个导体234和绝缘体236叠层242。多个导体/绝缘体叠层242也可称作等级层堆栈。在一些实施例中，等级层堆栈242可以包括比多个导体/绝缘体叠层更多的由不同材料制成和/或不同厚度的导体层或绝缘层。在一些实施例中，导体层234由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅和/或硅化物。绝缘层236由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合。多个NAND串230包括半导体通道228和介质层229。在一些实施例中，半导体通道228由非结晶、多结晶、或单晶硅制成。在一些实施例中，介质层229包括一个隧道层，一个存储单元层和一个阻隔层。所述隧道层由氧化硅、氮化硅或者其组合制成。所述阻隔层由氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合制成。存储单元层由氮化硅、氮氧化硅、硅或以上材料的组合制成。

多个NAND串230包括多个控制门(或字线)。在一些实施例中，导体层234用作NAND串的控制门。在一些实施例中，多个NAND串230进一步包括选择门238，其形成在NAND串的上端。在一些实施例中，多个NAND串230进一步包括选择门240，其形成在NAND串的下端。在一些实施例中，选择门238和240由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅和/或硅化物。

多个NAND串230进一步包括外延硅层251，其覆盖形成在NAND串230的半导体通道228的上端。在一些实施例中，外延硅层251从单晶硅层244的外延生长而形成。

阵列器件进一步包括一个或多个源触点232，其延伸贯穿等级层堆栈242.在一些实施例中，源触点232由导电材料制成，包括但不限于钨、钴、铜、铝、和/或硅化物。

在一些实施例中，阵列器件进一步包括单晶硅层244，其覆盖形成在NAND串230的上端。在一些实施例中，单晶硅层244由单晶硅制成。在一些实施例中，单晶硅层244也可以由其他材料制成，包括但不限于硅锗或锗。在一些实施例中，单晶硅层244具有掺杂区域250和隔离区246。

在一些实施例中，源触点232和NAND串230均与所述单晶硅层244接触，因此当单晶硅层244传导电信号时，源触点232能够与NAND串230电性连接(例如当单晶硅层244形成导电的反型层时)。

在一些实施例中，阵列器件进一步包括一个或多个贯穿阵列触点241，其竖直延伸并贯穿等级层堆栈242。在一些实施例中，所述多个贯穿阵列触点241将电信号从外围器件传输到后段制程层254或衬垫层256。

阵列互联层223形成在外围互联层222的上方。在一些实施例中，阵列互联层223包括位线触点226，一个或多个导体层(例如层224)，和一个或多个绝缘层(例如绝缘层225和绝缘层221)。所述导体层可以由导电材料制成，包括但不限于钨、钴、铜、铝和/或硅化物。所述绝缘层由绝缘材料制成，包括但不限于氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合。

粘结界面219形成在外围互联层222的绝缘层218和阵列互联层223的绝缘层221之间。在一些实施例中，粘结界面219也可以形成在导体层224和导体层220之间。在一些实施例中，绝缘层218是氮化硅层而绝缘层221是氧化硅层。在一些实施例中，绝缘层218是氧化硅层而绝缘层221是氮化硅层。

在一些实施例中，位线触点226接触多个NAND串230的底端。在一些实施例中，每个位线触点226分别与一个NAND串230接触，从而位线触点分别独立寻址每个NAND串。

图2所示的优选实施例进一步包括一个或多个后段制程互联绝缘层和导体层(例如导体层248，导体层254和绝缘层252)和衬垫层(例如衬垫层256)。所述后段制程互联层和衬垫层在所述NAND存储器和外部电路之间传送电信号。后段制程导体层可以由导电材料制成，包括但不限于钨、钴、铜、铝和/或硅化物。所述后段制程绝缘层由绝缘材料制成，包括但不限于氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合。衬垫层由导电材料制成，包括但不限于钨、钴、铜、铝和/或硅化物。

图3A-3D是根据本发明实施方式的NAND存储器的外围器件和外围互联层的制备步骤示意图；图6是形成外围器件和外围互联层示例方法600的流程图。

示例方法600开始于操作602，如图6所示，即在第一硅基板上形成外围器件。如图3A所示，首先提供了第一硅基板302，用以形成外围器件。在一些实施例中，外围器件包括多个晶体管器件304。所述多个晶体管器件304形成在第一硅基板302上。在一些实施例中，形成晶体管器件304包括多个步骤，包括但不限于光刻、干法/湿法刻蚀、薄膜沉淀、热生长、注入、化学机械平坦化(CMP)、和/或以上的组合。在一些实施例中，掺杂区308也形成在第一硅基板302上。在一些实施例中，隔离区306也形成在第一硅基板302上。

示例方法600继续于操作604，如图6所示，在外围器件上形成一个或多个绝缘层和导体层。所述一个或多个绝缘层和导体层是外围互联层的一部分，能够传输外围器件的电信号。如图3B所示，第一层绝缘层310形成在第一硅基板302上，接触层308形成并电性连接外围器件。如图3C所示，第二绝缘层316形成在第一绝缘层310上。在一些实施例中，第二绝缘层316可以是多个层的组合并且由独立步骤形成。在一些实施例中，导体层312、接触层308和导体层314由导电材料制成。形成导体层和接触层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺。形成导体层和接触层的工艺也可以使用光刻、化学机械平坦化、干法/湿法刻蚀。形成绝缘层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。

示例方法600继续于操作606，如图6所示，形成外围互联层的一个顶部绝缘层和一个顶部导体层。如图3D所示，第三绝缘层318形成在第二绝缘层316上，导体层320形成在第三绝缘层318内。如此形成了外围互联层322。形成导体层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺。形成导体层的工艺也可以使用光刻、化学机械平坦化、干法/湿法刻蚀。形成绝缘层的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。

图4A-4D是根据本发明实施方式的NAND存储器的阵列器件和阵列互联层的制备步骤示意图；图7是形成阵列器件和阵列互联层示例方法700的流程图。

示例方法700开始于操作702，如图7所示，在第二硅基板上形成掺杂区和隔离区。如图4A所示，第二硅基板402用于形成阵列器件。在一些实施例中，掺杂区404形成在第二硅基板402上。在一些实施例中，隔离区406形成在第二硅基板402上。形成掺杂区404可以使用注入和/或扩散工艺。形成隔离区406的工艺可以采用热生长或薄膜沉淀。光刻和干法/湿法刻蚀工艺可用于形成隔离区图案。

示例方法700继续于操作704，如图7所示，在第二硅基板上形成多个绝缘层对。如图4B所示，多个绝缘层对410和412形成在第二硅基板402上。在一些实施例中，多个绝缘层对形成等级层堆栈408。在一些实施例中，绝缘层对包括氮化硅层410和氧化硅层412。在一些实施例中，等级层堆栈408中具有更多的绝缘层对，所述绝缘层对由不同材料制成并具有不同厚度。在一些实施例中，形成多个绝缘层对的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。

示例方法700继续于操作706，如图7所示，在第二硅基板上形成多个阵列器件的NAND串。如图4C所示，多个NAND串418形成在第二硅基板402上。在一些实施例中，等级层堆栈408的绝缘层对中的绝缘层410可以替换为导体层416，从而在等级层堆栈414中形成多个导体/绝缘层对。在一些实施例中，使用导体层416替换绝缘层410的工艺可以采用选择绝缘层412上湿法刻蚀绝缘层410，然后将导体层416填入结构中。在一些实施例中，填充导体层416可以采用CVD、ALD和其他合适的方法。在一些实施例中，导体层416由导电材料制成，包括但不限于钨、钴、铜、铝和/或硅化物。在一些实施例中，形成NAND串进一步包括形成半导体通道420，其在竖直方向延伸并穿过所述等级层堆栈414。在一些实施例中，形成NAND串进一步包括层422，其位于半导体通道420和多个导体/绝缘层对之间。在一些实施例中，层422是多个层的组合，包括但不限于隧道层、存储单元层、和阻隔层。在一些实施例中，所述隧道层包括绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅或上述材料的组合。在一些实施例中，存储单元层可以用于存储操作NAND的电荷。存储单元层的材料包括但不限于氮化硅、氮氧化硅、或氧化硅和氮化硅的组合、或上述材料的组合。在一些实施例中，所述阻隔层包括绝缘材料，例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的复合层。在一些实施例中，所述阻隔层可以进一步包括一个高K介电层(例如氧化铝)。在一些实施例中，形成层422可以采用ALD、CVD、PVD和其他合适的方法。

在一些实施例中，形成NAND串进一步包括形成在所述NAND串一端的外延层。如图4C所示，外延层426形成在NAND串418的底端。在一些实施例中，外延层416是硅层，其与第二硅基板402直接接触并且从第二硅基板402上外延生长。在一些实施例中，外延层426进一步被掺杂到期望的掺杂水平。

在一些实施例中，操作706进一步包括形成一个或多个源触点。如图4C所示，垂直延伸并贯穿等级层堆栈414的源触点424形成在第二硅基板402上。在一些实施例中，源触点424的一端直接接触第二硅基板402的掺杂区404。在一些实施例中，源触点424通过第二硅基板402的接触掺杂区404电性连接多个NAND串418。在一些实施例中，选择门428形成在等级层堆栈414的底端，并通过开关第二硅基板402的接触掺杂区404来控制源触点424和多个NAND串418之间的导电。在一些实施例中，源触点424由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，形成源触点424可以通过使用干法/湿法刻蚀工艺来形成垂直贯穿等级层堆栈414的开口，然后将导体材料或者其他材料例如绝缘材料填充所述开口。所述填充材料可以采用ALD、CVD、PVD和其他合适的方法。

在一些实施例中，操作706进一步包括形成一个或多个贯穿阵列触点。如图4C所示，贯穿阵列触点431形成在第二硅基板402上。贯穿阵列触点431垂直延伸并贯穿等级层堆栈414。在一些实施例中，贯穿阵列触点431的一端进入第二硅基板402的隔离区406。在一些实施例中，形成贯穿阵列触点431可以通过使用干法/湿法刻蚀工艺来形成垂直贯穿等级层堆栈414的开口，然后将导体材料填充开口。在一些实施例中，其他材料例如绝缘材料433部分填充所述开口以达到隔离目的。在一些实施例中，贯穿阵列触点431包含导电材料，导电材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，使用导体材料或者其他材料填充所述开口可以采用ALD、CVD、PVD和/或其他合适的方法。

示例方法700继续于操作708，如图7所示，在多个NAND串上形成阵列互联层。如图4D所示，阵列互联层438形成在多个NAND串418上。阵列互联层用于传输NAND串和其他电路之间的电信号。在一些实施例中，形成阵列互联层438包括形成绝缘层434，然后形成多个位线触点432，其在绝缘层434中并与NAND串418接触。在一些实施例中，绝缘层434是一层或多层绝缘材料，例如氧化硅、氮化硅、氮氧化硅或者其组合。在一些实施例中，位线触点432的形成过程为：首先在绝缘层434中形成开口，然后使用导体材料或绝缘材料填充所述开口。在一些实施例中，制造位线触点432的导体材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，使用导体材料或者其他材料填充所述开口可以采用ALD、CVD、PVD和/或其他合适的方法。

在一些实施例中，形成阵列互联层438进一步包括形成其他导电层，例如在绝缘层434中的导体层440和导体接触层444。在一些实施例中，具有一个或多个导体层440和/或导体接触层444。在一些实施例中，制造导体层440和导体接触层444的导体材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。形成导体层和导体接触层的工艺可以采用公知的后段制程方法。

在一些实施例中，形成阵列互联层438进一步包括形成顶部导电层442和顶部绝缘层436。在一些实施例中，制造顶部导电层442的导体材料包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，制造顶部绝缘层436的绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅、或上述材料的组合。

图5A-5C是根据本发明实施方式的结合上述阵列器件和外围器件的步骤示意图；图8是结合上述阵列器件和外围器件的示例方法800的流程图。

示例性方法800开始于步骤802，如图8所示，将第二硅基板上的阵列器件上下倒置从而使得阵列互联层位于第二硅基板下方，并将阵列互联层和外围互联层对齐。如图5A所示，阵列互联层438被置于第二硅基板402下方。在一些实施例中，对齐阵列互联层438和外围互联层322的方法为对齐阵列互联层438的导体层442和外围互联层322的导体层320。如此，当阵列器件和外围器件结合时导体层442与320接触。

示例性方法800继续于步骤804，如图8所示，结合阵列互联层和外围互联层。如图5B所示，阵列互联层438和外围互联层322结合并形成粘结界面503。在一些实施例中，如图5A所示，在两个互联层结合之前或结合时，处理工艺502可用于加强阵列互联层和外围互联层之间的结合力。在一些实施例中，绝缘层436为氧化硅层而绝缘层318为氮化硅层。在一些实施例中，绝缘层436为氮化硅层而绝缘层318为氧化硅层。在一些实施例中，结合处理502包括等离子体处理工艺和/或湿法化学处理工艺，处理阵列互联层的表面和外围互联层的表面以在两个绝缘层436和318之间形成化学结合。

在一些实施例中，结合处理502为热处理工艺，在一些实施例中，热处理的操作温度是250℃到600℃。在一些实施例中，热处理工艺使得导体层442和320之间产生互扩散。由此，导体442和320在结合处理后相互混合。在一些实施例中，导体层442和318都由铜制成。

示例性方法800继续于步骤806，如图8所示，减薄第二硅基板以形成一个单晶硅层。如图5B所示，根据本发明的实施例，第二硅基板402减薄以形成单晶硅层504。在一些实施例中，经过减薄，单晶硅层504的厚度介于200nm到5000nm之间。在一些实施例中，单晶硅层504的厚度介于150nm到50μm之间。在一些实施例中，减薄所述第二硅基板402的工艺包括但不限于晶圆研磨、干法刻蚀、湿法刻蚀、化学机械抛光或上述工艺的组合。

示例性方法800继续于步骤808，如图8所示，在单晶硅层上形成后段制程互联层和衬垫层。如图5C所示，单晶硅层504上形成后段制程互联层和衬垫层512。在一些实施例中，后段制程互联层包括一个或多个绝缘层506、一个或多个触点508和一个或多个导体层510。在一些实施例中，绝缘层506是多个绝缘层的组合，所述多个绝缘层可以通过独立的步骤制作。在一些实施例中，触点508、导体层510和衬垫层512可由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料的组合。在一些实施例中，制造绝缘层506的绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅、或上述材料的组合。在一些实施例中，绝缘层506可进一步包括高K绝缘材料。在一些实施例中，衬垫层512与外部电路连接以在结合的阵列/外围器件和外部电路之间传递电信号。

总之，本发明通过将阵列器件和外围器件的制作分开，避免了两个器件制造时互相影响对方的制作过程，解决了现有技术中后面的层的制作受前面的层制作后温度限制的问题，获得了高器件密度和良好的外围器件性能。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种NAND存储器，包括：

多个NAND串和形成在上述多个NAND串上方的一个单晶硅层，所述单晶硅层与所述多个NAND串接触连接；

其中，每个所述NAND串包括：

多个导体/绝缘体叠层；

一个在竖直方向延伸并穿过所述多个导体/绝缘体叠层的半导体通道；

一个形成在所述多个导体/绝缘体叠层和所述半导体通道之间的隧道层；和

一个形成在所述隧道层和多个导体/绝缘体叠层之间的存储单元层。

2.如权利要求1所述的NAND存储器，其中每个所述NAND串进一步包括形成在所述NAND串上端的外延层。

3.如权利要求1所述的NAND存储器，进一步包括多个第一触点，其中每个所述第一触点形成在每个所述NAND串下并且与每个所述NAND串的底端接触连接。

4.如权利要求1所述的NAND存储器，进一步包括一个第二触点，其中每个所述第二触点竖直穿过所述多个导体/绝缘体叠层，并且所述第二触点的上端与所述单晶硅层接触连接。

5.如权利要求1所述的NAND存储器，其中每个NAND串进一步包括一个选择门，形成在所述NAND串的一端。

6.如权利要求1所述的NAND存储器，进一步包括一个外围器件，形成在所述多个NAND串下。

7.如权利要求1所述的NAND存储器，进一步包括形成在所述多个NAND串下方的一个第一互联层，其中所述第一互联层包含一个或多个导体层，所述导体层形成在一个或多个绝缘层中。

8.如权利要求1所述的NAND存储器，进一步包括形成在所述多个NAND串上方的一个第二互联层，其中所述第二互联层包含一个或多个导体层，所述导体层形成在一个或多个绝缘层中。

9.一种制造NAND存储器的方法，包括如下步骤：

在第一硅基板上形成多个外围器件；

在第二硅基板上形成多个NAND串；

将所述多个NAND串放置在所述多个外围器件上方，从而使得第二硅基板位于所述多个NAND串上方；

通过结合处理将所述多个NAND串和所述多个外围器件结合在一起；并且

减薄所述第二硅基板以使其形成所述多个NAND串上方的一个单晶硅层。

10.如权利要求9所述的方法，进一步包括如下步骤：在第一硅基板上的所述多个外围器件上形成一个第一互联层。

11.如权利要求10所述的方法，进一步包括如下步骤：在结合所述NAND串和外围器件之前，在第二硅基板上的所述多个NAND串上形成一个第二互联层。

12.如权利要求9所述的方法，进一步包括如下步骤：在所述单晶硅层上方的所述多个NAND串上形成一个第三互联层。

13.如权利要求9所述的方法，其中所述结合处理包括热处理。

14.如权利要求9所述的方法，其中所述结合处理包括等离子体处理。

15.如权利要求9所述的方法，其中形成多个NAND串的步骤进一步包括如下步骤：

在所述第二硅基板上形成隔离区和掺杂区；

在所述第二硅基板上形成多个导体/绝缘体叠层；

形成半导体通道，其在竖直方向延伸并穿过所述多个导体/绝缘体叠层；

形成外延层，其与所述半导体通道接触并与所述单晶硅层接触。

16.如权利要求9所述的方法，其中减薄所述第二硅基板的工艺为研磨、干法刻蚀、湿法刻蚀、化学机械抛光或上述工艺的组合。

17.如权利要求11所述的方法，其中结合所述多个NAND串和所述多个外围器件的步骤包括：所述第一互联层的绝缘层和所述第二互联层的绝缘层形成化学键合，和/或所述第一互联层的导体材料和所述第二互联层的导体材料进行物理互扩散。