CN112530951A - 半导体存储装置 - Google Patents

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CN112530951A CN202010093388.XA CN202010093388A CN112530951A CN 112530951 A CN112530951 A CN 112530951A CN 202010093388 A CN202010093388 A CN 202010093388A CN 112530951 A CN112530951 A CN 112530951A
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memory device
semiconductor memory
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中嶋由美
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Kioxia Corp
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Abstract

实施方式提供一种能够缩小尺寸并提高可靠性的半导体存储装置。实施方式的半导体存储装置具备：通孔(35A)，设置在衬底的上方；导电层(35B)，设置在通孔(35A)上；以及通孔(35C)，设置在导电层(35B)上。通孔(35A)、导电层(35B)、及通孔(35C)为连续的1个层。

Description

半导体存储装置
[相关申请]
本申请案享有以日本专利申请案2019-168666号(申请日：2019年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有三维排列着存储单元的半导体存储装置。
发明内容
实施方式提供一种能够缩小尺寸并提高可靠性的半导体存储装置。
实施方式的半导体存储装置具备：第1接触插塞，设置在衬底的上方；第1导电层，设置在所述第1接触插塞上；以及第2接触插塞，设置在所述第1导电层上；且所述第1接触插塞、所述第1导电层、及所述第2接触插塞为连续的1个层。
附图说明
图1是表示第1实施方式的半导体存储装置的电路构成的框图。
图2是第1实施方式中的存储单元阵列内的区块的电路图。
图3是表示第1实施方式的半导体存储装置的平面布局的一例的图。
图4是沿着图3中的A-A线的剖视图。
图5是表示第1实施方式的半导体存储装置的另一构造例的剖视图。
图6是第1实施方式中的存储单元阵列内的存储柱的剖视图。
图7是第1实施方式的半导体存储装置中的通孔及导电层的俯视图。
图8是沿着图7中的B-B线的剖视图。
图9是沿着图7中的C-C线的剖视图。
图10是第1实施方式中的通孔及导电层的变化例的沿着YZ面的剖视图。
图11是第1实施方式中的通孔及导电层的另一变化例的沿着YZ面的剖视图。
图12～21是表示第1实施方式的半导体存储装置中的通孔及导电层的制造方法的剖视图。
图22是第2实施方式的半导体存储装置的沿着XZ面的剖视图。
图23是表示第2实施方式的半导体存储装置的另一构造例的剖视图。
图24是第2实施方式的半导体存储装置中的通孔及导电层的沿着XZ面的剖视图。
图25是第2实施方式的半导体存储装置中的通孔及导电层的沿着YZ面的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下说明中，对具有相同功能及构成的构成要素标注共通的参照符号。另外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法的，并非将构成部件的材质、形状、构造、及配置等特定于下述内容。
此处，作为半导体存储装置，以在半导体衬底的上方积层有存储单元晶体管的三维积层型的NAND(Not And，与非)型闪存为例来列举说明。在本说明书中，有时也将存储单元晶体管称为存储单元。
1.第1实施方式
以下，对第1实施方式的半导体存储装置进行说明。在第1实施方式中，以在包含存储单元的存储柱上依序设置的通孔、导电层(例如位线)、及通孔为例来列举说明。首先对半导体存储装置的电路构成进行叙述，然后对半导体存储装置的构造进行叙述。
1.1半导体存储装置的电路构成
利用图1对第1实施方式的半导体存储装置的电路区块构成进行说明。图1是表示第1实施方式的半导体存储装置的电路构成的框图。
半导体存储装置10具备存储单元阵列11、输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器群15、定序器(或控制电路)16、电压产生电路17、驱动器18、行解码器模块(RD)19、列解码器20、及感测放大器模块21。寄存器群15具有状态寄存器15A、地址寄存器15B、及指令寄存器15C。
存储单元阵列11具备1个或多个区块BLK0、BLK1、BLK2、…、BLKm(m为0以上的整数)。多个区块BLK分别包含与行及列建立对应关系的多个存储单元晶体管。存储单元晶体管是能够电重写的非易失性存储单元。在存储单元阵列11配设多个字线、多个位线、及源极线等，以控制对存储单元晶体管施加的电压。以后，在记为区块BLK的情况下，表示区块BLK0～BLKm的每一个。下文将对区块BLK的具体构成进行叙述。
输入输出电路12及逻辑控制电路13经由总线连接于外部装置(例如存储器控制器)(未图示)。输入输出电路12经由总线在与存储器控制器之间收发信号DQ(例如，DQ0、DQ1、DQ2、…、DQ7)。
逻辑控制电路13经由总线从存储器控制器接收外部控制信号。外部控制信号例如包括芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、及写入保护信号WPn。附记于信号名的“n”表示该信号为低态有效。
芯片使能信号CEn可选择半导体存储装置(NAND型闪存)10，且在选择该半导体存储装置10时被断定。指令锁存使能信号CLE可将作为信号DQ发送的指令锁存到指令寄存器15C。地址锁存使能信号ALE可将作为信号DQ发送的地址锁存到地址寄存器15B。写入使能信号WEn可将作为信号DQ发送的数据保存到输入输出电路12。读出使能信号REn可将从存储单元阵列11读出的数据作为信号DQ输出。写入保护信号WPn是在禁止对半导体存储装置10的写入及删除时被断定。
就绪/忙碌电路14根据来自定序器16的控制产生就绪/忙碌信号R/Bn。信号R/Bn表示半导体存储装置10是就绪状态还是忙碌状态。就绪状态表示可受理来自存储器控制器的命令的状态。忙碌状态表示无法受理来自存储器控制器的命令的状态。存储器控制器通过从半导体存储装置10接收信号R/Bn，可知半导体存储装置10是就绪状态还是忙碌状态。
状态寄存器15A保存半导体存储装置10的动作所需的状态信息STS，基于定序器16的指示将该状态信息STS传输到输入输出电路12。地址寄存器15B保存从输入输出电路12传输的地址信息ADD。地址信息ADD包括列地址及行地址。行地址例如包括指定出动作对象的区块BLK的区块地址、及指定出所指定的区块内的动作对象的字线的页地址。指令寄存器15C保存从输入输出电路12传输的指令CMD。指令CMD例如包括对定序器16命令写入动作的写入指令、及命令读出动作的读出指令等。状态寄存器15A、地址寄存器15B、及指令寄存器15C例如包含SRAM(static random access memory，静态随机存取存储器)。
定序器16从指令寄存器15C接收指令，并按照基于该指令的顺序总括地控制半导体存储装置10。定序器16对行解码器模块19、感测放大器模块21、及电压产生电路17等进行控制，而执行写入动作、读出动作、及删除动作。
具体来说，定序器16基于从指令寄存器15C接收的写入指令对行解码器模块19、驱动器18、及感测放大器模块21进行控制，而将数据写入到由地址信息ADD指定出的多个存储单元晶体管。另外，定序器16基于从指令寄存器15C接收的读出指令对行解码器模块19、驱动器18、及感测放大器模块21进行控制，而从由地址信息ADD指定出的多个存储单元晶体管读出数据。
电压产生电路17从半导体存储装置10的外部接收电源电压，并使用该电源电压产生写入动作、读出动作、及删除动作所需的多个电压。电压产生电路17将产生的电压供给到存储单元阵列11、驱动器18、及感测放大器模块21等。
驱动器18从电压产生电路17接收多个电压。驱动器18经由多个信号线将由电压产生电路17供给的多个电压中与读出动作、写入动作、及删除动作对应而选择的多个电压供给到行解码器模块19。
行解码器模块19从地址寄存器15B接收行地址，并对该行地址进行解码。行解码器模块19基于行地址的解码结果选择区块BLK的任一个，进而选择所选择的区块BLK内的字线。进而，行解码器模块19将由驱动器18供给的多个电压传输到所选择的区块BLK。
列解码器20从地址寄存器15B接收列地址，并对该列地址进行解码。列解码器20基于列地址的解码结果选择位线。
感测放大器模块21在数据的读出动作时，对从存储单元晶体管读出到位线的数据进行感测及放大。而且，感测放大器模块21暂时保存从存储单元晶体管读出的读出数据DAT，并将其传输到输入输出电路12。另外，感测放大器模块21在数据的写入动作时暂时保存从输入输出电路12传输的写入数据DAT。进而，感测放大器模块21将写入数据DAT传输到位线。
接下来，利用图2对存储单元阵列11的电路构成进行说明。如上所述，存储单元阵列11具有多个区块BLK0～BLKm。此处，对1个区块BLK的电路构成进行说明，但其它区块的电路构成也相同。
图2是存储单元阵列11内的1个区块BLK的电路图。区块BLK例如具备多个串单元SU0、SU1、SU2、SU3。此处，作为一例，示出区块BLK具备串单元SU0～SU3的例，但区块BLK所具备的串单元的数量可任意设定。以后，在记为串单元SU的情况下，表示串单元SU0～SU3的每一个。
串单元SU0～SU3分别具备多个NAND串(或存储串)NS。1个串单元SU中包含的NAND串NS的数量可任意设定。
NAND串NS包含多个存储单元晶体管MT0、MT1、MT2、…、MT7、及选择晶体管ST1、ST2。此处，为使说明浅显易懂，示出NAND串NS具备8个存储单元晶体管MT0～MT7、及2个选择晶体管ST1、ST2的例，但NAND串NS所具备的存储单元晶体管、及选择晶体管的数量可任意设定。以后，在记为存储单元晶体管MT的情况下，表示存储单元晶体管MT0～MT7的每一个。
存储单元晶体管MT0～MT7分别具备控制栅极及电荷储存层，非易失地存储数据。存储单元晶体管MT0～MT7串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
存储单元晶体管MT可存储1比特数据、或2比特以上的数据。存储单元晶体管MT可为使用绝缘膜作为电荷储存层的MONOS(metal-oxide-nitride-oxide-silicon，金属-氧化物-氮化物-氧化物-硅)型，也可为使用导电层作为电荷储存层的FG(floating gate，浮栅)型。
串单元SU0中包含的多个选择晶体管ST1的栅极连接于选择栅极线SGD0。同样地，串单元SU1～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD1～SGD3。选择栅极线SGD0～SGD3分别由行解码器模块19独立控制。
串单元SU0中包含的多个选择晶体管ST2的栅极连接于选择栅极线SGS。同样地，串单元SU1～SU3各自的选择晶体管ST2的栅极分别连接于选择栅极线SGS。此外，也存在将个别的选择栅极线SGS、即选择栅极线SGS0～SGS3分别连接于区块BLK中包含的串单元SU0～SU3的选择晶体管ST2的栅极的情况。选择晶体管ST1、ST2用于各种动作中的串单元SU的选择。
区块BLK中包含的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。字线WL0～WL7分别由行解码器模块19独立控制。
位线BL0～BLi(i为0以上的整数)分别连接于多个区块BLK，且连接到位于区块BLK中包含的串单元SU内的1个NAND串NS。也就是说，位线BL0～BLi分别连接于在区块BLK内呈矩阵状配置的NAND串NS中位于同一列的多个NAND串NS的选择晶体管ST1的漏极。另外，源极线SL连接于多个区块BLK。也就是说，源极线SL连接于区块BLK中包含的多个选择晶体管ST2的源极。
总之，串单元SU包含多个连接于不同的位线BL，且连接于同一选择栅极线SGD的NAND串NS。另外，区块BLK包含共用字线WL的多个串单元SU。进而，存储单元阵列11包含共用位线BL的多个区块BLK。
区块BLK例如为数据的删除单位。也就是说，同一区块BLK内包含的存储单元晶体管MT所保存的数据被一次删除。此外，数据能以串单元SU为单位被删除，另外，也能以未达串单元SU的单位为单位被删除。
将在1个串单元SU内共用字线WL的多个存储单元晶体管MT称为单元组件CU。将单元组件CU中包含的多个存储单元晶体管MT分别存储的1比特数据的集合称为页。单元组件CU的存储容量根据存储单元晶体管MT所存储的数据的比特数而发生变化。例如，单元组件CU在各存储单元晶体管MT存储1比特数据的情况下，存储1页数据，在存储2比特数据的情况下，存储2页数据，在存储3比特数据的情况下，存储3页数据。
对单元组件CU的写入动作及读出动作是以页为单位来进行。换句话说，读出及写入动作是针对与配设在1个串单元SU的1条字线WL连接的多个存储单元晶体管MT一次进行。
另外，关于存储单元阵列11的构成，也可为其它构成。存储单元阵列11的构成例如记载于题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILESEMICONDUCTOR MEMORY)”的在2009年3月19日提出申请的美国专利申请案12/407,403号中。另外，记载于题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月18日提出申请的美国专利申请案12/406,524号、题为“非易失性半导体存储装置及其制造方法(NON-VOLATILESEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的在2010年3月25日提出申请的美国专利申请案12/679,991号、及题为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的在2009年3月23日提出申请的美国专利申请案12/532,030号中。这些专利申请案是通过参照而将其全部援用到本申请说明书中。
1.2半导体存储装置的构造
接下来，对第1实施方式的半导体存储装置的构造的一例进行说明。首先，利用图3对半导体存储装置10的平面布局的一例进行说明。图3是表示第1实施方式的半导体存储装置的平面布局的一例的图。包括图3在内的以后的图中，将与半导体衬底面(或晶圆面)平行且相互正交(或交叉)的2个方向设为X方向及Y方向，将与包含这些X方向及Y方向的面(XY面)正交(或交叉)的方向设为Z方向。X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于与半导体存储装置10的半导体衬底面正交的方向。
如图3所示，半导体存储装置10例如具备存储器阵列芯片100及周边电路芯片200。
存储器阵列芯片100具有存储单元阵列11A、11B、及引出区域22A、22B、22C、及垫区域23A。存储单元阵列11A及11B构成存储单元阵列11。周边电路芯片200负责与设置在外部的存储器控制器(未图示)之间的通信，且具有周边电路24A、24B、行解码器模块(RD)19A、19B、19C、及垫区域23B。行解码器模块19A～19C构成行解码器模块19。周边电路24A、24B、及行解码器模块19A～19C控制存储器阵列芯片100。
存储器阵列芯片100与周边电路芯片200分别由不同的半导体衬底形成。存储器阵列芯片100表面的电极垫与周边电路芯片200表面的电极垫是以对向的方式配置，且存储器阵列芯片100的电极垫与周边电路芯片200的电极垫被贴合。由此，形成1个半导体存储装置(半导体存储器芯片)10。
在存储器阵列芯片100中，存储单元阵列11A及11B可并行执行不同的动作。存储单元阵列11A及11B配置在沿X方向排列的引出区域22A、22B及22C之间。详细来说，存储单元阵列11A配置在引出区域22A与22B间，存储单元阵列11B配置在引出区域22B与22C间。
引出区域22A及22B是用来将设置在存储器阵列芯片100的存储单元阵列11A与设置在周边电路芯片200的行解码器模块19A及19B之间电连接的区域。引出区域22B及22C是用来将设置在存储器阵列芯片100的存储单元阵列11B与设置在周边电路芯片200的行解码器模块19B及19C之间电连接的区域。
垫区域23A是设置用来将周边电路芯片200与存储器控制器之间连接的垫的区域。垫区域23A沿X方向延伸，且以与存储单元阵列11A及11B相邻的方式设置。
在周边电路芯片200中，行解码器模块19A、19B及19C是以分别与存储器阵列芯片100的引出区域22A、22B及22C重叠或对向的方式设置。例如，行解码器模块19A及19B电连接于设置在存储单元阵列11A的字线WL，行解码器模块19B及19C电连接于设置在存储单元阵列11B的字线WL。
周边电路24A例如设置在行解码器模块19A与19B间，周边电路24B例如设置在行解码器模块19B与19C间。周边电路例如包含输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器群15、定序器16、电压产生电路17、驱动器18、列解码器20、感测放大器模块21等。
垫区域23B是以与周边电路24A及24B相邻且与存储器阵列芯片100的垫区域23A重叠的方式设置。在垫区域23B例如配置从周边电路24A及24B所包含的输入输出电路引出的配线等。这些配线通过通孔及垫引出到半导体存储装置10的上表面。
接下来，利用图4对半导体存储装置10的截面构造进行说明。在图4以后的剖视图中，将Z方向的箭头方向称为正方向，将与Z方向的箭头方向相反的方向称为负方向。另外，以下说明中的“上”及“下”相当于各附图中的方向。此外，在图4中，省略导电层间的层间绝缘膜。
图4是沿着图3中的A-A线的剖视图，为存储单元阵列11A、引出区域22A、22B、周边电路24A、及行解码器模块19A、19B的沿着XZ面的剖视图。
如上所述，半导体存储装置10具备存储器阵列芯片100与周边电路芯片200贴合而成的构造。
以下，对存储器阵列芯片100中的截面构造详细进行叙述。
在半导体衬底30介隔绝缘层沿Z方向的负方向设置着导电层31。在导电层31设置着介隔绝缘层沿Z方向的负方向积层有导电层32、多个导电层33、及导电层34的积层体。导电层31～34沿X方向延伸。导电层31～34具有沿着XY面(或半导体衬底30面)的(或平行的)平板形状。
导电层31作为源极线SL发挥功能。导电层32作为选择栅极线SGS发挥功能。导电层33分别作为多个字线WL0～WL7发挥功能。此外，在图4中，示出2条导电层33，省略其余的导电层33。导电层34作为选择栅极线SGD发挥功能。导电层31～34例如包含钨(W)或多晶硅。半导体衬底30例如包含硅衬底及硅的外延层。
在包含导电层32～34的积层体中设置着柱状体的多个存储柱MP。各存储柱MP沿Z方向延伸。各存储柱MP是以在Z方向(或积层方向)上贯穿导电层32～34的方式配置，从导电层34的表面到达导电层31。也就是说，存储柱MP通过选择栅极线SGD、多个字线WL0～WL7、及选择栅极线SGS而连接于源极线SL。
在存储柱MP沿Z方向的负方向设置着接触插塞CP1，在接触插塞CP1设置着导电层35。在导电层35沿Z方向的负方向依序设置着导电层36、通孔37、及导电垫38。导电层35包含通孔(或接触插塞)35A、导电层35B、及通孔(或接触插塞)35C。下文将对存储柱MP及导电层35的详情进行叙述。
沿X方向延伸的各导电层32～34的端部经由接触插塞CP2而电连接于通孔39。在通孔39沿Z方向的负方向依序设置着导电层40、通孔41、导电层42、通孔43、及导电垫44。
以下，对周边电路芯片200中的截面构造详细进行叙述。
在半导体衬底50设置着例如包含n信道MOS(metal oxide semiconductor，金氧半导体)场效应晶体管(以下，记为nMOS晶体管)、及p信道MOS场效应晶体管(以下，记为pMOS晶体管)的CMOS(complementary metal oxide semiconductor，互补金氧半导体)电路CM。CMOS电路CM构成对多个存储单元的动作进行控制的周边电路24A及行解码器模块19A、19B。半导体衬底50例如包含硅衬底及硅的外延层。
如图4所示，在半导体衬底50设置着源极区域及漏极区域50A、及元件分离区域50B。在源极区域50A与漏极区域50A间的半导体衬底50沿Z方向的正方向设置着栅极绝缘层51，在栅极绝缘层51设置着栅极电极52。nMOS晶体管及pMOS晶体管分别包含源极区域50A、漏极区域50A、半导体衬底50的半导体层、栅极绝缘层51、及栅极电极52。
在源极区域50A及漏极区域50A沿Z方向的正方向分别设置着通孔53A，在通孔53A分别设置着导电层54A。在导电层54A沿Z方向的正方向依序设置着通孔55A、导电层56A、通孔57A、导电层58A、通孔59A、及导电垫60A。导电垫60A在Z方向的正方向上配置在周边电路芯片200的表面。
在另一源极区域50A及漏极区域50A沿Z方向的正方向分别设置着通孔53B，在通孔53B分别设置着导电层54B。在导电层54B沿Z方向的正方向依序设置着通孔55B、导电层56B、通孔57B、导电层58B、通孔59B、及导电垫60B。导电垫60B在Z方向的正方向上配置在周边电路芯片200的表面。
存储器阵列芯片100与周边电路芯片200例如是以包含导电垫38与导电垫60A、及导电垫44与导电垫60B的导电垫彼此对向的方式分别贴合。由此，将导电垫38与导电垫60A接合而电连接。同样地，将导电垫44与导电垫60B接合而电连接。
接下来，对第1实施方式的半导体存储装置的另一构造例进行说明。在图4所示的例中，已经以存储器阵列芯片100与周边电路芯片200贴合而成的半导体存储装置10为例来列举说明，但不应限于此，也可应用于具有其它构造的半导体存储装置。
图5是表示第1实施方式的半导体存储装置的另一构造例的剖视图。例如如图5所示，也可应用于在1个半导体衬底30上设置着形成有存储单元的区域84及形成有周边电路的区域85的半导体存储装置10A。此外，在图5中，省略导电层间的层间绝缘膜。
形成有存储单元的区域84的截面构造如下。
在半导体衬底30上的包含导电层32～34的积层体设置着柱状体的多个存储柱MP。各存储柱MP沿Z方向延伸，且以在Z方向上贯穿导电层32～34的方式配置。
在存储柱MP沿Z方向的正方向设置着接触插塞CP1，在接触插塞CP1设置着导电层35。在导电层35沿Z方向的正方向依序设置着导电层36、通孔37、及导电层45。下文将对存储柱MP及导电层35的详情进行叙述。
形成有周边电路的区域85的截面构造如下。
在半导体衬底30设置着例如包含nMOS晶体管及pMOS晶体管的CMOS电路CM。在半导体衬底30设置着源极区域及漏极区域70A、及元件分离区域70B。在源极区域70A与漏极区域70A间的半导体衬底30沿Z方向的正方向设置着栅极绝缘层71，在栅极绝缘层71设置着栅极电极72。nMOS晶体管及pMOS晶体管分别包含源极区域70A、漏极区域70A、半导体衬底30的半导体层、栅极绝缘层71、及栅极电极72。
在源极区域70A及漏极区域70A沿Z方向的正方向分别设置着通孔73，在通孔73分别设置着导电层74。在导电层74沿Z方向的正方向依序设置着通孔75、导电层76、通孔77、通孔78、导电层79、通孔80、导电层81、通孔82、及导电层83。
接下来，利用图6对存储单元阵列11中的存储柱MP(或NAND串NS)的截面构造进行说明。存储柱MP包含存储单元晶体管MT0～MT7、及选择晶体管ST1、ST2。
图6是第1实施方式中的存储单元阵列11内的存储柱MP的剖视图。图6在图4所示的存储柱MP的情况下表示旋转180度的状态，在图5所示的存储柱MP的情况下表示未旋转的状态。此外，在图6中，省略导电层间的层间绝缘膜。
如图6所示，存储单元阵列11包含半导体衬底30、导电层31～34、存储柱MP、接触插塞CP1、及导电层35。在半导体衬底30的上方设置着导电层31。导电层31形成为与XY面平行的平板状，且作为源极线SL发挥功能。此外，半导体衬底30的主面与XY面对应。
在导电层31上沿Y方向排列沿着XZ面的多个狭缝SLT。导电层31上且相邻的狭缝SLT间的构造体(或积层体)例如与1个串单元SU对应。
在导电层31上且相邻的狭缝SLT间从下层起依序设置着导电层32、多个导电层33、导电层34、及导电层35。这些导电层中在Z方向上相邻的导电层介隔层间绝缘膜积层。导电层32～34分别形成为与XY面平行的平板状。导电层32作为选择栅极线SGS发挥功能。多个导电层33从下层起依序分别作为字线WL0～WL7发挥功能。导电层34作为选择栅极线SGD发挥功能。导电层32～34例如包含钨(W)。
多个存储柱MP例如沿X方向及Y方向排列成错位状。多个存储柱MP分别在狭缝SLT间的积层体内沿Z方向延伸(或贯通)。各存储柱MP以从导电层34的上表面到达导电层31的上表面的方式通过导电层34、33、32而设置。各存储柱MP作为1个NAND串NS发挥功能。
存储柱MP例如具有阻挡绝缘层61、电荷储存层62、隧道绝缘层(也称为隧道绝缘膜)63、及半导体层64。具体来说，在用来形成存储柱MP的存储孔的内壁设置着阻挡绝缘层61。在阻挡绝缘层61的内壁设置着电荷储存层62。在电荷储存层62的内壁设置着隧道绝缘层63。进而，在隧道绝缘层63的内侧设置着半导体层64。此外，存储柱MP也可设为在半导体层64的内部设置着核心绝缘层的构造。
在这种存储柱MP的构成中，存储柱MP与导电层32交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电层33交叉的部分分别作为存储单元晶体管MT0～MT7发挥功能。进而，存储柱MP与导电层34交叉的部分作为选择晶体管ST1发挥功能。
半导体层64作为存储单元晶体管MT、及选择晶体管ST1、ST2的信道层发挥功能。在半导体层64的内部形成有NAND串NS的电流路径。
电荷储存层62具有在存储单元晶体管MT中储存从半导体层64注入的电荷的功能。电荷储存层62例如包含氮化硅膜。
隧道绝缘层63在将电荷从半导体层64注入到电荷储存层62时、或储存在电荷储存层62的电荷向半导体层64扩散时，作为电位障壁发挥功能。隧道绝缘层63例如包含氧化硅膜。
区块绝缘膜61防止储存在电荷储存层62的电荷向导电层33(字线WL)扩散。阻挡绝缘层61例如包含氧化硅层及氮化硅层。
在比存储柱MP的上表面更上方，介隔层间绝缘膜设置着包含通孔35A、导电层35B及通孔35C的导电层35。导电层35B是沿Y方向延伸的线状配线层，且作为位线BL发挥功能。多个导电层35沿X方向排列，导电层35与对应于每个串单元SU的1个存储柱MP电连接。具体来说，在各串单元SU中，在各存储柱MP内的半导体层64上设置着接触插塞CP1，在接触插塞CP1上设置着1个导电层35。导电层35例如包含铜(Cu)或铝(Al)、钨(W)。接触插塞CP1包含导电层，例如钨(W)。
此外，字线WL、以及选择栅极线SGD及SGS的条数并不限定于所述条数，分别按照存储单元晶体管MT、以及选择晶体管ST1及ST2的个数而变更。选择栅极线SGS也可包含分别设置在多层的多个导电层。选择栅极线SGD也可包含分别设置在多层的多个导电层。
1.2.1存储柱上的导电层35的构造
利用图7～图9，对图4及图5中由区域BC表示的导电层35的构造的一例进行说明。各导电层35是包含通孔35A、导电层35B(或位线BL)及通孔35C的1个层。
图7是第1实施方式的半导体存储装置10中的通孔35A、导电层35B、及通孔35C的俯视图。图8是沿着图7中的B-B线的剖视图，表示通孔35A、导电层35B、及通孔35C的沿着X方向的截面。图9是沿着图7中的C-C线的剖视图，表示通孔35A、导电层35B、及通孔35C的沿着Y方向的截面。
如图7、图8及图9所示，多个导电层35B沿Y方向延伸。沿Y方向延伸的导电层35B沿X方向以指定间隔排列。在各个导电层35B沿Z方向分别配置着通孔35A及通孔35C。各通孔35A沿Z方向延伸，且设置在各导电层35B的下方，或者设置在各导电层35B的半导体衬底30(或接触插塞CP1)侧。各通孔35C沿Z方向延伸，且设置在各导电层35B的上方，或者设置在各导电层35B的导电层36侧。
通孔35A与导电层35B连续形成。在通孔35A与导电层35B之间不存在交界区域。通孔35C与导电层35B连续形成。在通孔35C与导电层35B之间不存在交界区域。换句话说，导电层35B具有向下方突出的通孔35A、及向上方突出的通孔35C。
以下，利用图8及图9对通孔35A、导电层35B及通孔35C的构造详细进行叙述。
在绝缘层90内设置着接触插塞CP1。在接触插塞CP1上的绝缘层90内设置着通孔35A。在通孔35A上及绝缘层90上沿X方向以指定间隔排列着导电层35B。在绝缘层90上的导电层35B间排列着绝缘层91。在绝缘层91上及导电层35B上设置着绝缘层92。在导电层35B上的绝缘层92内设置着通孔35C。进而，在通孔35C上设置着导电层36。
在X方向上，靠近通孔35A的导电层35B的第1宽度大于比第1宽度更远离通孔35A的导电层35B的第2宽度。通孔35A具有沿Z方向延伸的柱形状，且靠近导电层35B的通孔35A的第1直径大于比第1直径更远离导电层35B的通孔35A的第2直径。通孔35C具有沿Z方向延伸的柱形状，靠近导电层35B的通孔35C的第3直径大于比第3直径更远离导电层35B的通孔35C的第4直径。在X方向上，导电层35B的宽度大于通孔35C的直径。
通孔35A、导电层35B及通孔35C连续形成于接触插塞CP1与导电层36之间。通孔35A、导电层35B及通孔35C电连接，并将接触插塞CP1与导电层36之间电连接。
此外，此处对在图7所示的俯视下，通孔35A及通孔35C为在Y方向上具有长径的腰圆形或椭圆形的例进行了说明，但不应限于此，通孔35A及通孔35C也可为圆形。另外，在图9中，示出了通孔35A与通孔35C以在Z方向上重叠的方式配置的例，但也可如图10所示，通孔35A与通孔35C以在Z方向上不重叠的方式配置。另外，也可如图11所示，在导电层35B上配置多个通孔35C。
1.3半导体存储装置的制造方法
以下，对存储柱上的导电层35的制造方法进行说明。
1.3.1导电层35的制造方法
利用图12～图21，对图8及图9所示的包含通孔35A、导电层35B及通孔35C的导电层35的制造方法进行说明。图12～图21表示第1实施方式中的通孔35A、导电层35B及通孔35C的制造方法的剖视图。图12～图17、图19、及图21表示沿着图7中的B-B线的导电层35的制造步骤的截面。图18及图20表示沿着图7中的C-C线的导电层35的制造步骤的截面。
首先，如图12所示，在接触插塞CP1上的绝缘层90内形成用来埋入通孔35A的孔90A。具体来说，通过RIE(Reactive Ion Etching，反应性离子蚀刻)法从绝缘层90的上表面到接触插塞CP1的上表面为止进行去除而形成通孔35A用的孔90A。绝缘层90例如包含氧化硅层。接触插塞CP1包含导电材料，例如钨(W)或铝(Al)、钛(Ti)。
接着，如图13所示，在通孔35A用的孔90A内及绝缘层90上形成导电层35H。具体来说，通过ALD(Atomic layer deposition，原子层沉积)法、CVD(Chemical VaporDeposition，化学气相沉积)法、或溅镀法在孔90A内及绝缘层90上形成导电层35H。绝缘层90上形成的导电层35H的高度(或厚度)是将导电层35B的高度(或厚度)与通孔35C的高度(或长度)加在一起的高度(或长度、厚度)。导电层35H例如包含钨或铝。
接下来，如图14所示，对导电层35H进行图案化而形成多个导电层35I。导电层35I分别具有将导电层35B的高度与通孔35C的高度加在一起的高度。具体来说，利用侧壁加工制程或双重图案化技术对绝缘层90上的导电层35H进行蚀刻，而形成沿X方向以指定间隔排列的导电层35I。
接下来，如图15所示，在图14所示的构造上，即在绝缘层90上及导电层35I上形成绝缘层91。进而，在绝缘层91上依序形成非晶硅层93、碳层94、氧化层95。进而，在氧化层95上形成抗蚀层96。具体来说，通过ALD法或CVD法在绝缘层90上及导电层35I上形成绝缘层91。通过ALD法或CVD法在绝缘层91上形成非晶硅层93。接着，在非晶硅层93上依序形成碳层94、氧化层95。进而，在氧化层95上形成经图案化的抗蚀层96。碳层94、氧化层95、及抗蚀层96构成多层抗蚀构造。
碳层94例如为通过旋转涂布而涂布在非晶硅层93上的SOC(Spin on Carbon，旋涂碳)层。氧化层95例如为通过旋转涂布而涂布在碳层94上的SOG(Spin on Glass，旋涂玻璃)层。
接下来，通过RIE法对图15所示的构造进行蚀刻，如图16所示，仅在与接触插塞CP1连接的导电层35I的上方残留非晶硅层93A。
接下来，通过RIE法对图16所示的构造进行蚀刻，如图17及图18所示，将未配置非晶硅层93A的区域的绝缘层91去除。由此，使除了与接触插塞CP1连接的导电层35I以外的其它导电层35I的上部从绝缘层91露出。此时，在与接触插塞CP1连接的导电层35I的上方会残留非晶硅层93A及绝缘层91。
接下来，通过RIE法对图17及图18所示的构造进行蚀刻，如图19及图20所示，从绝缘层91的上表面到绝缘层91的高度的中途为止将露出的导电层35I去除。由此，形成导电层35B及通孔35C。
接下来，通过RIE法对图19及图20所示的构造进行蚀刻，如图21所示，从导电层35B的上表面到导电层35B的高度的中途为止将导电层35B间的绝缘层91去除。
接下来，如图8及图9所示，通过ALD法或CVD法在图21所示的构造上，即在绝缘层91上及导电层35B上形成绝缘层92。进而，在通孔35C上形成导电层36。
通过以上制造步骤，在存储柱MP上的接触插塞CP1上制造通孔35A、导电层35B及通孔35C。
1.4第1实施方式的效果
根据第1实施方式，能够缩小半导体存储装置的尺寸(或半导体芯片尺寸)。进而能够提高半导体存储装置中的动作的可靠性。
以下，对第1实施方式的效果详细进行叙述。
在第1实施方式中，具备设置在半导体衬底的上方的通孔(或接触插塞)35A、设置在通孔35A上的导电层35B、及设置在导电层35B上的通孔(或接触插塞)35C。通孔35A、导电层35B、及通孔35C为连续的1个层。换句话说，通孔35A、导电层35B、及通孔35C为一体形成的1个层，在通孔35A与导电层35B之间、及导电层35B与通孔35C之间不存在交界区域。根据这种构造，能够减少在分开形成通孔35A、导电层35B、及通孔35C的情况下所产生的通孔35A、导电层35B、及通孔35C间的对位偏移。
例如，在具备存储器阵列芯片100与周边电路芯片200贴合而成的构造的半导体存储装置中，存在于导电层35B的正上方形成用来从导电层35B(例如位线BL)连接到导电垫38的通孔35C的情况。在这种情况下，导电层35B的排列间隔较为微细，因此，对导电层35B与通孔35C之间要求高度的对位精度。
在本实施方式中，因为通孔35A、导电层35B、及通孔35C为1个层，所以能够减少在通孔35A、导电层35B及通孔35C之间产生的对位偏移。由此，能够满足所述高度的对位精度的要求。
进而，在半导体存储装置的构造设计上，将对位精度的裕度考虑在内来决定导电层与通孔的尺寸及间隔，从而决定半导体存储装置的尺寸。根据本实施方式，因为能够减少对位精度裕度，所以能够减小导电层与通孔的尺寸及间隔，从而能够缩小半导体存储装置的尺寸。
也就是说，本实施方式具有能够减少通孔35A、导电层35B、及通孔35C所需的对位精度裕度的构造，因此，能够减小通孔35A、导电层35B、及通孔35C的尺寸及排列间隔，进而，能够缩小半导体存储装置的尺寸。
另外，因为能够减少在通孔35A、导电层35B、及通孔35C间产生的对位偏移，所以能够减少起因于因通孔35A、导电层35B、及通孔35C间的对位偏移而导致的接触面积的减少等的电阻上升，从而能够提高动作的可靠性。
通过以上内容，根据第1实施方式的半导体存储装置，能够缩小半导体存储装置的尺寸(或半导体芯片尺寸)。进而，能够提高半导体存储装置中的动作的可靠性。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。在第2实施方式中，以构成周边电路的CMOS电路CM上依序设置的通孔、配线层、及通孔为例来列举说明。在第2实施方式中，主要对与第1实施方式不同的方面进行叙述。
2.1半导体存储装置的构造
以下，对第2实施方式的半导体存储装置的构造的一例进行说明。
图22是第2实施方式的半导体存储装置的沿着XZ面的剖视图。此外，在图22中，省略导电层间的层间绝缘膜。半导体存储装置10与图4所示的半导体存储装置相同，具备存储器阵列芯片100与周边电路芯片200贴合而成的构造。
以下，对存储器阵列芯片100中的截面构造详细进行叙述。
在半导体衬底30介隔绝缘层沿Z方向的负方向设置着导电层31。在导电层31设置着介隔绝缘层沿Z方向的负方向积层有导电层32、多个导电层33、及导电层34的积层体。导电层31～34沿X方向延伸。导电层31～34具有沿着XY面(或半导体衬底30面)的(或平行的)平板形状。
在包含导电层32～34的积层体设置着柱状体的多个存储柱MP。在各存储柱MP沿Z方向的负方向设置着接触插塞CP1，在接触插塞CP1设置着通孔47。在通孔47沿Z方向的负方向依序设置着导电层48、通孔49、导电层36、通孔37、及导电垫38。其它构造与图4所示的半导体存储装置10的构造相同。
以下，对周边电路芯片200中的截面构造详细进行叙述。
在半导体衬底50设置着例如包含nMOS晶体管及pMOS晶体管的CMOS电路CM。在源极区域50A及漏极区域50A沿Z方向的正方向分别设置着通孔53B，在通孔53B分别设置着导电层54B。在导电层54B沿Z方向的正方向依序设置着通孔79A、导电层79B、及通孔79C。在通孔79C沿Z方向的正方向依序设置着导电层58B、通孔59B、及导电垫60B。其它构造与图4所示的半导体存储装置10的构造相同。
接下来，对第2实施方式的半导体存储装置的另一构造例进行说明。在图22所示的例中，已经以存储器阵列芯片100与周边电路芯片200贴合而成的半导体存储装置10为例来列举说明，但不应限于此，也可应用于具有其它构造的半导体存储装置。
图23是表示第2实施方式的半导体存储装置的另一构造例的剖视图。例如如图23所示，也可应用于在1个半导体衬底30上设置着形成有存储单元的区域84及形成有周边电路的区域85的半导体存储装置10A。此外，在图23中，省略导电层间的层间绝缘膜。
以下，对形成有存储单元的区域84的截面构造进行说明。
在存储柱MP沿Z方向的正方向设置着接触插塞CP1，在接触插塞CP1设置着通孔47。在通孔47沿Z方向的正方向依序设置着导电层48、通孔49、导电层36、通孔37、及导电层38。其它构造与图5所示的半导体存储装置10A的构造相同。
以下，对形成有周边电路的区域85的截面构造进行说明。
在半导体衬底30设置着例如包含nMOS晶体管及pMOS晶体管的CMOS电路CM。在源极区域70A及漏极区域70A沿Z方向的正方向分别设置着通孔73，在通孔73分别设置着导电层74。在导电层74沿Z方向的正方向依序设置着通孔75、导电层76、及通孔77。在通孔77沿Z方向的正方向依序设置着通孔86A、导电层86B、及通孔86C。在通孔86C沿Z方向的正方向依序设置着导电层81、通孔82、及导电层83。其它构造与图5所示的半导体存储装置10A的构造相同。
2.1.1周边电路上的导电层86的构造
利用图24及图25，对图22及图23中由区域LC表示的导电层86的构造的一例进行说明。各导电层86是包含通孔86A、导电层86B及通孔86C的1个层。
图24是第2实施方式中的导电层86的沿着XZ面的剖视图，表示通孔86A、导电层86B、及通孔86C的沿着XZ面的截面。图25是导电层86的沿着YZ面的剖视图，表示通孔86A、导电层86B、及通孔86C的沿着YZ面的截面。
如图24及图25所示，多个导电层86B沿Y方向延伸。沿Y方向延伸的导电层86B沿X方向以指定间隔排列。在各个导电层86B沿Z方向分别配置着通孔86A及通孔86C。各通孔86A沿Z方向延伸，且设置在各导电层86B的下方。换句话说，设置在各导电层86B的半导体衬底50或30侧，或者设置在导电层54B或接触插塞77侧。各通孔86C沿Z方向延伸，且设置在各导电层86B的上方，换句话说，设置在各导电层86B的导电层58B或导电层81侧。
通孔86A与导电层86B连续形成。在通孔86A与导电层86B之间不存在交界区域。通孔86C与导电层86B连续形成。在通孔86C与导电层86B之间不存在交界区域。换句话说，导电层86B具有向下方突出的通孔86A、及向上方突出的通孔86C。
以下，利用图24及图25，对通孔86A、导电层86B及通孔86C的构造详细进行叙述。
在绝缘层90内设置着导电层54B(或通孔77)。在导电层54B上的绝缘层90内设置着通孔86A。在通孔86A上及绝缘层90上设置着导电层86B。在绝缘层90上的不存在导电层86B的区域设置着绝缘层91。在绝缘层91上及导电层86B上设置着绝缘层92。在导电层86B上的绝缘层92内设置着通孔86C。进而，在通孔86C上设置着导电层58B(或81)。
在X方向上，靠近通孔86A的导电层86B的第1宽度大于比第1宽度更远离通孔86A的导电层86B的第2宽度。通孔86A具有沿Z方向延伸的柱形状，且靠近导电层86B的通孔86A的第1直径大于比第1直径更远离导电层86B的通孔86A的第2直径。通孔86C具有沿Z方向延伸的柱形状，靠近导电层86B的通孔86C的第3直径大于比第3直径更远离导电层86B的通孔86C的第4直径。在X方向上，导电层86B的宽度大于通孔86C的直径。
通孔86A、导电层86B及通孔86C连续形成于导电层54B(或通孔77)与导电层58B(或81)之间。通孔86A、导电层86B及通孔86C电连接，并将导电层54B与导电层58B之间电连接。
此外，如所述第1实施方式中记载那样，对通孔86A及通孔86C为在Y方向上具有长径的腰圆形或椭圆形的例进行了说明，但不应限于此，通孔86A及86C也可为圆形。另外，在图25中，示出了通孔86A与通孔86C以在Z方向上重叠的方式配置的例，但也可为通孔86A与通孔86C以在Z方向上不重叠的方式配置。另外，也可在导电层86B上配置多个通孔86C。
2.2导电层86的制造方法
关于周边电路上的导电层86的制造方法，除了以下方面之外，与第1实施方式中所说明的制造方法相同。
多数情况下周边电路CM上的通孔86A、导电层86B及通孔86C的X方向的宽度及排列间隔是大于第1实施方式中所说明的通孔35A、导电层35B及通孔35C的X方向的宽度及排列间隔而设定。因此，在第2实施方式中，对于导电层86B及通孔86C的形成，也可不使用在第1实施方式中图14所示的步骤中所使用的侧壁加工制程。第2实施方式中的制造方法除了不使用所述侧壁加工制程的方面以外，其它步骤与第1实施方式中的制造方法大致相同。
2.3第2实施方式的效果
根据第2实施方式，与所述第1实施方式同样地能够缩小半导体存储装置的尺寸(或半导体芯片尺寸)。进而，能够提高半导体存储装置中的动作的可靠性。其它效果等也与第1实施方式相同。
3.其它变化例等
在所述实施方式中，已经以存储器阵列芯片100与周边电路芯片200贴合而成的半导体存储装置10、以及在1个半导体衬底30上设置着形成有存储单元的区域84及形成有周边电路的区域85的半导体存储装置10A为例来列举说明，但不应限于此，也可应用于具有其它构造的半导体装置。
进而，在所述实施方式中，作为半导体存储装置，以NAND型闪存为例进行了说明，但不限于NAND型闪存，可应用于其它所有半导体存储器，进而可应用于半导体存储器以外的各种存储装置。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例而提出的，并不意图限定发明的范围。这些实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书中所记载的发明及其均等的范围内。
[符号的说明]
10、10A 半导体存储装置
11、11A、11B 存储单元阵列
12 输入输出电路
13 逻辑控制电路
14 就绪/忙碌电路
15 寄存器群
16 定序器(或控制电路)
17 电压产生电路
18 驱动器
19 行解码器模块
20 列解码器
21 感测放大器模块
22A、22B、22C 引出区域
30 半导体衬底
31～35 导电层
35A 通孔
35B 导电层
35C 通孔
35H、35I 导电层
36 导电层
37 通孔
38 导电垫
39 通孔
40 导电层
41 通孔
42 导电层
43 通孔
44 导电垫
45 导电层
50 半导体衬底
50A 源极区域或漏极区域
50B 元件分离区域
51 栅极绝缘层
52 栅极电极
53A、53B 通孔
54A、54B 导电层
55A、55B 通孔
56A、56B 导电层
57A、57B 通孔
58A、58B 导电层
59A、59B 通孔
60A、60B 导电垫
70A 源极区域或漏极区域
70B 元件分离区域
71 栅极绝缘层
72 栅极电极
73 通孔
74 导电层
75 通孔
76 导电层
77 通孔
78 通孔
79 导电层
80 通孔
81 导电层
82 通孔
83 导电层
84、85 区域
86 导电层
86A 通孔
86B 导电层
86C 通孔
90、91、92 绝缘层
100 存储器阵列芯片
200 周边电路芯片
BL、BL0～BLi 位线
BLK、BLK0～BLKm 区块
CM CMOS电路
CP1、CP2 接触插塞
MP 存储柱
MT、MT0～MT7 存储单元晶体管
SGD、SGD0～SGD3 选择栅极线
SGS 选择栅极线
SL 源极线
ST1、ST2 选择晶体管
SU、SU0～SU3 串单元
WL、WL0～WL7 字线

Claims (10)

1.一种半导体存储装置，具备：
第1接触插塞，设置在衬底的上方；
第1导电层，设置在所述第1接触插塞上；以及
第2接触插塞，设置在所述第1导电层上；且
所述第1接触插塞、所述第1导电层、及所述第2接触插塞为连续的1个层。
2.根据权利要求1所述的半导体存储装置，其中在所述第1接触插塞与所述第1导电层之间、及所述第1导电层与所述第2接触插塞之间不存在交界区域。
3.根据权利要求1或2所述的半导体存储装置，其中
所述第1接触插塞沿与所述衬底的上表面交叉的第1方向延伸，且
所述第1导电层沿与所述第1方向交叉的第2方向延伸，
所述第2接触插塞沿所述第1方向延伸。
4.根据权利要求3所述的半导体存储装置，其中在与所述第1方向及所述第2方向交叉的第3方向上，靠近所述第1接触插塞的所述第1导电层的第1宽度大于比所述第1宽度更远离所述第1接触插塞的所述第1导电层的第2宽度。
5.根据权利要求3所述的半导体存储装置，其中所述第1接触插塞具有沿所述第1方向延伸的柱形状，且靠近所述第1导电层的所述第1接触插塞的第1直径大于比所述第1直径更远离所述第1导电层的所述第1接触插塞的第2直径。
6.根据权利要求3所述的半导体存储装置，其中所述第2接触插塞具有沿所述第1方向延伸的柱形状，且靠近所述第1导电层的所述第2接触插塞的第3直径大于比所述第3直径更远离所述第1导电层的所述第2接触插塞的第4直径。
7.根据权利要求3所述的半导体存储装置，其中在与所述第1方向及所述第2方向交叉的第3方向上，第1导电层的宽度大于第2接触插塞的直径。
8.根据权利要求3所述的半导体存储装置，其还具备：
多个第2导电层，沿所述第1方向积层于所述衬底与所述第1接触插塞之间；以及
柱，在所述第1方向上贯穿所述多个第2导电层，且电连接于所述第1接触插塞。
9.根据权利要求8所述的半导体存储装置，其中所述多个第2导电层与所述柱交叉的部分作为存储单元晶体管发挥功能。
10.根据权利要求9所述的半导体存储装置，其中所述第1导电层是供来自所述存储单元晶体管的电流流通的位线，所述多个第2导电层是与所述存储单元晶体管的栅极连接的字线。
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