JP2022050148A - 半導体記憶装置 - Google Patents

Abstract

【課題】トランジスタ特性の低下やばらつきを低減可能な半導体記憶装置を提供する。【解決手段】実施形態による半導体記憶装置１は、基板１０と、複数の導電層Ｗと複数の第１の絶縁層ＯＬとが交互に積層される第１の積層体ＳＫ１と該第１の積層体ＳＫ１を貫通して前記複数の導電層Ｗとともに複数のメモリセルを形成する柱状体ＭＰとを含むメモリセル領域ＭＡと、前記基板１０と前記メモリセル領域ＭＡとの間に介在し、前記複数のメモリセルを制御する周辺回路が配置される周辺回路部ＰＥＲと、下端で基板１０に接続し、平面視枠状の形状を有して前記周辺回路部ＰＥＲを取り囲む導電性の第１の板状部ＥＳ１と、前記第１の板状部ＥＳ１の側面に窒化シリコンで形成される側壁層ＳＷと、窒化シリコンで形成され、前記側壁層ＳＷに接続して前記周辺回路部ＰＥＲの上方を覆う第２の絶縁層ＢＳＬとを備える。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体デバイスの製造工程には、例えば化学気相堆積（ＣＶＤ）法を利用した薄膜堆積プロセスがある。ＣＶＤ法により、下地層の上に絶縁層としての酸化シリコン層を堆積する場合、ケイ素を含有する原料ガスと、酸化ガスとが分解、反応して、酸化シリコン分子が形成され、これらが下地層に吸着することにより、酸化シリコン層が堆積される。この際、原料ガス及び酸化ガスの分解により生じた水素原子や、これらのガスの希釈ガスとしての水素ガスからの水素原子が酸化シリコン層に取り込まれる場合がある。

酸化シリコン層に取り込まれた水素は、酸化シリコン層だけでなく下地層の内部を拡散し、例えばトランジスタに到達する場合がある。この場合、例えば多結晶シリコンで形成されるゲート電極中のドーパントに影響を与え、トランジスタ特性の低下やばらつきが生じる事態ともなる。

特開２０１９－００９３８５号公報 特開２０１９－１６０９２２号公報 米国特許出願公開第２０１７／０２３６８３５号明細書

一つの実施形態は、トランジスタ特性の低下やばらつきを低減可能な半導体記憶装置を提供する。

一つの実施形態による半導体記憶装置は、基板と、複数の導電層と複数の第１の絶縁層とが交互に積層される第１の積層体と該第１の積層体を貫通して前記複数の導電層とともに複数のメモリセルを形成する柱状体とを含むメモリセル領域と、前記基板と前記メモリセル領域との間に介在し、前記複数のメモリセルを制御する周辺回路が配置される周辺回路部と、下端で基板に接続し、平面視枠状の形状を有して前記周辺回路部を取り囲む導電性の第１の板状部と、前記第１の板状部の側面に窒化シリコンで形成される側壁層と、窒化シリコンで形成され、前記側壁層に接続して前記周辺回路部の上方を覆う第２の絶縁層とを備える。

図１は、実施形態による半導体記憶装置を模式的に示す上面図である。 図２は、図１のＬ－Ｌ線に沿った断面図である。 図３は、図２の一部拡大図である。 図４は、比較例による半導体記憶装置の端部の断面を模式的に示す断面図である。 図５は、実施形態の変形例による半導体記憶装置の端部の断面を模式的に示す図である。

以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されるべきものである。

図１を参照しながら、実施形態による半導体記憶装置について説明する。図１は、実施形態による半導体記憶装置１を模式的に示す上面図である。図１に示すように、実施形態による半導体記憶装置１は、平面視矩形の形状を有する基板１０を有している。基板１０には素子領域１２が設けられ、素子領域１２と基板１０の周縁との間の領域にエッジシールＥＳが設けられている。エッジシールＥＳは、ほぼ平面視枠状の形状を有し、素子領域１２を取り囲んでいる。素子領域１２において、複数のメモリセルが３次元的に配置されてメモリセル領域ＭＡ（図２）が形成され、基板１０とメモリセル領域ＭＡとの間に設けられる周辺回路部ＰＥＲ（図２）には、メモリセルを制御する、トランジスタＴｒ等を含む周辺回路が配置されている。

図２は、図１のＬ－Ｌ線に沿った断面図である。ただし、説明の便宜上、素子領域１２の周辺回路部ＰＥＲに設けられるトランジスタＴｒの１つがエッジシールＥＳに隣接して図示されている。これは、エッジシールＥＳと、周辺回路部ＰＥＲのトランジスタＴｒとの位置関係を示すためである。

図２に示すように、素子領域１２においては、例えばシリコンで形成された基板１０の上に周辺回路部ＰＥＲが設けられ、その上にメモリセル領域ＭＡが設けられている。メモリセル領域ＭＡには、複数の導電層Ｗと複数の酸化シリコン層ＯＬとが交互に積層された積層体ＳＫ１，ＳＫ２と、この積層体ＳＫ１，ＳＫ２を貫通する複数のメモリピラーＭＰとが形成されている。導電層Ｗは例えばタングステン（Ｗ）で形成されてよい。メモリピラーＭＰは、有底のほぼ円筒形の形状を有し、中心から外側に向かって順次形成されたコア層Ｃ、チャネル層ＣＨ、及びメモリ膜Ｍを有している。ここで、コア層Ｃは例えば酸化シリコン等で形成されてよく、チャネル層ＣＨは例えば多結晶シリコン又はアモルファスシリコン等で形成されてよい。また、図２に示すように、メモリ膜Ｍは、メモリピラーＭＰの中心から外側に向かう方向に沿って順次形成されたトンネル絶縁層ＴＮ、電荷蓄積層ＣＴ、及びブロック絶縁層ＢＫを有している。トンネル絶縁層ＴＮ及びブロック絶縁層ＢＫは例えば酸化シリコン等で形成されてよく、電荷蓄積層ＣＴは例えば窒化シリコン等で形成されてよい。

また、メモリピラーＭＰは、積層体ＳＫ１に対応する上部と、積層体ＳＫ２に対応する下部とを有し、これらは接合部ＪＣで接合されている。すなわち、メモリピラーＭＰにおいて、コア層Ｃ同士、チャネル層ＣＨ同士、及びメモリ膜Ｍ同士が上部と下部との間で接続している。なお、接合部ＪＣは、積層体ＳＫ１と積層体ＳＫ２の間に介在する接合層Ｂｉ内に配置されている。そして、積層体ＳＫ１，ＳＫ２内の導電層ＷがメモリピラーＭＰに接する部分にメモリセルが形成される。また、メモリピラーＭＰのチャネル層ＣＨは、ともに酸化シリコン膜ＳＯ４に埋め込まれたプラグＰＧ及びビット線ＢＬと接続している。プラグＰＧ及びビット線ＢＬは、例えばダマシン法により銅（Ｃｕ）で形成されてよい。なお、図２においては、一つのメモリピラーＭＰに接続する一組のプラグＰＧ及びビット線ＢＬを図示し、他のメモリピラーＭＰに接続するプラグ及びビット線は図示を省略している。ビット線は、例えば積層体ＳＫ１，ＳＫ２等を貫通する不図示の接続配線を介して、周辺回路と接続される。酸化シリコン膜ＳＯ４及びビット線ＢＬの上には、窒化シリコン膜ＳＮ１、酸化シリコン膜ＳＯ５、窒化シリコン膜ＳＮ２、及び酸化シリコン膜ＳＯ６０が順次形成されている。

また、メモリセル領域ＭＡ内には複数のスリットＳＴが設けられている。複数のスリットＳＴは、積層体ＳＫ１，ＳＫ２と、接合層Ｂｉとを貫通するとともに、図２の紙面垂直方向に延伸している。複数のスリットＳＴにより、積層体ＳＫ１，ＳＫ２が複数の領域（ブロックとも言う）に分割される。スリットＳＴの内部には例えば酸化シリコンなどの絶縁材料が埋め込まれている。ただし、スリットＳＴの内部には、スリットＳＴの側壁を覆う絶縁材料を介して導電材料が埋め込まれ、この導電材料をソース層ＳＬと接続することで例えばソース線コンタクトとして機能させてもよい。

また、周辺回路部ＰＥＲでは基板１０の表層に周辺回路の一部であるトランジスタＴｒが形成され、トランジスタＴｒはライナー層３５で覆われている。ライナー層３５については後に図３を参照しながら説明する。ライナー層３５の上には酸化シリコン膜ＳＯ１が形成され、その上に窒化シリコン層ＢＳＬが形成されている。窒化シリコン層ＢＳＬは、例えば、素子領域１２においてメモリセルと周辺回路部とを電気的に接続する接続配線等を形成する際のエッチングストッパー層としての機能を有することができる。

窒化シリコン層ＢＳＬの上面と、酸化シリコン膜ＳＯ１の上面とが、酸化シリコン膜ＳＯ２で覆われ、酸化シリコン膜ＳＯ２の上にはソース層ＳＬが形成されている。ソース層ＳＬは、リンがドープされたｎ型の多結晶シリコンで形成され得る。また、ソース層ＳＬは、例えばＷまたはタングステンシリサイド（ＷＳｉ）で形成される導電層と、その上のｎ型の多結晶シリコンで形成される半導体層との２層により構成されてもよい。ソース層ＳＬは、メモリピラーＭＰのチャネル層ＣＨの下部の側周面と接し、メモリピラーＭＰに形成されるメモリセルのソースラインとして機能する。なお、ソース層ＳＬは、基板１０の表面とほぼ平行に形成されるが、端部に屈曲部ＢＰを有し、ここで基板１０に向かって折れ曲がって基板１０の表面に接続している。ソース層ＳＬが形成された後には、例えばプラズマを利用した成膜やエッチングなどのプラズマプロセスが行われる。その場合、そのプラズマプロセス以前に形成された構造がプラズマ中の電荷に晒されることとなる。そのような電荷をソース層ＳＬを介して基板１０へと逃がし、既存の構造を電荷から保護するため、ソース層ＳＬが基板１０と接続されている。

基板１０の周縁と素子領域１２との間の領域におけるソース層ＳＬの上方には、酸化シリコン膜ＳＯ３を挟んで積層体ＯＮ１が形成され、その上方に、接合層Ｂｉを挟んで積層体ＯＮ２が形成されている。積層体ＯＮ１及びＯＮ２は、複数の窒化シリコン層ＳＮと複数の酸化シリコン層ＯＬとが交互に積層された積層構造を有している。接合層Ｂｉは例えば酸化シリコンにより形成され得る。

積層体ＯＮ１及びＯＮ２の窒化シリコン層ＳＮは、素子領域１２においては、例えばＷなどの金属に置換されている。積層体ＯＮ１及びＯＮ２の窒化シリコン層ＳＮがＷなどの金属に置換された部分が、積層体ＳＫ１及びＳＫ２に相当する。すなわち、積層体ＯＮ１は、酸化シリコン層ＯＬを共有するように素子領域１２の積層体ＳＫ１と接続し、積層体ＯＮ２は、酸化シリコン層ＯＬを共有するように素子領域１２の積層体ＳＫ２と接続している。

積層体ＯＮ２の上には、酸化シリコン膜ＳＯ４、窒化シリコン膜ＳＮ１、酸化シリコン膜ＳＯ５、窒化シリコン膜ＳＮ２、及び酸化シリコン膜ＳＯ６がこの順に形成されている。酸化シリコン膜ＳＯ６の上面と、酸化シリコン膜ＳＯ１，ＳＯ２，ＳＯ３、積層体ＯＮ１、接合層Ｂｉ、積層体ＯＮ２、酸化シリコン膜ＳＯ４，ＳＯ５，ＳＯ６、窒化シリコン膜ＳＮ１，ＳＮ２の側面と、基板１０の表面とを覆うように金属体Ｍ２が形成されている。金属体Ｍ２は、例えばアルミニウム（Ａｌ）や、ＡｌＣｕＳｉなどのアルミニウム合金で形成され得る。金属体Ｍ２は、半導体記憶装置１が帯電するのを回避するために設けられる。

なお、金属体Ｍ２が形成された後には、金属体Ｍ２を覆うように酸化シリコン膜が堆積され、例えばＣＭＰ法により、堆積された酸化シリコン膜が研磨されて、金属体Ｍ２が露出する。これにより、金属体Ｍ２の側面と、金属体Ｍ２の基板１０の上の部分とを覆う酸化シリコン膜ＳＯ７が形成される。その後、全面にパッシベーション膜としての窒化シリコン膜ＳＮＰが形成され、これを覆うように例えばポリイミドで形成される保護膜ＰＩＤが設けられる。これにより、基板１０の表面の端部にも、金属体Ｍ２、酸化シリコン膜ＳＯ７、窒化シリコン膜ＳＮＰ、及び保護膜ＰＩＤがこの順に積層されることとなる。基板１０の表面の端部に積層された酸化シリコン膜ＳＯ７、窒化シリコン膜ＳＮＰ、及び保護膜ＰＩＤの一部が除去され、金属体Ｍ２が露出する。金属体Ｍ２が露出している部分は、半導体記憶装置１が形成される例えばシリコンウエハをダイシングする際のカーフ領域に相当する。

また、エッジシールＥＳは、本実施形態においては、基板１０上から順に積層されるエッジシール部ＥＳ１、エッジシール部ＥＳ２、枠体Ｐ１、金属体Ｍ０、枠体Ｐ２、金属体Ｍ１、及び枠体Ｐ３を有している。エッジシールＥＳは、ダイシングの際に、ダイシングラインを起点として発生し得るクラックが素子領域１２内に進入するのを回避するという機能を有している。また、エッジシールＥＳは、大気中の水分が素子領域１２内に侵入するのを抑制するという機能も有している。さらに、上述のソース層ＳＬと同様に、製造工程の一つとしてのプラズマプロセスにおいてプラズマ中の電荷を基板１０へと逃がすという機能をも有し得る。

エッジシール部ＥＳ１は、後述するように、下端で基板１０に接続するとともに窒化シリコン層ＢＳＬの上端まで延伸している。エッジシール部ＥＳ２は、下端でエッジシール部ＥＳ１の上端に接続し、酸化シリコン膜ＳＯ２、ソース層ＳＬ、酸化シリコン膜ＳＯ３、積層体ＯＮ１、接合層Ｂｉ、積層体ＯＮ２を貫通するように延伸し、酸化シリコン膜ＳＯ４内で終端している。エッジシール部ＥＳ１及びＥＳ２は、例えばタングステンなどの金属で形成されてよい。ただし、エッジシール部ＥＳ１，ＥＳ２は、タングステンで形成される本体部と、本体部の下面及び側面を覆う窒化チタン層又はチタン層とを有することもできる。

枠体Ｐ１及び金属体Ｍ０は、酸化シリコン膜ＳＯ４に埋め込まれ、枠体Ｐ１の下端にてエッジシール部ＥＳ２の上端に接続している。枠体Ｐ２及び金属体Ｍ１は、酸化シリコン膜ＳＯ５及び窒化シリコン膜ＳＮ１を貫通し、枠体Ｐ２の下端で金属体Ｍ０の上面に接続している。さらに、枠体Ｐ３は、酸化シリコン膜ＳＯ６と窒化シリコン膜ＳＮ２を貫通し、下端にて金属体Ｍ１の上面に接続し、上端にて金属体Ｍ２の下面に接続している。枠体Ｐ１、金属体Ｍ０、枠体Ｐ２、金属体Ｍ１、及び枠体Ｐ３は、例えばダマシン法によりＣｕで形成されてよい。

なお、酸化シリコン膜ＳＯ４の上に形成される窒化シリコン膜ＳＮ１と、酸化シリコン膜ＳＯ５の上に形成される窒化シリコン膜ＳＮ２とは、耐圧確保のために設けられている。例えば、素子領域１２においては、酸化シリコン膜ＳＯ４には、例えばＣｕで形成されるプラグＰＧとビット線ＢＬが埋め込まれているが、仮に窒化シリコン膜ＳＮ１が無い場合に、プラグＰＧやビット線ＢＬに電圧が印加されると、Ｃｕが拡散し、例えばＣｕ配線間の耐圧が低下してしまう場合がある。これを回避するため、Ｃｕの拡散を抑制可能な窒化シリコン膜ＳＮ１が設けられている。酸化シリコン膜ＳＯ５にもＣｕで形成されるプラグや配線（不図示）が埋め込まれてよく、Ｃｕの拡散を抑制するために窒化シリコン膜ＳＮ２が形成されている。

次に、図３を参照しながら、エッジシール部ＥＳ１、トランジスタＴｒ、及びこれらの周囲の構造について説明する。図３は、図２の一部拡大図であり、図２中の点線で囲まれた部分Ｐに相当する。

図３に示すように、基板１０の表面にトランジスタＴｒのゲート絶縁膜３１が形成され、その上にゲート電極３２が形成されている。ゲート絶縁膜３１は、シリコンで形成される基板１０の表面を熱酸化することにより形成される。ゲート電極３２は、例えば、ゲート絶縁膜３１上に堆積されるボロン（Ｂ）ドープ多結晶シリコン層３２１と、多結晶シリコン層３２１上に堆積されるタングステン層３２２とを有することができる。なお、トランジスタＴｒのソース領域とドレイン領域は、紙面に垂直な方向に沿って、ゲート電極３２を挟む基板１０の表層領域に形成されているものとする。

また、ゲート電極３２の上にはキャップ層３３が形成され、ゲート電極３２の両側面にはサイドウォールスペーサ３４が形成されている。キャップ層３３は窒化シリコンで形成されてよく、サイドウォールスペーサ３４は酸化シリコンで形成されてよい。

キャップ層３３とサイドウォールスペーサ３４を覆うようにライナー層３５が堆積されている。ライナー層３５は、例えば、第１の絶縁層３５１と第２の絶縁層３５２とを含むことができる。第１の絶縁層３５１は例えば酸化シリコンで形成され、キャップ層３３、サイドウォールスペーサ３４、及び基板１０に接し、基板１０の上に開口部ＯＰを有している。一方、第２の絶縁層３５２は、窒化シリコンで形成され、第１の絶縁層３５１を覆うとともに、第１の絶縁層３５１の開口部ＯＰでは、基板１０に接している。

また、ゲート電極３２に対しゲート配線ＧＬが設けられている。ゲート配線ＧＬは、ライナー層３５とキャップ層３３を貫通し、ゲート電極３２のタングステン層３２２に接続するゲートコンタクト３６と、ゲートコンタクト３６の上端に接続する金属配線層３６Ｍと、金属配線層３６Ｍの上に順次形成されるプラグ３７、金属配線層３７Ｍ、プラグ３８、及び金属配線層３８Ｍとを有している。すなわち、酸化シリコン膜ＳＯ１内には、金属配線層３６Ｍ，３７Ｍ，３８Ｍを有する３層の金属配線構造が形成されている。図２及び図３では図示を省略しているが、トランジスタＴｒのソース領域とドレイン領域に対して、同様の金属配線構造を有するゲート配線ＧＬが形成されてもよい。ゲート配線ＧＬは例えばダマシン法によりＣｕなどの金属で形成され得る。なお、ゲートコンタクト３６とタングステン層３２２との間の抵抗を低減するため、タングステン層３２２に凹部が形成され、この凹部に対してゲートコンタクト３６が接続している。

エッジシール部ＥＳ１は、窒化シリコン層ＢＳＬと酸化シリコン膜ＳＯ１を貫通し基板１０に到達している。ここで、エッジシール部ＥＳ１の下端は、第１の絶縁層３５１の開口部ＯＰにおいて基板１０に接続している。すなわち、エッジシール部ＥＳ１は、酸化シリコンで形成される第１の絶縁層３５１から離間している。また、エッジシール部ＥＳ１の下端は、基板１０の表面に形成される凹部に嵌め込まれており、これにより、エッジシール部ＥＳ１が基板１０に対して強固に接続し得る。その結果、エッジシールＥＳ（図２）は、ダイシング時のクラックストッパーとしての機能をより効果的に発揮することが可能となる。なお、エッジシール部ＥＳ１の下端が接続される基板１０の表層領域には、不図示のｎ型またはｐ型の不純物拡散領域が適宜形成され得る。

エッジシール部ＥＳ１の両側面には、窒化シリコンによる側壁層ＳＷが形成されている。側壁層ＳＷの上端部に対して窒化シリコン層ＢＳＬが接続し、下端部に対して基板１０の表面に形成される第２の絶縁層３５２が接続している。すなわち、第２の絶縁層３５２、側壁層ＳＷ、及び窒化シリコン層ＢＳＬで囲まれた領域が形成されており、トランジスタＴｒを含む周辺回路は、その領域内に配置されている。

側壁層ＳＷ及びエッジシール部ＥＳ１は、例えば、以下のように形成され得る。基板１０の表層にトランジスタＴｒ（キャップ層３３、サイドウォールスペーサ３４、及びライナー層３５を含む）が形成された後、ゲート配線ＧＬを含む酸化シリコン膜ＳＯ１と、窒化シリコン層ＢＳＬとが順次形成される。この後、窒化シリコン層ＢＳＬと酸化シリコン膜ＳＯ１を貫通して基板１０に到達するとともに、窒化シリコン層ＢＳＬと酸化シリコン膜ＳＯ１を横切り、平面視枠状の形状を有するトレンチが形成される。トレンチの内面に窒化シリコンがコンフォーマルに形成され、トレンチの底面の窒化シリコンが異方的に除去された後、トレンチがタングステンなどの金属で埋め込まれる。これにより、側壁層ＳＷとエッジシール部ＥＳ１が形成される。なお、トレンチを埋め込む際には、トレンチの内面と、窒化シリコン層が除去された底面とにＴｉＮ又はＴｉの層を形成し、その内側にタングステンを埋め込んでもよい。また、トレンチ底面の窒化シリコンを除去する際には、基板１０の表面に凹部を形成してよい。

なお、基板１０の表層には、例えば酸化シリコンが埋め込まれた二重のトレンチＳＴＩが形成されている。トレンチＳＴＩの各々は、平面視枠状の形状を有し、エッジシールＥＳを取り囲んでいる。トレンチＳＴＩは、ダイシング時に基板１０にクラックが侵入するのを防ぐクラックストッパーとして機能する。

以下、比較例を参照しながら、本実施形態による半導体記憶装置１により奏される効果について説明する。図４は、比較例による半導体記憶装置の端部の断面を模式的に示す断面図である。図４に示すように、比較例による半導体記憶装置２には、実施形態におけるエッジシール部ＥＳ１とは異なるエッジシール部ＥＳ１Ｃが設けられている。比較例では、エッジシール部ＥＳ１Ｃは、例えばゲート配線ＧＬと同時に形成され、したがって、ゲート配線ＧＬと同様に３層の金属配線構造を有している。そして、３層の金属配線構造のうちの最上の金属配線の上面にエッジシール部ＥＳ２Ｃの下端が接続されて、エッジシールＥＳＣが形成されている。

また、実施形態とは異なり、エッジシール部ＥＳ１Ｃの側壁には、側壁層ＳＷに相当する、窒化シリコンで形成される層は設けられていない。また、ライナー層３５の第１の絶縁層３５１の開口部ＯＰがエッジシール部ＥＳ１Ｃの下端とは異なる位置に設けられており、このため、エッジシール部ＥＳ１Ｃの下端は、酸化シリコンで形成される第１の絶縁層３５１に接している。その他の構成に関しては、比較例による半導体記憶装置２は、実施形態による半導体記憶装置１と同様である。

積層体ＯＮ１，ＯＮ２は例えばプラズマＣＶＤ法により形成されるが、この形成時には、気相中の水素（原子）が積層体ＯＮ１，ＯＮ２内に取り込まれる傾向がある。図４中の符号「Ｈ」は、積層体ＯＮ１，ＯＮ２に取り込まれた水素を模式的に示している。このような水素は、例えば、後続のメモリセル領域ＭＡにおけるメモリピラーＭＰの形成等に際して高温プロセスが行われるときに拡散し、トランジスタＴｒまで到達する場合がある。そうすると、ゲート電極３２の多結晶シリコン層３２１にドープされたボロン原子が、水素によって、ゲート絶縁膜３１から基板１０へと突き抜けてしまうことがある。その結果、多結晶シリコン層３２１の抵抗値が変化したり、ゲート絶縁膜３１の下のチャネル領域のキャリア濃度が変化したりすることとなる。これにより、トランジスタＴｒの閾値電圧の低下やばらつきが生じる事態ともなる。

水素は、金属や、多結晶シリコン、酸化シリコンを拡散することができるため、積層体ＯＮ１中の水素は、例えば図中の経路Ｒ１に沿って、ソース層ＳＬと酸化シリコン膜ＳＯ２を通り抜けて酸化シリコン膜ＳＯ１へ侵入し、エッジシール部ＥＳ１Ｃを横切り、ゲート配線ＧＬを通してトランジスタＴｒへ到達し得る。また、水素は、例えば図中の経路Ｒ２に沿って、ソース層ＳＬと酸化シリコン膜ＳＯ２を通り抜けて酸化シリコン膜ＳＯ１へ侵入し、さらにエッジシール部ＥＳ１Ｃに侵入して下降し、エッジシール部ＥＳ１Ｃの下端から第１の絶縁層３５１を通してトランジスタＴｒに到達し得る。

本実施形態による半導体記憶装置１においても、製造工程中主に積層体ＯＮ１，ＯＮ２に水素が取り込まれる。しかし、本実施形態においては、いずれも窒化シリコンで形成される第２の絶縁層３５２、側壁層ＳＷ、及び窒化シリコン層ＢＳＬで囲まれた領域が形成されており、トランジスタＴｒは、その領域内に配置されている。具体的には、図３に示すように、エッジシール部ＥＳ１の側面に、窒化シリコンで形成された側壁層ＳＷが設けられており、水素は窒化シリコンを拡散し難いため、側壁層ＳＷによってブロックされてゲート配線ＧＬに到達することは殆どできない。したがって、水素がトランジスタＴｒまで拡散することは殆どない。

また、エッジシール部ＥＳ１の下端は、酸化シリコンで形成される第１の絶縁層３５１の開口部ＯＰにおいて基板１０に接続し、側壁層ＳＷの下端もまた基板１０の表面に接している。さらに、側壁層ＳＷの下端は、基板１０の表面にて、窒化シリコンで形成される第２の絶縁層３５２とも接触している。したがって、水素がソース層ＳＬと酸化シリコン膜ＳＯ２を通り抜けてエッジシール部ＥＳ１に侵入し、その下端まで下降したとしても、側壁層ＳＷと第２の絶縁層３５２によってブロックされ、トランジスタＴｒへ到達することは殆どない。したがって、積層体ＯＮ１，ＯＮ２内の水素がトランジスタＴｒへ拡散するのを低減することができ、よって、トランジスタＴｒの閾値電圧の低下やばらつきを低減することが可能となる。なお、本実施形態において、側壁層ＳＷと第２の絶縁層３５２は、第１の絶縁層３５１の開口部ＯＰで基板１０の表面に直接接触するのではなく、例えば基板１０のシリコンの自然酸化膜を介して基板１０の表面に接続するように設けられてもよい。一般に、自然酸化膜はライナー層３５として用いられる第１の絶縁層３５１より極薄であるため、開口部ＯＰで基板１０の表面に接続された側壁層ＳＷと第２の絶縁層３５２による水素のブロックの機能は、自然酸化膜が介在した程度では殆ど損なわれることがないからである。

また、窒化シリコン層ＢＳＬは窒化シリコンで形成されているため、積層体ＳＫ１，ＳＫ２内の水素についても、下方に向かって（酸化シリコン膜ＳＯ１に向かって）の拡散を抑制することができる。なお、窒化シリコン層ＢＳＬには、メモリセルと周辺回路とを電気的に接続する上述の接続配線形成のための開口が設けられる場合があるが、その開口形成工程の段階において多量の水素が積層体ＳＫ１，ＳＫ２内からその外方へと拡散することは殆どない。このため、窒化シリコン層ＢＳＬは、接続配線形成のための開口を有してよい。

また、比較例においては、エッジシール部ＥＳ１Ｃが、トランジスタＴｒのゲート配線ＧＬと同様に３層の金属配線構造を有しており、そのため、仮に実施形態における側壁層ＳＷと同じような側壁層を設けようとすると、製造プロセスの複雑化、プロセス数の増加、製造コストの増大などが生じ得る。実施形態による半導体記憶装置１では、ゲート配線ＧＬの形成とは別に、簡便なプロセスで側壁層ＳＷとエッジシール部ＥＳ１を形成することが可能となる。

（変形例）
次に、図５を参照しながら、実施形態の変形例による半導体記憶装置１００について説明する。図５は、実施形態の変形例による半導体記憶装置１００の端部の断面を模式的に示す図である。なお、図５では図示を省略しているが、半導体記憶装置１００は、半導体記憶装置１と同じ素子領域１２を有している。図５に示すように、エッジシール部ＥＳ１はゲート配線ＧＬと同様に３層の金属配線構造を有しており、エッジシール部ＥＳ１の側面には側壁層が設けられていない。その一方で、平面視枠状の形状を有し、窒化シリコンで形成される立設部ＳＰが設けられている。立設部ＳＰは、酸化シリコンで形成される第１の絶縁層３５１の端部よりも基板１０の周縁側において下端で基板１０の表面に接している。また、立設部ＳＰは、上端で窒化シリコン層ＢＳＬの下面に接続している。言い換えると、窒化シリコン層ＢＳＬを蓋部とし、立設部ＳＰを側壁とする有蓋の角筒体が形成されており、その内側において、基板１０の表層にトランジスタＴｒが形成されている。

このような構成によれば、ともに窒化シリコンで形成される窒化シリコン層ＢＳＬと立設部ＳＰにより、積層体ＯＮ１からの水素がトランジスタＴｒに向かって拡散するのを抑制することができる。なお、この構成における窒化シリコン層ＢＳＬは、エッジシール部ＥＳ２によって横切られるものの、エッジシール部ＥＳ２は積層体ＯＮ１，ＯＮ２から多量の水素が外方へと拡散される高温プロセスのさらに後続のプロセスで形成されるため、上述の接続配線形成のための開口と同様殆ど問題にはならない。また、エッジシール部ＥＳ１の下端は、第１の絶縁層３５１の開口部ＯＰにおいて基板１０の表面に接続しているため、仮にエッジシール部ＥＳ１内に水素が侵入し下降したとしても、基板１０の表面に接する第２の絶縁層３５２によりブロックされ、トランジスタＴｒには殆ど到達できない。すなわち、実施形態による半導体記憶装置１と同様に、積層体ＯＮ１，ＯＮ２内の水素がトランジスタＴｒへ拡散するのを低減することができ、よって、トランジスタＴｒの閾値電圧の低下やばらつきを低減することが可能となる。

なお、立設部ＳＰは、トレンチＳＴＩとエッジシール部ＥＳ１との間において、下端が基板１０に接続し、上端が窒化シリコン層ＢＳＬに接続するように設けられてもよい。また、立設部ＳＰは、エッジシール部ＥＳ１とトランジスタＴｒの間において、下端が基板１０に接続し、上端が窒化シリコン層ＢＳＬに接続するように設けられてもよい。これらの場合においては、第１の絶縁層３５１に、立設部ＳＰに応じた開口部が設けられることとなるが、この開口部は、エッジシール部ＥＳ１のための開口部ＯＰと同時に形成することができる。

（その他の変形例）
上述の実施形態（変形例を含む）においては、素子領域１２を取り囲む一つのエッジシールＥＳが設けられていたが、追加のエッジシールをエッジシールＥＳの外側又は内側に設けてもよい。言い換えると、多重のエッジシールを設けてもよい。この場合には、多重のエッジシールにおけるエッジシール部ＥＳ１に相当する部分の１つの又は２以上の側面に側壁層ＳＷを設ければよい。

また、上述のとおり、エッジシール部ＥＳ１の下端は、ライナー層３５のうちの酸化シリコンで形成される第１の絶縁層３５１の開口部ＯＰにおいて基板１０に接続し、よって、第１の絶縁層３５１から離間していたが、開口部ＯＰは、エッジシール部ＥＳ１の下端と、トランジスタＴｒとの間に位置してもよい。この場合、エッジシール部ＥＳ１の下端は第１の絶縁層３５１に接することとなり得るが、開口部ＯＰにおいて、窒化シリコンで形成される第２の絶縁層３５２が基板１０と接するため、エッジシール部ＥＳ１の下端から第１の絶縁層３５１を通してトランジスタＴｒに至る経路が遮断される。さらに、第１の絶縁層３５１の端部とトランジスタＴｒとの間において、第１の絶縁層３５１への開口部ＯＰの形成を省略してもよい。この場合には、水素がソース層ＳＬと酸化シリコン膜ＳＯ２を通り抜けてエッジシール部ＥＳ１に侵入したとしても、エッジシール部ＥＳ１の両側面において、窒化シリコンによる側壁層ＳＷが基板１０と接するため、少なくともエッジシール部ＥＳ１の下端から第１の絶縁層３５１に向かう経路が、側壁層ＳＷによって遮断される。したがって、これらの場合においても、水素がトランジスタＴｒまで拡散するのを低減することが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１００…半導体記憶装置、１０…基板、１２…素子領域、ＥＳ…エッジシール、ＥＳ１，ＥＳ２…エッジシール部、Ｐ１，Ｐ２，Ｐ３…枠体、Ｍ０，Ｍ１，Ｍ２…金属体、Ｔｒ…トランジスタ、３２…ゲート電極、３２１…多結晶シリコン層、３２２…タングステン層、３３…キャップ層、３４…サイドウォールスペーサ、３５…ライナー層、３５１…第１の絶縁層、３５２…第２の絶縁層、ＯＰ…開口部、ＧＬ…ゲート配線、ＢＳＬ…窒化シリコン層、ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４，ＳＯ５，ＳＯ６…酸化シリコン膜、ＳＬ…ソース層、ＯＮ１，ＯＮ２…積層体、ＳＫ１，ＳＫ２…積層体、ＳＷ…側壁層、Ｂｉ…接合層、ＳＮＰ…窒化シリコン膜、ＰＩＤ…保護膜、ＳＮ１，ＳＮ２…窒化シリコン膜。

Claims (5)

1. 基板と、
   複数の導電層と複数の第１の絶縁層とが交互に積層される第１の積層体と、該第１の積層体を貫通して前記複数の導電層とともに複数のメモリセルを形成する柱状体とを含むメモリセル領域と、
   前記基板と前記メモリセル領域との間に介在し、前記複数のメモリセルを制御する周辺回路が配置される周辺回路部と、
   下端で基板に接続し、平面視枠状の形状を有して前記周辺回路部を取り囲む導電性の第１の板状部と、
   前記第１の板状部の側面に窒化シリコンで形成される側壁層と、
   窒化シリコンで形成され、前記側壁層に接続して前記周辺回路部の上方を覆う第２の絶縁層と
   を備える、半導体記憶装置。
2. 前記基板の表面上に開口部を有して形成される第３の絶縁層と、
   前記第３の絶縁層上に窒化シリコンで形成されて前記側壁層に接続し、前記開口部で前記基板の表面に接続する第４の絶縁層と
   を更に備える、請求項１に記載の半導体記憶装置。
3. 前記第１の板状部の下端が前記開口部で前記基板に接続する、請求項２に記載の半導体記憶装置。
4. 前記第１の板状部の上方に配置され、複数の第５の絶縁層と複数の第６の絶縁層とが交互に積層される第２の積層体と、
   前記第２の積層体を貫通し、下端で前記第１の板状部と接続する第２の板状部と
   を更に備える、請求項１から３のいずれか一項に記載の半導体記憶装置。
5. 基板と、
   複数の導電層と複数の第１の絶縁層とが交互に積層される第１の積層体と、該第１の積層体を貫通して前記複数の導電層とともに複数のメモリセルを形成する柱状体とを含むメモリセル領域と、
   前記基板と前記メモリセル領域との間に介在し、前記複数のメモリセルを制御する周辺回路が配置される周辺回路部と、
   下端で基板に接続し、平面視枠状の形状を有して前記周辺回路部を取り囲む窒化シリコン層で形成される枠体と、
   窒化シリコンで形成され、前記枠体の上端に接続して前記周辺回路部の上方を覆う第２の絶縁層と
   を備える、半導体記憶装置。

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