JP2021048187A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置のサイズを縮小化し、さらに半導体記憶装置における動作の信頼性を向上させる。【解決手段】実施形態の半導体記憶装置は、基板の上方に設けられたビア３５Ａと、ビア３５Ａ上に設けられた導電層３５Ｂと、導電層３５Ｂ上に設けられたビア３５Ｃとを備える。ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃは、連続した１つの層である。【選択図】図８

Description

実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体記憶装置が知られている。
特開２０１６−６２９０１号公報
半導体記憶装置のサイズを縮小化し、さらに半導体記憶装置における動作の信頼性を向上させる。
実施形態の半導体記憶装置は、基板の上方に設けられた第１コンタクトプラグと、前記第１コンタクトプラグ上に設けられた第１導電層と、前記第１導電層上に設けられた第２コンタクトプラグとを具備し、前記第１コンタクトプラグ、前記第１導電層、及び前記第２コンタクトプラグは、連続した１つの層である。
図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。 図２は、第１実施形態におけるメモリセルアレイ内のブロックの回路図である。 図３は、第１実施形態の半導体記憶装置の平面レイアウトの一例を示す図である。 図４は、図３におけるＡ−Ａ線に沿った断面図である。 図５は、第１実施形態の半導体記憶装置の他の構造例を示す断面図である。 図６は、第１実施形態におけるメモリセルアレイ内のメモリピラーの断面図である。 図７は、第１実施形態の半導体記憶装置におけるビア及び導電層の平面図である。 図８は、図７におけるＢ−Ｂ線に沿った断面図である。 図９は、図７におけるＣ−Ｃ線に沿った断面図である。 図１０は、第１実施形態におけるビア及び導電層の変形例のＹＺ面に沿った断面図である。 図１１は、第１実施形態におけるビア及び導電層の他の変形例のＹＺ面に沿った断面図である。 図１２は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図１３は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図１４は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図１５は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図１６は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図１７は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図１８は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図１９は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図２０は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図２１は、第１実施形態の半導体記憶装置におけるビア及び導電層の製造方法を示す断面図である。 図２２は、第２実施形態の半導体記憶装置のＸＺ面に沿った断面図である。 図２３は、第２実施形態の半導体記憶装置の他の構造例を示す断面図である。 図２４は、第２実施形態の半導体記憶装置におけるビア及び導電層のＸＺ面に沿った断面図である。 図２５は、第２実施形態の半導体記憶装置におけるビア及び導電層のＹＺ面に沿った断面図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。第１実施形態では、メモリセルを含むメモリピラー上に順に設けられたビア、導電層（例えば、ビット線）、及びビアを例に挙げ、説明する。先に、半導体記憶装置の回路構成について述べ、次に半導体記憶装置の構造について述べる。
１．１ 半導体記憶装置の回路構成
図１を用いて、第１実施形態の半導体記憶装置の回路ブロック構成について説明する。図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。
半導体記憶装置１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディー／ビジー回路１４、レジスタ群１５、シーケンサ（または、制御回路）１６、電圧生成回路１７、ドライバ１８、ロウデコーダモジュール（ＲＤ）１９、カラムデコーダ２０、及びセンスアンプモジュール２１を備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを有する。
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の整数）を備える。複数のブロックＢＬＫの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタは、電気的に書き換え可能な不揮発性メモリセルである。メモリセルアレイ１１には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｍの各々を示すものとする。ブロックＢＬＫの具体的な構成については後述する。
入出力回路１２及びロジック制御回路１３は、バスを介して、外部装置（例えば、メモリコントローラ）（不図示）に接続される。入出力回路１２は、メモリコントローラとの間でバスを介して、信号ＤＱ（例えば、ＤＱ０，ＤＱ１，ＤＱ２，…，ＤＱ７）を送受信する。
ロジック制御回路１３は、バスを介してメモリコントローラから外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
チップイネーブル信号ＣＥｎは、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１０の選択を可能にし、この半導体記憶装置１０を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路１２に保持することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、半導体記憶装置１０に対する書き込み及び消去を禁止する際にアサートされる。
レディー／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディー／ビジー信号Ｒ／Ｂｎを生成する。信号Ｒ／Ｂｎは、半導体記憶装置１０がレディー状態であるか、ビジー状態であるかを示す。レディー状態は、メモリコントローラからの命令を受け付けることが可能な状態であることを示す。ビジー状態は、メモリコントローラからの命令を受け付けることができない状態であることを示す。メモリコントローラは、半導体記憶装置１０から信号Ｒ／Ｂｎを受けることで、半導体記憶装置１０がレディー状態であるか、あるいはビジー状態であるかを知ることができる。
ステータスレジスタ１５Ａは、半導体記憶装置１０の動作に必要なステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳを、シーケンサ１６の指示に基づいて入出力回路１２に転送する。アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、カラムアドレス、及びロウアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃは、例えばＳＲＡＭ（static random access memory）から構成される。
シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１０を統括的に制御する。シーケンサ１６は、ロウデコーダモジュール１９、センスアンプモジュール２１、及び電圧生成回路１７などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。
具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８、及びセンスアンプモジュール２１を制御して、アドレス情報ＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８、及びセンスアンプモジュール２１を制御して、アドレス情報ＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。
電圧生成回路１７は、半導体記憶装置１０の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ドライバ１８、及びセンスアンプモジュール２１などに供給する。
ドライバ１８は、電圧生成回路１７から複数の電圧を受け取る。ドライバ１８は、電圧生成回路１７から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダモジュール１９に供給する。
ロウデコーダモジュール１９は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダモジュール１９は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、さらに選択したブロックＢＬＫ内のワード線を選択する。さらに、ロウデコーダモジュール１９は、選択されたブロックＢＬＫに、ドライバ１８から供給された複数の電圧を転送する。
カラムデコーダ２０は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２０は、カラムアドレスのデコード結果に基づいて、ビット線を選択する。
センスアンプモジュール２１は、データの読み出し動作時に、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。そして、センスアンプモジュール２１は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に保持し、これを入出力回路１２へ転送する。また、センスアンプモジュール２１は、データの書き込み動作時に、入出力回路１２から転送された書き込みデータＤＡＴを一時的に保持する。さらに、センスアンプモジュール２１は、書き込みデータＤＡＴをビット線に転送する。
次に、図２を用いて、メモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０〜ＢＬＫｍを有する。ここでは、１つのブロックＢＬＫの回路構成を説明するが、その他のブロックの回路構成も同様である。
図２は、メモリセルアレイ１１内の１つのブロックＢＬＫの回路図である。ブロックＢＬＫは、例えば、複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を備える。ここでは、一例として、ブロックＢＬＫが、ストリングユニットＳＵ０〜ＳＵ３を備える例を示すが、ブロックＢＬＫが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。
ストリングユニットＳＵ０〜ＳＵ３の各々は、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，…，ＭＴ７、及びセレクトトランジスタＳＴ１，ＳＴ２を含む。ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ０〜ＭＴ７、及び２個のセレクトトランジスタＳＴ１，ＳＴ２を備える例を示すが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数は、任意に設定可能である。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。
メモリセルトランジスタＭＴ０〜ＭＴ７の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０〜ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。
メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１〜ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０〜ＳＧＤ３の各々は、ロウデコーダモジュール１９によって独立に制御される。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳ、すなわち、セレクトゲート線ＳＧＳ０〜ＳＧＳ３がそれぞれ接続される場合もある。セレクトトランジスタＳＴ１，ＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
ブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、ワード線ＷＬ０〜ＷＬ７にそれぞれ接続される。ワード線ＷＬ０〜ＷＬ７の各々は、ロウデコーダモジュール１９によって独立に制御される。
ビット線ＢＬ０〜ＢＬｉ（ｉは０以上の整数）の各々は、複数のブロックＢＬＫに接続され、ブロックＢＬＫに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０〜ＢＬｉの各々は、ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。
ブロックＢＬＫは、例えば、データの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データはストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
また、メモリセルアレイ１１の構成についてはその他の構成であってもよい。メモリセルアレイ１１の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．２ 半導体記憶装置の構造
次に、第１実施形態の半導体記憶装置の構造の一例について説明する。先ず、図３を用いて、半導体記憶装置１０の平面レイアウトの一例について説明する。図３は、第１実施形態の半導体記憶装置の平面レイアウトの一例を示す図である。図３を含む以降の図において、半導体基板面（または、ウェハ面）に平行で互いに直交（または、交差）する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交（または、交差）する方向をＺ方向とする。Ｘ方向がワード線ＷＬの延伸方向に対応し、Ｙ方向がビット線ＢＬの延伸方向に対応し、Ｚ方向が半導体記憶装置１０の半導体基板面に直交する方向に対応している。
図３に示すように、半導体記憶装置１０は、例えばメモリアレイチップ１００及び周辺回路チップ２００を備える。
メモリアレイチップ１００は、メモリセルアレイ１１Ａ，１１Ｂ、及び引出領域２２Ａ，２２Ｂ，２２Ｃ、及びパッド領域２３Ａを有する。メモリセルアレイ１１Ａ及び１１Ｂは、メモリセルアレイ１１を構成する。周辺回路チップ２００は、外部に設けられるメモリコントローラ（不図示）との間の通信を司り、周辺回路２４Ａ，２４Ｂ、ロウデコーダモジュール（ＲＤ）１９Ａ，１９Ｂ，１９Ｃ、及びパッド領域２３Ｂを有する。ロウデコーダモジュール１９Ａ〜１９Ｃは、ロウデコーダモジュール１９を構成する。周辺回路２４Ａ，２４Ｂ、及びロウデコーダモジュール１９Ａ〜１９Ｃは、メモリアレイチップ１００を制御する。
メモリアレイチップ１００と周辺回路チップ２００は、異なる半導体基板によりそれぞれ形成されている。メモリアレイチップ１００表面の電極パッドと周辺回路チップ２００表面の電極パッドとが対向するように配置され、メモリアレイチップ１００の電極パッドと周辺回路チップ２００の電極パッドとが貼合されている。これにより、１つの半導体記憶装置（半導体メモリチップ）１０が形成される。
メモリアレイチップ１００において、メモリセルアレイ１１Ａ及び１１Ｂは、異なる動作を並行して実行することが可能である。メモリセルアレイ１１Ａ及び１１Ｂは、Ｘ方向に配列された引出領域２２Ａ、２２Ｂ及び２２Ｃの間に配置されている。詳細には、メモリセルアレイ１１Ａは、引出領域２２Ａと２２Ｂ間に配置され、メモリセルアレイ１１Ｂは、引出領域２２Ｂと２２Ｃ間に配置される。
引出領域２２Ａ及び２２Ｂは、メモリアレイチップ１００に設けられたメモリセルアレイ１１Ａと周辺回路チップ２００に設けられたロウデコーダモジュール１９Ａ及び１９Ｂとの間を電気的に接続するための領域である。引出領域２２Ｂ及び２２Ｃは、メモリアレイチップ１００に設けられたメモリセルアレイ１１Ｂと周辺回路チップ２００に設けられたロウデコーダモジュール１９Ｂ及び１９Ｃとの間を電気的に接続するための領域である。
パッド領域２３Ａは、周辺回路チップ２００とメモリコントローラとの間の接続に使用されるパッドが設けられる領域である。パッド領域２３Ａは、Ｘ方向に伸び、メモリセルアレイ１１Ａ及び１１Ｂと隣接するように設けられる。
周辺回路チップ２００において、ロウデコーダモジュール１９Ａ，１９Ｂ及び１９Ｃは、それぞれメモリアレイチップ１００の引出領域２２Ａ，２２Ｂ及び２２Ｃと重なるように、あるいは対向するように設けられる。例えば、ロウデコーダモジュール１９Ａ及び１９Ｂはメモリセルアレイ１１Ａに設けられたワード線ＷＬに電気的に接続され、ロウデコーダモジュール１９Ｂ及び１９Ｃは、メモリセルアレイ１１Ｂに設けられたワード線ＷＬに電気的に接続される。
周辺回路２４Ａは、例えばロウデコーダモジュール１９Ａ及び１９Ｂ間に設けられ、周辺回路２４Ｂは、例えばロウデコーダモジュール１９Ｂ及び１９Ｃ間に設けられる。周辺回路は、例えば、入出力回路１２、ロジック制御回路１３、レディー／ビジー回路１４、レジスタ群１５、シーケンサ１６、電圧生成回路１７、ドライバ１８、カラムデコーダ２０、センスアンプモジュール２１等を含む。
パッド領域２３Ｂは、周辺回路２４Ａ及び２４Ｂと隣接し、かつメモリアレイチップ１００のパッド領域２３Ａと重なるように設けられる。パッド領域２３Ｂには、例えば周辺回路２４Ａ及び２４Ｂが含む入出力回路から引き出された配線等が配置される。これら配線は、ビア及びパッドによって半導体記憶装置１０の上面に引き出される。
次に、図４を用いて、半導体記憶装置１０の断面構造について説明する。図４以降の断面図において、Ｚ方向の矢印方向を正方向と称し、Ｚ方向の矢印方向と反対の方向を負方向と称する。また、以降の説明における「上」及び「下」は、各図面における方向に相当する。なお、図４では、導電層間の層間絶縁膜が省略されている。
図４は、図３におけるＡ−Ａ線に沿った断面図であり、メモリセルアレイ１１Ａ、引出領域２２Ａ，２２Ｂ、周辺回路２４Ａ、及びロウデコーダモジュール１９Ａ，１９ＢのＸＺ面に沿った断面図である。
半導体記憶装置１０は、前述したように、メモリアレイチップ１００と周辺回路チップ２００とが貼合された構造を備える。
以下に、メモリアレイチップ１００における断面構造を詳述する。
半導体基板３０には、導電層３１が絶縁層を介してＺ方向の負方向に設けられる。導電層３１には、導電層３２、複数の導電層３３、及び導電層３４が絶縁層を介してＺ方向の負方向に積層された積層体が設けられる。導電層３１〜３４は、Ｘ方向に伸びる。導電層３１〜３４は、ＸＹ面（または、半導体基板３０面）に沿った（または、平行な）プレート形状を有する。
導電層３１は、ソース線ＳＬとして機能する。導電層３２は、セレクトゲート線ＳＧＳとして機能する。導電層３３は、複数のワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する。なお図４には、２本の導電層３３を示し、残りの導電層３３は省略している。導電層３４は、セレクトゲート線ＳＧＤとして機能する。導電層３１〜３４は、例えば、タングステン（Ｗ）あるいは多結晶シリコンを含む。半導体基板３０は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
導電層３２〜３４を含む積層体には、柱状体の複数のメモリピラーＭＰが設けられる。各メモリピラーＭＰはＺ方向に伸びる。各メモリピラーＭＰは、導電層３２〜３４をＺ方向（または、積層方向）に貫くように配置され、導電層３４の表面から導電層３１に達する。すなわち、メモリピラーＭＰは、セレクトゲート線ＳＧＤ、複数のワード線ＷＬ０〜ＷＬ７、及びセレクトゲート線ＳＧＳを通り、ソース線ＳＬに接続される。
メモリピラーＭＰには、Ｚ方向の負方向にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１に導電層３５が設けられる。導電層３５には、導電層３６、ビア３７、及び導電パッド３８が順にＺ方向の負方向に設けられる。導電層３５は、ビア（または、コンタクトプラグ）３５Ａ、導電層３５Ｂ、及びビア（または、コンタクトプラグ）３５Ｃを含む。メモリピラーＭＰ及び導電層３５の詳細については後述する。
Ｘ方向に伸びる各導電層３２〜３４の端部は、コンタクトプラグＣＰ２を介してビア３９に電気的に接続される。ビア３９には、導電層４０、ビア４１、導電層４２、ビア４３、及び導電パッド４４が順にＺ方向の負方向に設けられる。
以下に、周辺回路チップ２００における断面構造を詳述する。
半導体基板５０には、例えば、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）、及びｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）を含むＣＭＯＳ回路ＣＭが設けられる。ＣＭＯＳ回路ＣＭは、複数のメモリセルの動作を制御する周辺回路２４Ａ及びロウデコーダモジュール１９Ａ、１９Ｂを構成する。半導体基板５０は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
図４に示すように、半導体基板５０には、ソース領域及びドレイン領域５０Ａ、及び素子分離領域５０Ｂが設けられる。ソース領域５０Ａとドレイン領域５０Ａ間の半導体基板５０には、Ｚ方向の正方向にゲート絶縁層５１が設けられ、ゲート絶縁層５１にゲート電極５２が設けられる。ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの各々は、ソース領域５０Ａ、ドレイン領域５０Ａ、半導体基板５０の半導体層、ゲート絶縁層５１、及びゲート電極５２を含む。
ソース領域５０Ａとドレイン領域５０Ａには、Ｚ方向の正方向にそれぞれビア５３Ａが設けられ、ビア５３Ａにそれぞれ導電層５４Ａが設けられる。導電層５４Ａには、ビア５５Ａ、導電層５６Ａ、ビア５７Ａ、導電層５８Ａ、ビア５９Ａ、及び導電パッド６０Ａが順にＺ方向の正方向に設けられる。導電パッド６０Ａは、Ｚ方向の正方向において、周辺回路チップ２００の表面に配置される。
他のソース領域５０Ａとドレイン領域５０Ａには、Ｚ方向の正方向にそれぞれビア５３Ｂが設けられ、ビア５３Ｂにそれぞれ導電層５４Ｂが設けられる。導電層５４Ｂには、ビア５５Ｂ、導電層５６Ｂ、ビア５７Ｂ、導電層５８Ｂ、ビア５９Ｂ、及び導電パッド６０Ｂが順にＺ方向の正方向に設けられる。導電パッド６０Ｂは、Ｚ方向の正方向において、周辺回路チップ２００の表面に配置される。
メモリアレイチップ１００と周辺回路チップ２００とは、例えば、導電パッド３８と導電パッド６０Ａ、及び導電パッド４４と導電パッド６０Ｂを含む導電パッド同士が対向するようにそれぞれ貼り合わせられる。これにより、導電パッド３８と導電パッド６０Ａとが接合され、電気的に接続される。同様に、導電パッド４４と導電パッド６０Ｂとが接合され、電気的に接続される。
次に、第１実施形態の半導体記憶装置の他の構造例について説明する。図４に示した例では、メモリアレイチップ１００と周辺回路チップ２００とが貼合された半導体記憶装置１０を例に挙げて説明したが、これに限るわけではなく、他の構造を有する半導体記憶装置に対しても適用できる。
図５は、第１実施形態の半導体記憶装置の他の構造例を示す断面図である。例えば、図５に示すように、メモリセルが形成された領域８４と、周辺回路が形成された領域８５とが１つの半導体基板３０上に設けられた半導体記憶装置１０Ａに対しても適用することができる。なお、図５では、導電層間の層間絶縁膜が省略されている。
メモリセルが形成された領域８４の断面構造は以下のようになっている。
半導体基板３０上の導電層３２〜３４を含む積層体には、柱状体の複数のメモリピラーＭＰが設けられる。各メモリピラーＭＰはＺ方向に伸び、導電層３２〜３４をＺ方向に貫くように配置される。
メモリピラーＭＰには、Ｚ方向の正方向にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１に導電層３５が設けられる。導電層３５には、導電層３６、ビア３７、及び導電層４５が順にＺ方向の正方向に設けられる。メモリピラーＭＰ及び導電層３５の詳細については後述する。
周辺回路が形成された領域８５の断面構造は以下のようになっている。
半導体基板３０には、例えば、ｎＭＯＳトランジスタ、及びｐＭＯＳトランジスタを含むＣＭＯＳ回路ＣＭが設けられる。半導体基板３０には、ソース領域及びドレイン領域７０Ａ、及び素子分離領域７０Ｂが設けられる。ソース領域７０Ａとドレイン領域７０Ａ間の半導体基板３０には、Ｚ方向の正方向にゲート絶縁層７１が設けられ、ゲート絶縁層７１にゲート電極７２が設けられる。ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの各々は、ソース領域７０Ａ、ドレイン領域７０Ａ、半導体基板３０の半導体層、ゲート絶縁層７１、及びゲート電極７２を含む。
ソース領域７０Ａとドレイン領域７０Ａには、Ｚ方向の正方向にそれぞれビア７３が設けられ、ビア７３にそれぞれ導電層７４が設けられる。導電層７４には、ビア７５、導電層７６、ビア７７、ビア７８、導電層７９、ビア８０、導電層８１、ビア８２、及び導電層８３が順にＺ方向の正方向に設けられる。
次に、図６を用いて、メモリセルアレイ１１におけるメモリピラーＭＰ（または、ＮＡＮＤストリングＮＳ）の断面構造を説明する。メモリピラーＭＰは、メモリセルトランジスタＭＴ０〜ＭＴ７、及びセレクトトランジスタＳＴ１，ＳＴ２を含む。
図６は、第１実施形態におけるメモリセルアレイ１１内のメモリピラーＭＰの断面図である。図６は、図４に示したメモリピラーＭＰの場合は１８０度回転された状態を示し、図５に示したメモリピラーＭＰの場合は回転されていない状態を示す。なお、図６では、導電層間の層間絶縁膜が省略されている。
図６に示すように、メモリセルアレイ１１は、半導体基板３０、導電層３１〜３４、メモリピラーＭＰ、コンタクトプラグＣＰ１、及び導電層３５を含む。半導体基板３０の上方には、導電層３１が設けられる。導電層３１は、ＸＹ面に平行な平板状に形成され、ソース線ＳＬとして機能する。なお、半導体基板３０の主面は、ＸＹ面に対応する。
導電層３１上には、ＸＺ面に沿った複数のスリットＳＬＴが、Ｙ方向に配列される。導電層３１上かつ隣り合うスリットＳＬＴ間の構造体（または、積層体）が、例えば１つのストリングユニットＳＵに対応する。
導電層３１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電層３２、複数の導電層３３、導電層３４、及び導電層３５が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層３２〜３４は、それぞれがＸＹ面に平行な平板状に形成される。導電層３２は、セレクトゲート線ＳＧＳとして機能する。複数の導電層３３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電層３４は、セレクトゲート線ＳＧＤとして機能する。導電層３２〜３４は、例えばタングステン（Ｗ）を含む。
複数のメモリピラーＭＰは、例えば、Ｘ方向及びＹ方向に千鳥状に配列される。複数のメモリピラーＭＰの各々は、スリットＳＬＴ間の積層体内をＺ方向に延伸（または、貫通）している。各メモリピラーＭＰは、導電層３４の上面から導電層３１の上面に達するように、導電層３４，３３，３２を通過して設けられる。各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。
メモリピラーＭＰは、例えば、ブロック絶縁層６１、電荷蓄積層６２、トンネル絶縁層（トンネル絶縁膜とも称する）６３、及び半導体層６４を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層６１が設けられる。ブロック絶縁層６１の内壁に、電荷蓄積層６２が設けられる。電荷蓄積層６２の内壁に、トンネル絶縁層６３が設けられる。さらに、トンネル絶縁層６３の内側に半導体層６４が設けられる。なお、メモリピラーＭＰは、半導体層６４の内部にコア絶縁層を設けた構造としてもよい。
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層３２とが交差する部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。さらに、メモリピラーＭＰと導電層３４とが交差する部分が、セレクトトランジスタＳＴ１として機能する。
半導体層６４は、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１，ＳＴ２のチャネル層として機能する。半導体層６４の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
電荷蓄積層６２は、メモリセルトランジスタＭＴにおいて半導体層６４から注入される電荷を蓄積する機能を有する。電荷蓄積層６２は、例えばシリコン窒化膜を含む。
トンネル絶縁層６３は、半導体層６４から電荷蓄積層６２に電荷が注入される際、または電荷蓄積層６２に蓄積された電荷が半導体層６４へ拡散する際に電位障壁として機能する。トンネル絶縁層６３は、例えばシリコン酸化膜を含む。
ブロック絶縁膜６１は、電荷蓄積層６２に蓄積された電荷が導電層３３（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層６１は、例えばシリコン酸化層及びシリコン窒化層を含む。
メモリピラーＭＰの上面より上方には、層間絶縁膜を介してビア３５Ａ、導電層３５Ｂ及びビア３５Ｃを含む導電層３５が設けられる。導電層３５Ｂは、Ｙ方向に伸びるライン状の配線層であり、ビット線ＢＬとして機能する。複数の導電層３５はＸ方向に配列され、導電層３５は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＰ内の半導体層６４上にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１上に１つの導電層３５が設けられる。導電層３５は、例えば銅（Ｃｕ）あるいはアルミニウム（Ａｌ）、タングステン（Ｗ）を含む。コンタクトプラグＣＰ１は、導電層、例えばタングステン（Ｗ）を含む。
なお、ワード線ＷＬ、及びセレクトゲート線ＳＧＤ及びＳＧＳの本数は、前述した本数に限定されるものではなく、それぞれメモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２の個数に従って変更される。セレクトゲート線ＳＧＳは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。セレクトゲート線ＳＧＤは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。
１．２．１ メモリピラー上の導電層３５の構造
図７〜図９を用いて、図４及び図５中に領域ＢＣにて示した導電層３５の構造の一例について説明する。各導電層３５は、ビア３５Ａ、導電層３５Ｂ（または、ビット線ＢＬ）及びビア３５Ｃを含む１つの層である。
図７は、第１実施形態の半導体記憶装置１０におけるビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃの平面図である。図８は、図７におけるＢ−Ｂ線に沿った断面図であり、ビア３５Ａ、導電層３５Ｂ、及びビア３５ＣのＸ方向に沿った断面を示す。図９は、図７におけるＣ−Ｃ線に沿った断面図であり、ビア３５Ａ、導電層３５Ｂ、及びビア３５ＣのＹ方向に沿った断面を示す。
図７、図８及び図９に示すように、複数の導電層３５ＢはＹ方向に伸びる。Ｙ方向に伸びた導電層３５Ｂは、Ｘ方向に所定間隔で配列される。導電層３５Ｂの各々には、ビア３５Ａ及びビア３５ＣがＺ方向にそれぞれ配置される。各ビア３５Ａは、Ｚ方向に伸び、各導電層３５Ｂの下方に設けられる、あるいは各導電層３５Ｂの半導体基板３０（または、コンタクトプラグＣＰ１）側に設けられる。各ビア３５Ｃは、Ｚ方向に伸び、各導電層３５Ｂの上方に設けられる、あるいは各導電層３５Ｂの導電層３６側に設けられる。
ビア３５Ａは、導電層３５Ｂに連続して形成されている。ビア３５Ａと導電層３５Ｂとの間には、境界領域が存在していない。ビア３５Ｃは、導電層３５Ｂに連続して形成されている。ビア３５Ｃと導電層３５Ｂとの間には、境界領域が存在していない。言い換えると、導電層３５Ｂは、下方に突出したビア３５Ａと、上方に突出したビア３５Ｃを有する。
以下に、図８及び図９を用いて、ビア３５Ａ、導電層３５Ｂ及びビア３５Ｃの構造を詳述する。
絶縁層９０内にコンタクトプラグＣＰ１が設けられる。コンタクトプラグＣＰ１上の絶縁層９０内には、ビア３５Ａが設けられる。ビア３５Ａ上及び絶縁層９０上には、導電層３５ＢがＸ方向に所定間隔で配列される。絶縁層９０上の導電層３５Ｂ間には、絶縁層９１が配列される。絶縁層９１上及び導電層３５Ｂ上には、絶縁層９２が設けられる。導電層３５Ｂ上の絶縁層９２内には、ビア３５Ｃが設けられる。さらに、ビア３５Ｃ上には、導電層３６が設けられる。
Ｘ方向において、ビア３５Ａに近い導電層３５Ｂの第１幅は、第１幅よりビア３５Ａから遠い導電層３５Ｂの第２幅より大きい。ビア３５Ａは、Ｚ方向に伸びた柱形状を有し、導電層３５Ｂに近いビア３５Ａの第１径は、第１径より導電層３５Ｂから遠いビア３５Ａの第２径より大きい。ビア３５Ｃは、Ｚ方向に伸びた柱形状を有し、導電層３５Ｂに近いビア３５Ｃの第３径は、第３径より導電層３５Ｂから遠いビア３５Ｃの第４径より大きい。Ｘ方向において、導電層３５Ｂの幅はビア３５Ｃの径より大きい。
ビア３５Ａ、導電層３５Ｂ及びビア３５Ｃは、コンタクトプラグＣＰ１と導電層３６との間に連続して形成される。ビア３５Ａ、導電層３５Ｂ及びビア３５Ｃは、電気的に接続されており、コンタクトプラグＣＰ１と導電層３６との間を電気的に接続している。
なおここでは、図７に示した上面視において、ビア３５Ａ及びビア３５ＣはＹ方向に長径を持つ長円形あるいは楕円形である例を説明したが、これに限るわけではなく、ビア３５Ａ及びビア３５Ｃは円形であってもよい。また、図９では、ビア３５Ａとビア３５ＣとがＺ方向において重なるように配置された例を示したが、図１０に示すように、ビア３５Ａとビア３５ＣとがＺ方向において重ならないように配置されてもよい。また、図１１に示すように、導電層３５Ｂ上に複数のビア３５Ｃが配置されてもよい。
１．３ 半導体記憶装置の製造方法
以下に、メモリピラー上の導電層３５の製造方法について説明する。
１．３．１ 導電層３５の製造方法
図１２〜図２１を用いて、図８及び図９に示したビア３５Ａ、導電層３５Ｂ及びビア３５Ｃを含む導電層３５の製造方法について説明する。図１２〜図２１は、第１実施形態におけるビア３５Ａ、導電層３５Ｂ及びビア３５Ｃの製造方法を示す断面図である。図１２〜図１７、図１９、及び図２１は、図７におけるＢ−Ｂ線に沿った導電層３５の製造工程の断面を示す。図１８及び図２０は、図７におけるＣ−Ｃ線に沿った導電層３５の製造工程の断面を示す。
先ず、図１２に示すように、コンタクトプラグＣＰ１上の絶縁層９０内にビア３５Ａを埋め込むための孔９０Ａを形成する。具体的には、ＲＩＥ（Reactive Ion Etching）法により、絶縁層９０の上面からコンタクトプラグＣＰ１の上面まで除去し、ビア３５Ａ用の孔９０Ａを形成する。絶縁層９０は、例えばシリコン酸化層を含む。コンタクトプラグＣＰ１は、導電材料、例えばタングステン（Ｗ）あるいはアルミニウム（Ａｌ）、チタン（Ｔｉ）を含む。
続いて、図１３に示すように、ビア３５Ａ用の孔９０Ａ内及び絶縁層９０上に導電層３５Ｈを形成する。具体的には、ＡＬＤ（Atomic layer deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、あるいはスパッタ法により、孔９０Ａ内及び絶縁層９０上に導電層３５Ｈを形成する。絶縁層９０上に形成される導電層３５Ｈの高さ（または、厚さ）は、導電層３５Ｂの高さ（または、厚さ）と、ビア３５Ｃの高さ（または、長さ）とを合わせた高さ（または、長さ、厚さ）である。導電層３５Ｈは、例えばタングステンあるいはアルミニウムを含む。
次に、図１４に示すように、導電層３５Ｈをパターニングして、複数の導電層３５Ｉを形成する。導電層３５Ｉの各々は、導電層３５Ｂの高さとビア３５Ｃの高さとを合わせた高さを有する。具体的には、側壁加工プロセスあるいはダブルパターニング技術を用いて、絶縁層９０上の導電層３５Ｈをエッチングし、Ｘ方向に所定間隔で配列された導電層３５Ｉを形成する。
次に、図１５に示すように、図１４に示した構造上に、すなわち絶縁層９０上及び導電層３５Ｉ上に、絶縁層９１を形成する。さらに、絶縁層９１上に、アモルファスシリコン層９３、カーボン層９４、酸化層９５を順に形成する。さらに、酸化層９５上にレジスト層９６を形成する。具体的には、ＡＬＤ法あるいはＣＶＤ法により、絶縁層９０上及び導電層３５Ｉ上に絶縁層９１を形成する。ＡＬＤ法あるいはＣＶＤ法により、絶縁層９１上に、アモルファスシリコン層９３を形成する。続いて、アモルファスシリコン層９３上に、カーボン層９４、酸化層９５を順に形成する。さらに、酸化層９５上に、パターニングされたレジスト層９６を形成する。カーボン層９４、酸化層９５、及びレジスト層９６は、多層レジスト構造を構成している。
カーボン層９４は、例えば、スピンコートによってアモルファスシリコン層９３上に塗布されたＳＯＣ(Spin on Carbon)層である。酸化層９５は、例えば、スピンコートによってカーボン層９４上に塗布されたＳＯＧ(Spin on Glass)層である。
次に、図１５に示した構造に対して、ＲＩＥ法によりエッチングを行い、図１６に示すように、コンタクトプラグＣＰ１に接続された導電層３５Ｉの上方のみにアモルファスシリコン層９３Ａを残す。
次に、図１６に示した構造に対して、ＲＩＥ法によりエッチングを行い、図１７及び図１８に示すように、アモルファスシリコン層９３Ａが配置されていない領域の絶縁層９１を除去する。これにより、コンタクトプラグＣＰ１に接続された導電層３５Ｉを除く、その他の導電層３５Ｉの上部を絶縁層９１から露出させる。このとき、コンタクトプラグＣＰ１に接続された導電層３５Ｉの上方には、アモルファスシリコン層９３Ａと絶縁層９１が残るようにする。
次に、図１７及び図１８に示した構造に対して、ＲＩＥ法によりエッチングを行い、図１９及び図２０に示すように、露出している導電層３５Ｉを、絶縁層９１の上面から絶縁層９１の高さの途中まで除去する。これにより、導電層３５Ｂ及びビア３５Ｃを形成する。
次に、図１９及び図２０に示した構造に対して、ＲＩＥ法によりエッチングを行い、図２１に示すように、導電層３５Ｂ間の絶縁層９１を、導電層３５Ｂの上面から導電層３５Ｂの高さの途中まで除去する。
次に、図８及び図９に示したように、ＡＬＤ法あるいはＣＶＤ法により、図２１に示した構造上に、すなわち絶縁層９１上及び導電層３５Ｂ上に絶縁層９２を形成する。さらに、ビア３５Ｃ上に導電層３６を形成する。
以上の製造工程により、メモリピラーＭＰ上のコンタクトプラグＣＰ１上に、ビア３５Ａ、導電層３５Ｂ及びビア３５Ｃが製造される。
１．４ 第１実施形態の効果
第１実施形態によれば、半導体記憶装置のサイズ（または、半導体チップサイズ）を縮小できる。さらに、半導体記憶装置における動作の信頼性を向上させることができる。
以下に、第１実施形態の効果について詳述する。
第１実施形態では、半導体基板の上方に設けられたビア（または、コンタクトプラグ）３５Ａと、ビア３５Ａ上に設けられた導電層３５Ｂと、導電層３５Ｂ上に設けられたビア（または、コンタクトプラグ）３５Ｃとを備える。ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃは、連続した１つの層である。言い換えると、ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃは、一体に形成された１つの層であり、ビア３５Ａと導電層３５Ｂとの間、及び導電層３５Ｂとビア３５Ｃとの間には、境界領域が存在しない。このような構造によれば、ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃを別々に形成した場合に生じる、ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃ間の合わせずれを低減することができる。
例えば、メモリアレイチップ１００と周辺回路チップ２００とが貼合された構造を備える半導体記憶装置においては、導電層３５Ｂ（例えば、ビット線ＢＬ）から導電パッド３８に接続するためのビア３５Ｃを導電層３５Ｂの直上に形成する場合がある。このような場合、導電層３５Ｂの配列間隔が微細であるため、導電層３５Ｂとビア３５Ｃとの間に、高度な合わせ精度が要求される。
本実施形態では、ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃが１つの層であるため、ビア３５Ａと導電層３５Ｂとビア３５Ｃとの間に発生する合わせずれを低減することができる。これにより、上述した高度な合わせ精度の要求に応えることができる。
さらに、半導体記憶装置の構造設計においては、合わせ精度の余裕分が加味されて、導電層とビアのサイズ及び間隔が決定され、半導体記憶装置のサイズが決定される。本実施形態によれば、合わせ精度余裕分が低減できるため、導電層とビアのサイズ及び間隔を小さくでき、半導体記憶装置のサイズを縮小することができる。
すなわち、本実施形態は、ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃに必要な合わせ精度余裕分を低減できる構造を有するため、ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃのサイズ及び配列間隔を小さくでき、強いては、半導体記憶装置のサイズを縮小することができる。
また、ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃ間に生じる合わせずれを低減できるため、ビア３５Ａ、導電層３５Ｂ、及びビア３５Ｃ間の合わせずれによって生じる接触面積の減少等による電気抵抗の上昇を低減でき、動作の信頼性を向上させることができる。
以上により、第１実施形態の半導体記憶装置によれば、半導体記憶装置のサイズ（または、半導体チップサイズ）を縮小できる。さらに、半導体記憶装置における動作の信頼性を向上させることができる。
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態では、周辺回路を構成するＣＭＯＳ回路ＣＭ上に順に設けられたビア、配線層、及びビアを例に挙げ、説明する。第２実施形態では、第１実施形態と異なる点について主に述べる。
２．１ 半導体記憶装置の構造
以下に、第２実施形態の半導体記憶装置の構造の一例について説明する。
図２２は、第２実施形態の半導体記憶装置のＸＺ面に沿った断面図である。なお、図２２では、導電層間の層間絶縁膜が省略されている。半導体記憶装置１０は、図４に示した半導体記憶装置と同様に、メモリアレイチップ１００と周辺回路チップ２００とが貼合された構造を備える。
以下に、メモリアレイチップ１００における断面構造を詳述する。
半導体基板３０には、導電層３１が絶縁層を介してＺ方向の負方向に設けられる。導電層３１には、導電層３２、複数の導電層３３、及び導電層３４が絶縁層を介してＺ方向の負方向に積層された積層体が設けられる。導電層３１〜３４は、Ｘ方向に伸びる。導電層３１〜３４は、ＸＹ面（または、半導体基板３０面）に沿った（または、平行な）プレート形状を有する。
導電層３２〜３４を含む積層体には、柱状体の複数のメモリピラーＭＰが設けられる。各メモリピラーＭＰには、Ｚ方向の負方向にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１にビア４７が設けられる。ビア４７には、導電層４８、ビア４９、導電層３６、ビア３７、及び導電パッド３８が順にＺ方向の負方向に設けられる。その他の構造は、図４に示した半導体記憶装置１０の構造と同様である。
以下に、周辺回路チップ２００における断面構造を詳述する。
半導体基板５０には、例えば、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを含むＣＭＯＳ回路ＣＭが設けられる。ソース領域５０Ａとドレイン領域５０Ａには、Ｚ方向の正方向にそれぞれビア５３Ｂが設けられ、ビア５３Ｂにそれぞれ導電層５４Ｂが設けられる。導電層５４Ｂには、ビア７９Ａ、導電層７９Ｂ、及びビア７９Ｃが順にＺ方向の正方向に設けられる。ビア７９Ｃには、導電層５８Ｂ、ビア５９Ｂ、及び導電パッド６０Ｂが順にＺ方向の正方向に設けられる。その他の構造は、図４に示した半導体記憶装置１０の構造と同様である。
次に、第２実施形態の半導体記憶装置の他の構造例について説明する。図２２に示した例では、メモリアレイチップ１００と周辺回路チップ２００とが貼合された半導体記憶装置１０を例に挙げて説明したが、これに限るわけではなく、他の構造を有する半導体記憶装置に対しても適用できる。
図２３は、第２実施形態の半導体記憶装置の他の構造例を示す断面図である。例えば、図２３に示すように、メモリセルが形成された領域８４と、周辺回路が形成された領域８５とが１つの半導体基板３０上に設けられた半導体記憶装置１０Ａに対しても適用することができる。なお、図２３では、導電層間の層間絶縁膜が省略されている。
以下に、メモリセルが形成された領域８４の断面構造を説明する。
メモリピラーＭＰには、Ｚ方向の正方向にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１にビア４７が設けられる。ビア４７には、導電層４８、ビア４９、導電層３６、ビア３７、及び導電層３８が順にＺ方向の正方向に設けられる。その他の構造は、図５に示した半導体記憶装置１０Ａの構造と同様である。
以下に、周辺回路が形成された領域８５の断面構造を説明する。
半導体基板３０には、例えば、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを含むＣＭＯＳ回路ＣＭが設けられる。ソース領域７０Ａとドレイン領域７０Ａには、Ｚ方向の正方向にそれぞれビア７３が設けられ、ビア７３にそれぞれ導電層７４が設けられる。導電層７４には、ビア７５、導電層７６、及びビア７７が順にＺ方向の正方向に設けられる。ビア７７には、ビア８６Ａ、導電層８６Ｂ、及びビア８６Ｃが順にＺ方向の正方向に設けられる。ビア８６Ｃには、導電層８１、ビア８２、及び導電層８３が順にＺ方向の正方向に設けられる。その他の構造は、図５に示した半導体記憶装置１０Ａの構造と同様である。
２．１．１ 周辺回路上の導電層８６の構造
図２４及び図２５を用いて、図２２及び図２３中に領域ＬＣにて示した導電層８６の構造の一例について説明する。各導電層８６は、ビア８６Ａ、導電層８６Ｂ及びビア８６Ｃを含む１つの層である。
図２４は、第２実施形態における導電層８６のＸＺ面に沿った断面図であり、ビア８６Ａ、導電層８６Ｂ、及びビア８６ＣのＸＺ面に沿った断面を示す。図２５は、導電層８６のＹＺ面に沿った断面図であり、ビア８６Ａ、導電層８６Ｂ、及びビア８６ＣのＹＺ面に沿った断面を示す。
図２４及び図２５に示すように、複数の導電層８６ＢはＹ方向に伸びる。Ｙ方向に伸びた導電層８６Ｂは、Ｘ方向に所定間隔で配列される。導電層８６Ｂの各々には、ビア８６Ａ及びビア８６ＣがＺ方向にそれぞれ配置される。各ビア８６Ａは、Ｚ方向に伸び、各導電層８６Ｂの下方に設けられる。言い換えると、各導電層８６Ｂの半導体基板５０あるいは３０側に、または、導電層５４Ｂあるいはコンタクトプラグ７７側に設けられる。各ビア８６Ｃは、Ｚ方向に伸び、各導電層８６Ｂの上方に設けられる、言い換えると、各導電層８６Ｂの導電層５８Ｂあるいは導電層８１側に設けられる。
ビア８６Ａは、導電層８６Ｂに連続して形成されている。ビア８６Ａと導電層８６Ｂとの間には、境界領域が存在していない。ビア８６Ｃは、導電層８６Ｂに連続して形成されている。ビア８６Ｃと導電層８６Ｂとの間には、境界領域が存在していない。言い換えると、導電層８６Ｂは、下方に突出したビア８６Ａと、上方に突出したビア８６Ｃを有する。
以下に、図２４及び図２５を用いて、ビア８６Ａ、導電層８６Ｂ及びビア８６Ｃの構造を詳述する。
絶縁層９０内に導電層５４Ｂ（または、ビア７７）が設けられる。導電層５４Ｂ上の絶縁層９０内には、ビア８６Ａが設けられる。ビア８６Ａ上及び絶縁層９０上には、導電層８６Ｂが設けられる。絶縁層９０上の導電層８６Ｂが存在しない領域には、絶縁層９１が設けられる。絶縁層９１上及び導電層８６Ｂ上には、絶縁層９２が設けられる。導電層８６Ｂ上の絶縁層９２内には、ビア８６Ｃが設けられる。さらに、ビア８６Ｃ上には、導電層５８Ｂ（または、８１）が設けられる。
Ｘ方向において、ビア８６Ａに近い導電層８６Ｂの第１幅は、第１幅よりビア８６Ａから遠い導電層８６Ｂの第２幅より大きい。ビア８６Ａは、Ｚ方向に伸びた柱形状を有し、導電層８６Ｂに近いビア８６Ａの第１径は、第１径より導電層８６Ｂから遠いビア８６Ａの第２径より大きい。ビア８６Ｃは、Ｚ方向に伸びた柱形状を有し、導電層８６Ｂに近いビア８６Ｃの第３径は、第３径より導電層８６Ｂから遠いビア８６Ｃの第４径より大きい。Ｘ方向において、導電層８６Ｂの幅はビア８６Ｃの径より大きい。
ビア８６Ａ、導電層８６Ｂ及びビア８６Ｃは、導電層５４Ｂ（または、ビア７７）と導電層５８Ｂ（または、８１）との間に連続して形成される。ビア８６Ａ、導電層８６Ｂ及びビア８６Ｃは、電気的に接続されており、導電層５４Ｂと導電層５８Ｂとの間を電気的に接続している。
なお、前述の第１実施形態で記したように、ビア８６Ａ及びビア８６ＣはＹ方向に長径を持つ長円形あるいは楕円形である例を説明したが、これに限るわけではなく、ビア８６Ａ及び８６Ｃは円形であってもよい。また、図２５では、ビア８６Ａとビア８６ＣとがＺ方向において重なるように配置された例を示したが、ビア８６Ａとビア８６ＣとがＺ方向において重ならないように配置されてもよい。また、導電層８６Ｂ上に複数のビア８６Ｃが配置されてもよい。
２．２ 導電層８６の製造方法
周辺回路上の導電層８６の製造方法については、第１実施形態にて説明した製造方法と以下の点を除いて同様である。
周辺回路ＣＭ上のビア８６Ａ、導電層８６Ｂ及びビア８６ＣのＸ方向の幅及び配列間隔は、第１実施形態で説明したビア３５Ａ、導電層３５Ｂ及びビア３５Ｃのそれらよりも大きく設定される場合が多い。このため、第２実施形態では、導電層８６Ｂ及びビア８６Ｃの形成に、第１実施形態において図１４に示した工程で用いた側壁加工プロセスを用いなくてもよい。第２実施形態における製造方法は、上述した側壁加工プロセスを用いない点を除いて、その他の工程は第１実施形態における製造方法とほぼ同様である。
２．３ 第２実施形態の効果
第２実施形態によれば、前述した第１実施形態と同様に、半導体記憶装置のサイズ（または、半導体チップサイズ）を縮小できる。さらに、半導体記憶装置における動作の信頼性を向上させることができる。その他の効果等についても第１実施形態と同様である。
３．その他変形例等
前述した実施形態では、メモリアレイチップ１００と周辺回路チップ２００とが貼合された半導体記憶装置１０、及びメモリセルが形成された領域８４と周辺回路が形成された領域８５とが１つの半導体基板３０上に設けられた半導体記憶装置１０Ａを例に挙げて説明したが、これに限るわけではなく、他の構造を有する半導体装置に対しても適用することができる。
さらに、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、更には半導体メモリ以外の種々の記憶装置に適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０，１０Ａ…半導体記憶装置、１１，１１Ａ，１１Ｂ…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディー／ビジー回路、１５…レジスタ群、１６…シーケンサ（または、制御回路）、１７…電圧生成回路、１８…ドライバ、１９…ロウデコーダモジュール、２０…カラムデコーダ、２１…センスアンプモジュール、２２Ａ，２２Ｂ，２２Ｃ…引出領域、３０…半導体基板、３１〜３５…導電層、３５Ａ…ビア、３５Ｂ…導電層、３５Ｃ…ビア、３５Ｈ，３５Ｉ…導電層、３６…導電層、３７…ビア、３８…導電パッド、３９…ビア、４０…導電層、４１…ビア、４２…導電層、４３…ビア、４４…導電パッド、４５…導電層、５０…半導体基板、５０Ａ…ソース領域またはドレイン領域、５０Ｂ…素子分離領域、５１…ゲート絶縁層、５２…ゲート電極、５３Ａ，５３Ｂ…ビア、５４Ａ，５４Ｂ…導電層、５５Ａ，５５Ｂ…ビア、５６Ａ，５６Ｂ…導電層、５７Ａ，５７Ｂ…ビア、５８Ａ，５８Ｂ…導電層、５９Ａ，５９Ｂ…ビア、６０Ａ，６０Ｂ…導電パッド、７０Ａ…ソース領域またはドレイン領域、７０Ｂ…素子分離領域、７１…ゲート絶縁層、７２…ゲート電極、７３…ビア、７４…導電層、７５…ビア、７６…導電層、７７…ビア、７８…ビア、７９…導電層、８０…ビア、８１…導電層、８２…ビア、８３…導電層、８４，８５…領域、８６…導電層、８６Ａ…ビア、８６Ｂ…導電層、８６Ｃ…ビア、９０，９１，９２…絶縁層、１００…メモリアレイチップ、２００…周辺回路チップ、ＢＬ，ＢＬ０〜ＢＬｉ…ビット線、ＢＬＫ，ＢＬＫ０〜ＢＬＫｍ…ブロック、ＣＭ…ＣＭＯＳ回路、ＣＰ１，ＣＰ２…コンタクトプラグ、ＭＰ…メモリピラー、ＭＴ，ＭＴ０〜ＭＴ７…メモリセルトランジスタ、ＳＧＤ，ＳＧＤ０〜ＳＧＤ３…セレクトゲート線、ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＳＴ１，ＳＴ２…セレクトトランジスタ、ＳＵ，ＳＵ０〜ＳＵ３…ストリングユニット、ＷＬ，ＷＬ０〜ＷＬ７…ワード線。

Claims (10)

  1. 基板の上方に設けられた第１コンタクトプラグと、
    前記第１コンタクトプラグ上に設けられた第１導電層と、
    前記第１導電層上に設けられた第２コンタクトプラグと、
    を具備し、
    前記第１コンタクトプラグ、前記第１導電層、及び前記第２コンタクトプラグは、連続した１つの層である半導体記憶装置。
  2. 前記第１コンタクトプラグと前記第１導電層との間、及び前記第１導電層と前記第２コンタクトプラグとの間には、境界領域が存在しない請求項１に記載の半導体記憶装置。
  3. 前記第１コンタクトプラグは、前記基板の上面に交差する第１方向に伸び、
    前記第１導電層は、前記第１方向と交差する第２方向に伸び、
    前記第２コンタクトプラグは、前記第１方向に伸びる請求項１または２に記載の半導体記憶装置。
  4. 前記第１方向及び前記第２方向と交差する第３方向において、前記第１コンタクトプラグに近い前記第１導電層の第１幅は、前記第１幅より前記第１コンタクトプラグから遠い前記第１導電層の第２幅より大きい請求項３に記載の半導体記憶装置。
  5. 前記第１コンタクトプラグは、前記第１方向に伸びた柱形状を有し、前記第１導電層に近い前記第１コンタクトプラグの第１径は、前記第１径より前記第１導電層から遠い前記第１コンタクトプラグの第２径より大きい請求項３または４に記載の半導体記憶装置。
  6. 前記第２コンタクトプラグは、前記第１方向に伸びた柱形状を有し、前記第１導電層に近い前記第２コンタクトプラグの第３径は、前記第３径より前記第１導電層から遠い前記第２コンタクトプラグの第４径より大きい請求項３乃至５のいずれかに記載の半導体記憶装置。
  7. 前記第１方向及び前記第２方向と交差する第３方向において、第１導電層の幅は第２コンタクトプラグの径より大きい請求項３乃至６のいずれかに記載の半導体記憶装置。
  8. 前記基板と前記第１コンタクトプラグとの間に、前記第１方向に積層された複数の第２導電層と、
    前記複数の第２導電層を前記第１方向に貫き、前記第１コンタクトプラグに電気的に接続されたピラーと、
    をさらに具備する請求項３乃至７のいずれかに記載の半導体記憶装置。
  9. 前記複数の第２導電層と前記ピラーとが交差する部分がメモリセルトランジスタとして機能する請求項８に記載の半導体記憶装置。
  10. 前記第１導電層は前記メモリセルトランジスタからの電流が流れるビット線であり、前記複数の第２導電層は前記メモリセルトランジスタのゲートに接続されたワード線である請求項９に記載の半導体記憶装置。
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