JP2020155490A - 半導体装置 - Google Patents
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Abstract
【課題】金属配線とビアメタルとの電気的なショート不良を低減することが可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、半導体基板と、半導体基板上に設けられた第1ビアと、第1ビア上に設けられた金属配線と、金属配線上に設けられた第2ビアと、を備える。金属配線の第1方向で互いに対向する側面の一方と、第2ビアの第1方向で互いに対向する側面の一方とは、第1方向における位置が一致している。【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
半導体装置の製造工程には、金属配線上にビアを形成する工程がある。このとき、金属配線上のビアの位置がずれると、ビアが形成された金属配線と隣接する他の金属配線との距離が短くなる。この場合、電気的なショート不良が起こり得る。
本発明が解決しようとする課題は、金属配線とビアとの電気的なショート不良を低減することが可能な半導体装置を提供することである。
一実施形態に係る半導体装置は、半導体基板と、半導体基板上に設けられた第1ビアと、第1ビア上に設けられた金属配線と、金属配線上に設けられた第2ビアと、を備える。金属配線の第1方向で互いに対向する側面の一方と、第2ビアの第1方向で互いに対向する側面の一方とは、第1方向における位置が一致している。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1実施形態)
図1は、第1実施形態に係る半導体装置の概略的な構成を示す断面図である。図1に示す半導体装置1は、メモリセルが積層された3次元型半導体メモリである。この半導体装置1は、半導体基板10と、素子層20と、コンタクト層30と、配線層40と、ビア層50と、絶縁膜60と、を備える。
半導体基板10は、例えばシリコン基板である。半導体基板10上には、素子層20が設けられている。ここで、図2を参照して素子層20の構造について説明する。
図1は、第1実施形態に係る半導体装置の概略的な構成を示す断面図である。図1に示す半導体装置1は、メモリセルが積層された3次元型半導体メモリである。この半導体装置1は、半導体基板10と、素子層20と、コンタクト層30と、配線層40と、ビア層50と、絶縁膜60と、を備える。
半導体基板10は、例えばシリコン基板である。半導体基板10上には、素子層20が設けられている。ここで、図2を参照して素子層20の構造について説明する。
図2は、素子層20の構造の一例を示す断面図である。図2に示す素子層20は、積層体21およびメモリ素子膜22を有する。積層体21では、複数の電極層211と複数の絶縁層212とが交互に積層されている。各電極層211は、例えばタングステン層(W)であり、メモリ素子膜22に電気的に接続されるワードラインとして機能する。一方、各絶縁層212は、例えば酸化シリコン層(SiO2)である。
メモリ素子膜22は、積層体21内をZ方向に貫通するホール内に形成される。このホールの外周部に電荷ブロック膜221が形成される。電荷ブロック膜221の内側に電荷蓄積膜222が形成される。電荷蓄積膜222の内側にトンネル絶縁膜223が形成される。トンネル絶縁膜223の内側にチャネル膜224が形成される。チャネル膜224の内側にコア膜225が形成される。
電荷ブロック膜221、トンネル絶縁膜223およびコア膜225は、例えば酸化シリコン膜である。電荷蓄積膜222は、例えば窒化シリコン膜(SiN)である。チャネル膜224は、例えばポリシリコン膜である。
図1に示すように、素子層20上にはコンタクト層30が設けられる。コンタクト層30では、コンタクト31(第1ビア)が絶縁膜32を貫通している。コンタクト31は、上述したメモリ素子膜22のチャネル膜224と電気的に接続される。また、コンタクト31と絶縁膜32との間にはバリアメタル33が形成される。なお、コンタクト31とチャネル膜224との間にさらに別のコンタクトを設けて電気的に接続してもよい。
コンタクト31の材料は、例えばタングステンである。絶縁膜32は、例えば酸化シリコン膜である。バリアメタル33の材料は、例えば窒化チタン(TiN)である。なお、図1には、1つのコンタクト31しか示されていないが、コンタクト31の数は、2つ以上であってもよい。
コンタクト層30上には、配線層40が設けられる。配線層40には、Y方向に延びる複数の金属配線41がX方向に等間隔に形成される。複数の金属配線41のうちの1つは、コンタクト31に電気的に接続される。図1において、コンタクト31は左端の金属配線41と接するように接続されているが、中央および右端の金属配線41もY方向において図示しない別のメモリ素子膜と図示しない別のコンタクトを介して接続される。すなわち、それぞれの金属配線41はY方向において、図示しないメモリ素子膜とコンタクトを介して電気的に接続されている。金属配線41は、コンタクト31と同じ金属材料、例えばタングステンで形成される。なお、図1には、3本の金属配線41が示されているが、金属配線41の本数は、特に制限されない。
配線層40上には、ビア層50が形成される。ビア層50では、ビア51(第2ビア)の側面の一部が絶縁膜52で覆われている。ビア51は、複数の金属配線41の少なくとも1つに電気的に接続される。図1において、ビア51は中央の金属配線41上に形成されているが、Y方向において左端および右端の金属配線41は図示しない別のビアと接続される。ビア51は、コンタクト31および金属配線41と同じ金属材料、例えばタングステンで形成される。絶縁膜52は、例えば酸化シリコン膜である。なお、コンタクト31、金属配線41およびビア51の材料はタングステンに限定されず、銅またはアルミニウム等の別の導電性材料でもよい。
ビア層50上には絶縁膜60が形成される。絶縁膜60は、例えば酸化シリコン膜である。絶縁膜60によって、配線層40およびビア層50の下部にエアギャップ70が形成される。このエアギャップ70によって、金属配線41同士が隔てられる。エアギャップ70の底部(下端)は、例えば、コンタクト層30にまで達する。これにより、コンタクト31の一部が部分的に除去された切欠状となる。なお、絶縁膜60内に別の導電部材を形成し、ビア51と電気的に接続することが考えられる。
以下、上述した半導体装置1の製造方法について説明する。ここでは、コンタクト層30、配線層40およびビア層50の製造工程について説明する。
まず、図3に示すように、コンタクト層30の絶縁膜32にホール34を形成し、このホール34の内周面および絶縁膜32の上面にバリアメタル33を形成する。ホール34は、メモリ素子膜22上に形成される。
次に、図4に示すように、金属膜80がホール34内に埋め込まれるとともに、絶縁膜32の上面全体に形成される。金属膜80のうち、ホール34内に埋め込まれる部分が、コンタクト31に相当する。また、絶縁膜32の上面全体に形成された金属膜80は、後述の工程で、金属配線41およびビア51に加工される部分である。
次に、図5に示すように、金属膜80の上半部の一部をエッチングする。エッチングパターンは、例えばリソグラフィーによって形成される。このとき、上半部の残りの部分80aがビア51に加工され、エッチングされなかった部分80bが金属配線41に加工される。
次に、図6に示すように、部分80bの上面および部分80aの側面に絶縁膜52を形成する。絶縁膜52は、部分80bおよび部分80aを全体的に覆うように形成された後、研磨工程によって、図5に示す形状に加工される。
次に、図7に示すように、例えば、RIE(Reactive Ion Etching)によって、部分80bおよび絶縁膜52を所望の金属配線41パターンに沿ってエッチングする。これにより、部分80bが金属配線41に加工され、部分80aがビア51に加工される。
図7に示すエッチング工程では、金属配線41およびビア51が同時に加工される。そのため、仮に、金属膜80の部分80aの位置が、設計位置に対してX方向(第1方向)にずれていたとしても、ずれた部分は、部分80bと同時にエッチングされる。これにより、ビア51の側面51aと金属配線の側面41aとの境界に段差はなく平坦になる。換言すると、金属配線41のX方向で互いに対向する側面の一方と、ビア51のX方向で互いに対向する側面の一方とは、X方向における位置が一致している。そのため、図7において、ビア51と、このビア51と電気的に接続される金属配線41にX方向で隣接する他の金属配線41との距離が十分に確保される。
また、エッチングは、コンタクト31の上端部が部分的にエッチングされた段階でエッチングをストップする。これにより、コンタクト31の上端部が切欠形状となり、コンタクト31と、コンタクト31に接続された金属配線41に隣接する金属配線41との距離を確保することができ、電気的なショート不良を抑制できる。
その後、図1に示すように、絶縁膜60が形成される。このとき、絶縁膜60は、ビア層50の上部で終端する。そのため、エアギャップ70が、ビア層50の下部、および配線層40における金属配線41間の隙間に形成される。
以上説明した本実施形態によれば、金属配線41およびビア51を同時に加工することによって、ビア51と、このビア51と電気的に接続される金属配線41にX方向で隣接する他の金属配線41との距離が十分に確保される。よって、電気的なショート不良を低減することが可能となる。
(第2実施形態)
図8は、第2実施形態に係る半導体装置の概略的な構成を示す断面図である。図1に示す第1実施形態に係る半導体装置1と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図8は、第2実施形態に係る半導体装置の概略的な構成を示す断面図である。図1に示す第1実施形態に係る半導体装置1と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図8に示す半導体装置2では、バリアメタル53が、ビア51の側面51aとX方向で対向する側面および底面に形成される。換言すると、断面L字形のバリアメタル53がビア51に形成される。バリアメタル53の材料は、バリアメタル33と同じ材料、例えば窒化チタンである。第2実施形態において、金属配線41とビア51の材料は同一でもよく、異なっていてもよい。
以下、上述した半導体装置2の製造方法について説明する。ここでは、配線層40およびビア層50の製造工程について説明する。
まず、図9に示すように、絶縁膜52にバリアメタル53および金属膜81を形成する。バリアメタル53は、絶縁膜52を貫通するビアの内周部に形成される。一方、金属膜81は、バリアメタル53の形成後、上記ビア内に埋め込まれる。金属膜81は、ビア51に加工される膜である。なお、絶縁膜52は、金属膜82上に形成されている。金属膜82は、金属配線41に加工される膜である。
次に、図10に示すように、RIEにより、絶縁膜52、金属膜81、金属膜82をエッチングする。このエッチング工程では、金属配線41のパターンに対応するマスク90がビア51上および絶縁膜52上に形成される。その結果、金属膜81がビア51に形成され、金属膜82が、複数の金属配線41に加工される。マスク90は、例えばカーボン膜であり、金属配線41の形成後に除去される。
図10に示すエッチング工程では、仮に、金属膜81の位置が、設計位置に対してX方向にずれていたとしても、ずれた部分は、絶縁膜52と同時にエッチングされる。これにより、第1実施形態と同様に、ビア51の側面51aと金属配線の側面41aとの境界に段差はなく平坦になる。
その後、図8に示すように、絶縁膜60が、第1実施形態と同様に形成される。そのため、エアギャップ70が、ビア層50の下部、および配線層40における金属配線41間の隙間に形成される。
以上説明した本実施形態によれば、ビア51に加工される金属膜81を金属配線41に加工される金属膜82上に予め形成することによって、ビア51と他の金属配線41との距離が十分に確保される。よって、電気的なショート不良を低減することが可能となる。
(第3実施形態)
図11は、第3実施形態に係る半導体装置の概略的な構成を示す断面図である。図8に示す第2実施形態に係る半導体装置2と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図11は、第3実施形態に係る半導体装置の概略的な構成を示す断面図である。図8に示す第2実施形態に係る半導体装置2と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図11に示す半導体装置3では、第2実施形態で説明したバリアメタル53が、ビア51の底面に形成される。換言すると、バリアメタル53は、金属配線41との境界に形成される。第3実施形態において、金属配線41とビア51の材料は同一でもよく、異なっていてもよい。
以下、上述した半導体装置3の製造方法について説明する。ここでは、配線層40およびビア層50の製造工程について説明する。
まず、図12に示すように、第2実施形態と同様の方法で、絶縁膜52にバリアメタル53および金属膜81を形成する。ただし、本実施形態では、金属膜81を埋め込むビアの口径dが第2実施形態よりも広い。具体的には、口径dは、金属配線41のX方向における幅の2倍以下まで拡大してもよい。
次に、図13に示すように、RIEにより、絶縁膜52、金属膜81、金属膜81の側面に形成されたバリアメタル53、および金属膜82をエッチングする。このエッチング工程では、第2実施形態と同様に、マスク90が用いられる。その結果、金属膜81がビア51に形成され、金属膜82が、複数の金属配線41に加工される。
例えば、金属配線41を形成した後、ビア51を形成する方法では、ビア51と、ビア51に接続される金属配線41の隣に形成された他の金属配線41との距離を確保するために、ビアの口径dを最小限にする必要がある。
一方、本実施形態によれば、金属配線41よりも外側にあるビア51は、金属膜81の加工時に除去される。つまり、他の金属配線41に接しない程度までビアの口径dを拡大しても、配線層40の形成時のRIEによって、余分な金属膜81が除去される。これにより、ビア51および金属配線41では、側面51aと側面41aの境界だけでなく、側面51aとX方向で対向する側面51bと側面41aとX方向で対向する側面41btの境界も段差がなく、平坦になる。これにより、ビア51と他の金属配線41との距離が十分に確保されるので、電気的なショート不良を抑制することができる。
また、ビアの口径dを拡大することができれば、口径dと深さの比であるアスペクト比が低下するので、RIE工程の生産性改善や、形成パターン拡大によるリソグラフィコストの低下も可能となる。
なお、上述した第2実施形態および第3実施形態では、バリアメタル53は、金属配線41およびビア51と同じ金属材料を含んでいてもよい。この金属材料がタングステンの場合、バリアメタル53は、例えば窒化タングステンである。
(第4実施形態)
図14は、第4実施形態に係る半導体装置の概略的な構成を示す断面図である。図8に示す第2実施形態に係る半導体装置2と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図14は、第4実施形態に係る半導体装置の概略的な構成を示す断面図である。図8に示す第2実施形態に係る半導体装置2と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図14に示す半導体装置4のビア層50では、絶縁膜52の下に絶縁膜54が形成されている。すなわち、ビア層50の絶縁膜は、組成が異なる複数の層で形成されている。絶縁膜54は、例えば窒化シリコン膜である。第4実施形態において、金属配線41とビア51の材料は同一でもよく、異なっていてもよい。
図15は、半導体装置4の製造工程の一部を示す断面図である。図15では、金属膜82上に絶縁膜54および絶縁膜52を順次に成膜した後、バリアメタル53および金属膜81を形成する。
次に、第2実施形態または第3実施形態で説明したように、マスク90を用いたエッチングにより配線層40とビア層50を同時に加工する。このとき、絶縁膜54により、ビア層50と配線層40との間で加工条件を分けることが可能となり、加工形状を改善することができる。
ビア層50のRIE工程では、絶縁膜52と金属膜81を同時に加工する必要があるため、それぞれのエッチング比ができるだけ等しくなるようにエッチングすることが求められる。一方、配線層40のRIE工程では、金属膜82のみをエッチングすることが求められるため、加工条件がビア層50と異なることが想定される。
そこで、本実施形態のように、ビア層50の絶縁膜が、例えば窒化シリコン膜である絶縁膜54と、酸化シリコン膜である絶縁膜52とを有する二層構造であれば、窒化シリコン膜を酸化シリコン膜加工時のストッパーとして用いることが可能となる。これにより、加工形状を改善することができる。
(第5実施形態)
図16は、第5実施形態に係る半導体装置の概略的な構成を示す断面図である。上述した図1に示す第1実施形態に係る半導体装置1と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図16は、第5実施形態に係る半導体装置の概略的な構成を示す断面図である。上述した図1に示す第1実施形態に係る半導体装置1と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
上述した第1実施形態〜第4実施形態では、メモリ素子が素子層20に設けられている。一方、本実施形態に係る半導体装置5の素子層20には、MIS(Metal Insulator Semiconductor)トランジスタ等のスイッチング素子が設けられている。
図16に示す素子層20は、第1拡散層23、第2拡散層24、ゲート電極25、およびゲート絶縁膜26を有する。第1拡散層23および第2拡散層24の一方は、ドレイン領域であり、他方はソース領域である。第1拡散層23はコンタクト31aに接続され、第2拡散層24は、コンタクト31bに接続されている。ゲート電極25は、コンタクト31cに接続されている。ゲート絶縁膜26は、ゲート電極25と各拡散層との間に設けられている。コンタクト31a、コンタクト31b、およびコンタクト31cの外面は、バリアメタル33で覆われ、各コンタクトは絶縁膜35で絶縁されている。
本実施形態に係る半導体装置5も、上述した第1実施形態〜第4実施形態のいずれかと同じ製法で、配線層40およびビア層50を形成する。そのため、ビア51と、このビア51と電気的に接続される金属配線41にX方向で隣接する他の金属配線41との距離が十分に確保される。よって、電気的なショート不良を低減することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1〜5:半導体装置、10:半導体基板、20:素子層、21:積層体、22:メモリ素子膜、23:第1拡散層、24:第2拡散層、25:ゲート電極、26:ゲート絶縁膜、30:コンタクト層、31:コンタクト(第1ビア)、40:配線層、50:ビア層、51:ビア、53:バリアメタル、70:エアギャップ、211:電極層、212:絶縁層
Claims (9)
- 半導体基板と、
前記半導体基板上に設けられた第1ビアと、
前記第1ビア上に設けられた金属配線と、
前記金属配線上に設けられた第2ビアと、を備え、
前記金属配線の第1方向で互いに対向する側面の一方と、前記第2ビアの前記第1方向で互いに対向する側面の一方とは、前記第1方向における位置が一致している、半導体装置。 - 前記金属配線は複数有し、隣接する前記金属配線間にエアギャップが設けられている、請求項1に記載の半導体装置。
- 前記第2ビアと前記金属配線との間にバリアメタルが設けられている、請求項1または2に記載の半導体装置。
- 前記バリアメタルが、前記第2ビアの他方の側面にも設けられている、請求項3に記載の半導体装置。
- 前記第1ビア、前記金属配線および前記第2ビアは同じ金属材料を含む、請求項1から4のいずれか一項に記載の半導体装置。
- 前記金属配線の前記第1方向で互いに対向する側面の他方と、前記第2ビアの前記第1方向で互いに対向する側面の他方とは、前記第1方向における位置が一致している、請求項1から5のいずれか一項に記載の半導体装置。
- 複数の前記金属配線が、前記第1方向に等間隔に設けられている、請求項1から6のいずれか一項に記載の半導体装置。
- 前記第1ビアは、前記半導体基板上に電極層と絶縁層とが交互に積層された積層体を貫通するメモリ素子膜と電気的に接続する、請求項1から7のいずれか一項に記載の半導体装置。
- 前記第1ビアは、前記半導体基板上に形成されたトランジスタと電気的に接続する、請求項1から7のいずれか一項に記載の半導体装置。
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-
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