JP4770841B2 - 半導体装置 - Google Patents

Description

本願発明は半導体装置における、ＣＭＰ（Chemical Mechanical Polishing）用メタル
ダミーパターンの生成技術に関している。

近年、半導体装置のパターン微細化に伴い、多層配線における層間絶縁膜の平坦化方法としてメタルＣＭＰ技術が使用されている。

以下、従来の半導体装置について図３１，図３２を用いて説明する。図３１は従来の半導体装置であるＭＯＳ構造トランジスタを示す平面図である。また、図３２は図３１の線Ｃ１−Ｃ２における縦断面図である。

図３１，図３２に示すとおり、ＭＯＳ構造トランジスタには、半導体基盤１０の上面から内部に向けて形成されたソース（第１主電極）領域２，ドレイン（第２主電極）領域３と、半導体基盤１０の上部で、かつ、ソース領域とドレイン領域の間である場所に形成されたゲート絶縁膜７と、ゲート絶縁膜７の上部に形成され、ソース領域２とドレイン領域３との間に流れる主電流を制御するためのゲート電極１が形成されている。

ソース領域２，ドレイン領域３は、ゲート長方向（主電流の流れる方向）である第１方向（Ｄ１方向）に並んで配置されている。そして、ソース領域２，ドレイン領域３，およびゲート電極１は、第１方向に直交し、かつゲート電極１のゲート幅方向に該当する第２方向（Ｄ２方向）に沿って延在している。

さらに図３２に示すように、半導体基盤１０の上部，ゲート電極１の上部および同電極１の側面には、当該ＭＯＳ構造トランジスタを被覆する、第１層間絶縁膜１１が形成されている。そして、層間絶縁膜１１内にはソース用コンタクトホール８，ドレイン用コンタクトホール９が形成されている。

層間絶縁膜１１の上面であり、かつ、ゲート電極１の上方に位置する部分には、チャネル幅Ｗより長い幅ＤＷを有するメタルダミー６が、第１方向に１つ形成されている。また、メタルダミーパターン６は第２方向に沿って延在しており、ソース領域２及びドレイン領域３よりも長い。層間絶縁膜１１の上面であり、かつ、ソース領域２の上方に位置する部分には、ソース電極（第１層メタル）４が形成されており、同様に、層間絶縁膜１１の上面で、かつ、ドレイン領域３の上方に位置する部分には、ドレイン電極（第１層メタル）５が形成されている。ここで、第１方向，および第２方向に直交する、第３方向（深さ方向Ｄ３）に延在するそれぞれのメタルダミーの厚みは、ソース電極４およびドレイン電極５の厚みと等しい。

更に、層間絶縁膜１１の上面には、メタルダミーパターン６及びソース電極４，ドレイン電極５を被覆する第２層間絶縁膜１２が形成されている。
特開2002-373896号公報

しかし、層間絶縁膜、もしくはバリアメタルよりも柔らかい素材をメタルダミーパターン６に使用した場合、メタルダミーの幅ＤＷが広がるとDishing（削れ過ぎ）が生じるこ
とが知られている。その際、隣接するメタルも影響を受けるため、上記半導体装置の構造
ではチャネル領域が大きくなるほどメタルダミーの幅ＤＷが広がり、図３３に示すように、隣接するソース電極４，ドレイン電極５も、メタルダミーパターン６に起因して削れ過ぎてしまう。その結果、ソース・ドレインの寄生抵抗が増大し、半導体装置の性能を低下させる原因となっていた。

前記に鑑み、本発明は最新の微細プロセスにおいてもメタルＣＭＰ本来の平坦化効果を持続しつつ、ＭＯＳ構造トランジスタの特性を可能な限り均一化し、チャネル領域が大きくなってもソース・ドレインの寄生抵抗増加を抑制できるメタルダミーパターンを有する半導体装置の構造を提供することを目的とする。
IEEE TRANSACTION ON SEMICONDUCTOR MANUFACTUREING, VOL. 16, NO. 4, NOVEMBER 2003 Planarization of dual-damascene post-metal-CMP structures, Chenting Lin, Larry Clevenger, Florian Schnabel, Fen Fen Jamin, David Dobuzinski, Interconnect Technology, 1999. IEEE International Conference, 24-26 May 1999 Page(s):86 - 88

上記目的を達成するために、本願発明に係る第１の半導体装置は、半導体基板と，半導体基板上に形成されるソース領域とドレイン領域と、ソース領域とドレイン領域との間に流れる電流を制御するためのゲート電極とを備えるＭＯＳ構造トランジスタと，ゲート電極のチャネル領域の上方に積層されチャネル領域の幾何中心から点対称に配置され、前記ＭＯＳ構造トランジスタを被覆する少なくとも一層の層間絶縁膜の上面に形成された溝に埋め込まれている、チャネル領域の広範に点在する複数の単純図形からなるメタルダミーパターンとを備えている。

第１の半導体装置のゲート電極において、チャネルが形成される領域（チャネル幅Ｗ，チャネル長Ｌ）をチャネル領域と定義し、チャネル領域の幾何中心をチャネルの幾何中心ＣＣと定義する。

第１の半導体装置は、メタルダミーパターンを構成する単純図形の幾何中心がチャネル領域の幾何中心と一致，または、複数の単純図形のうち、少なくとも２つの単純図形において、それぞれの幾何中心を結ぶ線の中間点をチャネル領域の幾何中心と一致させ、点対称に配置することを特徴としている。

本願発明に係る第２の半導体装置は、第１の半導体装置で構成された差動対を含む差動増幅回路を備えている。尚、第２の半導体装置を半導体集積回路としてもよい。

本願発明に係る第３の半導体装置は、第２の半導体装置において、差動増幅回路をカレントミラー回路に置き換えた構成である。尚、第３の半導体装置を半導体集積回路としてもよい。

この構成により、メタルＣＭＰ本来の平坦化の目的を果たし、かつ、チャネル領域が大きくなった場合でもメタルダミーの幅が大きくならないため、ソース・ドレインの寄生抵抗を増加させること無く、ＭＯＳ構造トランジスタの特性を均一化させることが出来るという作用を有する。

以上のように、本発明に係る半導体装置によれば、チャネル領域が大きくなっても、メタルダミーの幅は広くならないため、ソース・ドレインの寄生抵抗の増加をさせること無く、メタルＣＭＰ本来の平坦化効果を維持した状態で、ＭＯＳ構造トランジスタの特性を均一化することが出来る。

また、複数の単純図形から成るメタルダミーパターンの配置を変更した場合や，単純図形の形状を変更した場合，微細プロセスによって単純図形の角が丸くなってしまった場合においても同様に、本発明に係る半導体装置によれば、チャネル領域が大きくなっても、メタルダミーの幅が広くならないため、ソース・ドレインの寄生抵抗を増加させること無く、メタルＣＭＰ本来の平坦化効果を維持した状態で、ＭＯＳ構造トランジスタの特性を均一化することが出来る。

また、本発明に係る半導体装置を差動増幅器の差動対に使用することで、チャネル領域が大きくなっても、メタルダミーパターンによる特性劣化が生じないため、差動対をなすペアトランジスタにおいてＭＯＳ構造トランジスタの特性が均一となり、オフセット電圧を抑制することが出来る。

また、本発明に係る半導体装置をカレントミラー回路のカレントミラー対に使用することで、メタルダミーパターンによる特性劣化が生じないため、カレントミラー対をなすペアトランジスタにおいてＭＯＳ構造トランジスタの特性が均一となり、オフセット電流を抑制することが出来る。

以下、本発明に係る複数の単純図形から成るメタルダミーパターンの実施例について、図面を参照しながら説明する。

本発明の実施例１の半導体装置について図１〜図３を参照しながら説明する。尚、図１〜図３における参照符号のうち、図３１および図３２における参照符号と同一のものは、従来の半導体装置と同様のものを示しているため、説明を省略する。

図１は実施例１を示すＭＯＳ構造トランジスタの平面図である。図１において、点線で囲まれた領域がチャネル領域１６である。チャネル幅Ｗの中間点Ａ１、Ａ２を結んだ線と、チャネル長Ｌの中間点Ｂ１、Ｂ２を結んだ線の交点がチャネル領域１６の幾何中心ＣＣであり、同時にＭＯＳ構造トランジスタの幾何中心でもある。チャネル領域１６上には、例えば一辺の長さがチャネル幅Ｗ，チャネル長Ｌよりも短い、ＤＷを有する複数の単純図形から成るメタルダミーパターン６１がチャネル領域１６の幾何中心ＣＣから点対称に等間隔で形成されている。この際、単純図形の幾何中心はＭＯＳ構造トランジスタの幾何中心ＣＣとも一致しており、例えば図１に示すように、メタルダミー６ａの幾何中心をＭＯＳ構造トランジスタの幾何中心ＣＣと一致させ、メタルダミー６ａから等間隔ＤＩをもってＤ１方向、Ｄ２方向へ規則的に、チャネル領域１６の広範囲に配列されている。

次に、図２を参照しながら、図１に示した実施例１のＭＯＳ構造トランジスタの構成をさらに詳細に説明する。

図２は図１に示したＭＯＳ構造トランジスタの線Ａ１−Ａ２に関する縦断面図である。図２に示すとおり、層間絶縁膜１１上部で、かつ、ソース領域２の上方に位置する部分には、ソース電極４が形成されており、ソース領域２とはソース用コンタクトホール８を介して接続されている。また、同様に層間絶縁膜１１上部で、かつ、ドレイン領域３の上方に位置する部分には、ドレイン電極５が形成されており、ドレイン領域３とはドレイン用コンタクトホール９を介して接続されている。複数の単純図形から成るメタルダミーパターン６１は層間絶縁膜１１上部に形成されている。また、図３は図１における線Ｂ１−Ｂ２でも縦断面図であり、１７は素子分離のため基盤１０に形成されているＳＴＩ（Shallow Trench Isolation）である。

メタルダミーパターン６１のＤ３方向の厚みは、ソース電極４およびドレイン電極５の厚みと等しい。

実施例１は、従来１つだったメタルダミー６を、複数の単純図形から成るメタルダミーパターン６１にした構成になっているため、チャネル領域１６が大きくなっても、メタルダミーの幅ＤＷが広がることは無い。そのため、メタルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影響を低減させることができ、周辺のソース・ドレイン電
極の寄生抵抗の増大を抑制することが出来る。また、複数の単純図形から成るメタルダミーパターン６１において単純図形（６ａ）の幾何中心がチャネル領域１６の幾何中心ＣＣと一致する構成になっているため、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。

本発明の実施例２の半導体装置について図４，図５を参照しながら説明する。

図４は実施例２に係るＭＯＳ構造トランジスタを示す平面図であり、図５は図４における線Ａ１−Ａ２での縦方向断面図である。実施例２は、実施例１における複数の単純図形の配置を変更したものであり、例えば図４に示すとおり、メタルダミーパターン６１において、単純図形６ａと６ｂの幾何中心を結ぶ線の中間点がチャネル領域１６の幾何中心ＣＣと一致する構成になっている。その他の構成は、実施例１と同様であるため省略する。

実施例２は、ダミーメタルパターン６１の配置箇所以外は実施例１と同じ構成になっているため、実施例１と同様に、チャネル領域１６が大きくなっても、メタルダミーの幅ＤＷが広がることは無い。そのため、メタルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影響を低減させることができ、周辺のソース・ドレイン電極の寄生抵抗
の増大を抑制することが出来る。また、メタルダミーパターン６１において、単純図形６ａと６ｂの幾何中心を結ぶ線の中間点がチャネル領域１６の幾何中心ＣＣと一致する構成になっているため、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。したがって、実施例１と同様の効果を得ることが出来る。

本発明の実施例３の半導体装置について図６，図７を参照しながら説明する。

図６は実施例３に係るＭＯＳ構造トランジスタを示す平面図であり、図７は図６における線Ｂ１−Ｂ２での縦方向断面図である。実施例３は実施例２と同様、実施例１における複数の単純図形の配置を変更したものであり、例えば図６に示すとおり、メタルダミーパターン６１において、単純図形６ａと６ｃの幾何中心を結ぶ線の中間点がチャネル領域１６の幾何中心ＣＣと一致する構成になっている。その他の構成は、実施例１と同様であるため省略する。

実施例３は、ダミーメタルパターン６１の配置箇所以外は実施例１と同じ構成になっているため、実施例１と同様に、チャネル領域１６が大きくなっても、メタルダミーの幅ＤＷが広がることは無い。そのため、メタルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影響を低減させることができ、周辺のソース・ドレイン電極の寄生抵抗
の増大を抑制することが出来る。また、メタルダミーパターン６１において、単純図形６ａと６ｃの幾何中心を結ぶ線の中間点がチャネル領域１６の幾何中心ＣＣと一致する構成
になっているため、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。したがって、実施例１と同様の効果を得ることが出来る。

本発明の実施例４の半導体装置について図８を参照しながら説明する。

図８は実施例４に係るＭＯＳ構造トランジスタを示す平面図である。実施例４は実施例１〜実施例３と同様、実施例１における複数の単純図形の配置を変更したものであり、例えば図８に示すとおり、メタルダミーパターン６１において単純図形６ａと６ｄの幾何中心を結ぶ線の中間点が、チャネル領域１６の幾何中心ＣＣと一致する構成になっている。その他の構成は、実施例１と同様であるため省略する。

実施例４は、ダミーメタルパターン６１の配置箇所以外は実施例１と同じ構成になっているため、実施例１と同様に、チャネル領域１６が大きくなっても、メタルダミーの幅ＤＷが広がることは無い。そのため、メタルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影響を低減させることができ、周辺のソース・ドレイン電極の寄生抵抗
の増大を抑制することが出来る。また、メタルダミーパターン６１において、単純図形６ａと６ｄの幾何中心を結ぶ線の中間点がチャネル領域１６の幾何中心ＣＣと一致する構成になっているため、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。したがって、実施例１と同様の効果を得ることが出来る。

本発明の実施例５の半導体装置について図９〜図１１を参照しながら説明する。

実施例５は実施例１のＭＯＳ構造トランジスタの上方に、第２層目のメタルダミーパターン６１Ａを配置した構造に関するものである。

図９は実施例５に係るＭＯＳ構造トランジスタを示す平面図である。図１０は図９の線Ａ１−Ａ２における縦断面図であり、図１１は図９の線Ｂ１−Ｂ２における縦断面図である。

実施例５は、実施例１における半導体装置の第２層間絶縁膜１２上部のチャネル領域１６上に、例えば一辺の長さがチャネル幅Ｗ，チャネル長Ｌよりも短い、ＤＷを有する複数の単純図形から成る第２層メタルダミーパターン６１Ａを配置したものである。第２層メタルダミーパターン６１Ａは、チャネル領域１６の幾何中心ＣＣから点対称に等間隔で形成されており、この際、単純図形の幾何中心はＭＯＳ構造トランジスタの幾何中心ＣＣとも一致している。例えば図９に示すように、各メタルダミー６ａ，６ａ１の幾何中心をＭＯＳ構造トランジスタの幾何中心ＣＣと一致させ、各メタルダミー６ａ，６ａ１を中心に等間隔ＤＩをもってＤ１方向、Ｄ２方向へ規則的に配列されている。

実施例５は、ダミーメタルパターンが２層構造になったこと以外は実施例１と同じ構成になっているため、実施例１と同様に、チャネル領域１６が大きくなっても、メタルダミーの幅ＤＷが広がることは無い。そのため、メタルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影響を低減させることができ、周辺のソース・ドレイン電極の
寄生抵抗の増大を抑制することが出来る。また、各層においてメタルダミーパターン６１，６１Ａの単純図形６ａ，６ａ１の幾何中心が、チャネル領域１６の幾何中心ＣＣと一致
する構成になっているため、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。したがって、実施例１と同様の効果を得ることが出来る。

このように、配線が多層化してもメタルＣＭＰ本来の効果を保ちつつ、各層のメタルダミーパターンから受ける影響を各ＭＯＳ構造トランジスタで均一化することが出来る。

尚、実施例５では、第１層，第２層に対して実施例１のメタルダミーパターン６１を用いたが、これに換えて実施例２〜実施例４のメタルダミーパターン配置を使用してもよい。

尚、第１層，第２層の単純図形から成るメタルダミーパターン６１，６１Ａの形状が一致していなくても、各層においてチャネル領域１６の幾何中心ＣＣに対して各メタルダミーパターン６１，６１Ａが点対称であれば構わない。

本発明の実施例６の半導体装置について図１２〜図１４を参照しながら説明する。

実施例６は実施例５のＭＯＳ構造トランジスタ上方に、更に第３層以上の単純図形から成るメタルダミーパターン６１Ｂ，６１Ｃを配置した構造に関するものである。

図１２は実施例６に係るＭＯＳ構造トランジスタを示す平面図である。図１３は図１２の線Ａ１−Ａ２における縦断面図であり、図１４は図１２の線Ｂ１−Ｂ２における縦断面図である。

実施例６は、実施例５における半導体装置の第３層間絶縁膜１３上部のチャネル領域１６上に、例えば一辺の長さがチャネル幅Ｗ，チャネル長Ｌよりも短い、ＤＷを有する複数の単純図形から成る第３層メタルダミーパターン６１Ｂを配置し、更に第４層間絶縁膜１４上部のチャネル領域１６上に、例えば一辺の長さがチャネル幅Ｗ，チャネル長Ｌよりも短い、ＤＷを有する複数の単純図形から成る第４層メタルダミーパターン６１Ｃを配置したものである。第３層メタルダミーパターン６１Ｂ，第４層メタルダミーパターン６１Ｃは、チャネル領域１６の幾何中心ＣＣから点対称に等間隔で形成されており、この際、単純図形の幾何中心はＭＯＳ構造トランジスタの幾何中心ＣＣとも一致している。例えば図１２に示すように、各メタルダミー６ａ，６ａ１，６ａ２，６ａ３の幾何中心をＭＯＳ構造トランジスタの幾何中心ＣＣと一致させ、各メタルダミー６ａ，６ａ１，６ａ２，６ａ３を中心に等間隔ＤＩをもってＤ１方向、Ｄ２方向へ規則的に配列されている。

実施例６は、ダミーメタルパターンが３層以上の構造になったこと以外は実施例１と同じ構成になっているため、実施例１と同様に、チャネル領域１６が大きくなっても、メタルダミーの幅ＤＷが広がることは無い。そのため、メタルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影響を低減させることができ、周辺のソース・ドレイン
電極の寄生抵抗の増大を抑制することが出来る。また、各層においてメタルダミーパターン６１，６１Ａ，６１Ｂ，６１Ｃの単純図形の幾何中心が、チャネル領域１６の幾何中心ＣＣと一致する構成になっているため、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。したがって、実施例１と同様の効果を得ることが出来る。

このように、配線がさらに多層化してもメタルＣＭＰ本来の効果を保ちつつ、各層のメ
タルダミーパターンから受ける影響を各トランジスタで均一化することが出来る。

尚、実施例６においては、第１層〜第４層に対して実施例１のメタルダミーパターン６１を用いたが、これに換えて実施例２〜実施例４のメタルダミーパターン配置を使用してもよい。

尚、第１層〜第４層の単純図形から成るメタルダミーパターン６１，６１Ａ，６１Ｂ，６１Ｃの形状が一致していなくても、各層においてチャネル領域１６の幾何中心ＣＣに対して各メタルダミーパターン６１，６１Ａ，６１Ｂ，６１Ｃが点対称であれば構わない。

尚、実施例５、実施例６において、各層のメタルダミーパターンがビアで接続されていてもよい。

本発明の実施例７の半導体装置について図１５〜図１７を参照しながら説明する。

図１５〜図１７には、実施例１のメタルダミーパターン６１の周りにバリアメタル１８を配置したＭＯＳ構造トランジスタが示されている。

バリアメタル１８の素材は、例えばＴａやＴａＮ，ＴｉＮやＴｉなどであり、層間絶縁膜よりも更に硬い場合がある。したがって、チャネル領域１６が大きくなると、バリアメタルが無い場合と比べて更にDishing（削れ過ぎ）の影響が増加することになる。しかし
、実施例７は、バリアメタル１８以外は実施例１と同じ構成になっているため、実施例１と同様に、チャネル領域１６が大きくなっても、メタルダミーの幅ＤＷが広がることは無い。そのため、メタルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影
響を低減させることができ、周辺のソース・ドレイン電極の寄生抵抗の増大を抑制することが出来る。また、メタルダミーパターン６１の単純図形の幾何中心が、チャネル領域１６の幾何中心ＣＣと一致する構成になっているため、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。したがって、実施例１と同様の効果を得ることが出来る。

尚、実施例７では実施例１にバリアメタル１８を設けた、図１５〜図１７を示したが、実施例２〜実施例６のメタルダミーパターン６１の周りにバリアメタル１８を設けた場合も、実施例７と同様の効果を得ることが出来る。

本発明の実施例８について図１８を参照しながら説明する。

図１８には実施例１〜実施例７のいずれかのＭＯＳ構造トランジスタを差動対Ｍ１，Ｍ２に適用した差動増幅器が示されている。図１８の回路構成によると、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来るため、差動対をなすペアトランジスタにおいてＭＯＳ構造トランジスタの特性が均一となり、オフセット電圧を抑制することが出来る。

尚、実施例８では、図１８の回路構成を示したが、差動対を含む他のアナログ回路にも使用することが可能である。

本発明の実施例９について図１８を参照しながら説明する。

図１８には実施例１〜実施例７のいずれかのＭＯＳ構造トランジスタをカレントミラー対Ｍ５，Ｍ６に適用したカレントミラー回路が示されている。図１８の回路構成によるとチャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来るため、カレントミラー対をなすペアトランジスタにおいてＭＯＳ構造トランジスタの特性が均一となり、オフセット電流を抑制することが出来る。

尚、実施例９では、図１８の回路構成を示したが、カレントミラー対を含む他のアナログ回路にも使用することが可能である。

尚、説明した実施例１〜実施例９においては、単純図形として正方形を用いたが、これに代えて図１９，図２０に示したような長方形，円形を使用しても良い。

尚、図２１〜図２４に示すように、それぞれ実施例１〜実施例９において複数の単純図形の角が丸くなってもよい。その際、角の丸みはマスク技術の限界性能に依存する。本形態においても、チャネル領域１６の幾何中心ＣＣに対し点対称にメタルダミーパターンの単純図形が配置されることに変わりはなく、実施例１と同様に、チャネル領域１６が大きくなっても、メタルダミーの幅ＤＷが広がることは無い。そのため、メタルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影響を低減させることができ、周辺の
ソース・ドレイン電極の寄生抵抗の増大を抑制することが出来る。また、各メタルダミーパターンの単純図形の幾何中心は、チャネル領域１６の幾何中心ＣＣと一致する構成になっているため、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。したがって、実施例１〜実施例９と同様の効果を得ることが出来る。

尚、実施例１〜実施例９のメタルダミーパターン６１の材質は銅で、かつ、層間絶縁膜中の溝に埋め込まれていても良い。銅は従来配線材料として広く用いられていたアルミニウムよりも比抵抗が低く、かつ高電流密度が可能であるため、高集積が必要となった半導体部品、及び、高電流密度を必要とする半導体製品への適用が進んでいる。銅を用いた場合には従来のパターニング技術を適用すると、材料の腐敗が起こるため、絶縁層にあらかじめ形成した溝にバリアメタル１８を形成し、さらに銅を配線素材として埋め込み、その後に不要な銅をメタルＣＭＰにより形成するダマシン法を用いる。また、下層配線と上層配線を接続するためには、コンタクト用導電体として、同じく銅を埋め込んだコンタクトを用いる。更に、いわゆるデュアルダマシン法を用いる場合には、ダマシン法で形成された下層配線に対して、コンタクトと上層配線を同時に形成する。

この場合、デュアルダマシン工程で使われたバリアメタル１８がメタルの側面、および底面に残る。バリアメタル１８の素材は、例えばＴａやＴａＮであり、層間絶縁膜よりも更に硬い。したがって、チャネル領域１６が大きくなると、バリアメタルがない場合と比べて更にDishing（削れ過ぎ）の影響が増加するが、本発明を用いることによって、メタ
ルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影響を低減させること
ができ、周辺のソース・ドレイン電極の寄生抵抗の増大を抑制することが出来る。

尚、実施例１〜実施例９のメタルダミーパターン６１の材質にアルミニウムやタングステンを使用してもよい。メタルダミーパターン６１を用いることによって、銅と比べてDishing（削れ過ぎ）の影響が多かったアルミニウムでも、チャネル領域１６上を平坦化す
るために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構
造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。

尚、今回は層間絶縁膜、もしくはバリアメタル１８よりも柔らかい素材として、例えば銅，アルミニウム，タングステンをメタルダミーに用いた場合を挙げたが、層間絶縁膜が更に硬い素材に変更された場合にも、本願は同様の効果を奏する。その場合、例えば銅，アルミニウム，タングステンをメタルダミーに用いると、メタルダミーは層間絶縁膜に対して相対的に軟らかくなるため、Dishing（削れ過ぎ）の影響が増加する。また、今まで
は影響の無かった素材に対してもDishing（削れ過ぎ）が生ずるが、メタルダミーパター
ン６１を用いることによって、チャネル領域１６上を平坦化するために必要なメタルダミーを配置しつつ、かつ、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来る。

（変形例１）
図２５に示すように、メタルダミーパターン６１におけるメタルダミーのサイズを一部変更しても良い。

（変形例２）
図２６に示すように、メタルダミーパターン６１におけるメタルダミーの間隔を変更しても良い。

（変形例３）
図２７，図２８に示すように、メタルダミーパターン６１におけるメタルダミーを一部つなげても良い。

（変形例４）
図２９，図３０に示すように、メタルダミーパターン６１におけるメタルダミーの一部が欠けていても良い。

変形例１から変形例４のいずれの場合においても、実施例１と同様に、チャネル領域１６が大きくなっても、メタルダミーの幅ＤＷが広がることは無い。そのため、メタルＣＭＰ本来の平坦化効果を維持しつつ、Dishing（削れ過ぎ）の影響を低減させることができ
、周辺のソース・ドレイン電極の寄生抵抗の増大を抑制することが出来る。また、メタルダミーパターン６１がＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化の影響を均一にすることが出来、かつチャネル領域１６上を平坦化するために必要なメタル面積を確保することが出来る。

本発明にかかる複数の単純図形から成るメタルダミーパターンは、ＭＯＳ構造トランジスタ特性の均一化に有用であり、差動増幅段のＭＯＳトランジスタ差動対や、カレントミラーを構成するＭＯＳトランジスタペアなどを搭載する様々なアナログ回路に適用可能である。

本発明の実施例１に係る半導体装置の平面図 前記実施例１に係る半導体装置の図１におけるＡ１−Ａ２縦断面図 前記実施例１に係る半導体装置の図１におけるＢ１−Ｂ２縦断面図 本発明の実施例２に係る半導体装置の平面図 前記実施例２に係る半導体装置の図４におけるＡ１−Ａ２縦断面図 本発明の実施例３に係る半導体装置の平面図 前記実施例３に係る半導体装置の図６におけるＢ１−Ｂ２縦断面図 本発明の実施例４に係る半導体装置の平面図 本発明の実施例５に係る半導体装置の平面図 前記実施例５に係る半導体装置の図９におけるＡ１−Ａ２縦断面図 前記実施例５に係る半導体装置の図９におけるＢ１−Ｂ２縦断面図 本発明の実施例６に係る半導体装置の平面図 前記実施例６に係る半導体装置の図１２におけるＡ１−Ａ２縦断面図 前記実施例６に係る半導体装置の図１２におけるＢ１−Ｂ２縦断面図 本発明の実施例７に係る半導体装置の平面図 前記実施例７に係る半導体装置の図１５におけるＡ１−Ａ２縦断面図 前記実施例７に係る半導体装置の図１５におけるＢ１−Ｂ２縦断面図 本発明の実施例８、実施例９に係る半導体装置の回路図 前記実施例１に係る半導体装置の、メタルダミーパターンの単純図形が長方形の場合の半導体装置の平面図 前記実施例１に係る半導体装置の、メタルダミーパターンの単純図形が円形の場合の半導体装置の平面図 前記実施例１に係る半導体装置の、メタルダミーパターンの単純図形の角が丸くなった場合の半導体装置の平面図 前記実施例２に係る半導体装置の、メタルダミーパターンの単純図形の角が丸くなった場合の半導体装置の平面図 前記実施例３に係る半導体装置の、メタルダミーパターンの単純図形の角が丸くなった場合の半導体装置の平面図 前記実施例４に係る半導体装置の、メタルダミーパターンの単純図形の角が丸くなった場合の半導体装置の平面図 本発明の変形例１に係る半導体装置の、メタルダミーパターン図 本発明の変形例２に係る半導体装置の、メタルダミーパターン図 本発明の変形例３に係る半導体装置の、メタルダミーパターン図 本発明の変形例３に係る半導体装置の、メタルダミーパターン図 本発明の変形例４に係る半導体装置の、メタルダミーパターン図 本発明の変形例４に係る半導体装置の、メタルダミーパターン図 従来技術に係る半導体装置の平面図 従来技術に係る半導体装置の図３１におけるＣ１−Ｃ２断面図 従来技術に係る、幅広メタルに隣接するメタルの抵抗増加率に対して、幅広メタルからの距離依存を示したグラフ

符号の説明

１ ゲート電極
２ ソース領域
３ ドレイン領域
４ ソース電極
５ ドレイン電極
６ 従来のメタルダミー
６１ メタルダミーパターン
６１Ａ 第２層メタルダミーパターン
６１Ｂ 第３層メタルダミーパターン
６１Ｃ 第４層メタルダミーパターン
６ａ，６ｂ，６ｃ，６ｄ （ダミーパターン）単純図形
７ ゲート酸化膜
８ ソースコンタクト
９ ドレインコンタクト
１０ 半導体基盤
１１ 第１層間絶縁膜
１２ 第２層間絶縁膜
１３ 第３層間絶縁膜
１４ 第４層間絶縁膜
１５ 第５層間絶縁膜
１６ チャネル領域
１７ ＳＴＩ（Shallow Trench Isolation）
１８ バリアメタル
Ｄ１ 第１方向（トランジスタ長さ方向）
Ｄ２ 第２方向（トランジスタ幅方向）
Ｄ３ 第３方向（トランジスタ基盤垂直方向）
Ｌ チャネル長
Ｗ チャネル幅
ＣＣ チャネルまたはトランジスタの幾何中心
ＧＣ 従来技術におけるトランジスタの幾何中心

Claims (12)

1. 半導体基板と、
   前記半導体基板上に形成される第１主電極領域と第２主電極領域と、前記第１主電極領域と前記第２主電極領域との間に流れる電流を制御するための第３主電極で構成されるＭＯＳ構造トランジスタと、
   前記ＭＯＳ構造トランジスタのチャネル領域の上方に積層され、複数の単純図形からなるメタルダミーパターンを備え、
   前記メタルダミーパターンを形成する前記単純図形が、前記チャネル領域の幾何中心から点対称に、前記チャネル領域の広範に点在し、
   前記ダミーメタルパターンは前記ＭＯＳ構造トランジスタを被覆する少なくとも一層の層間絶縁膜の上面に形成された溝に埋め込まれていることを特徴とする半導体装置。
2. 前記複数の単純図形のうち、１つの前記単純図形の幾何中心を前記チャネル領域の幾何中心と一致させ、他の前記単純図形を点対称に配置したことを特徴とする請求項１に記載の半導体装置。
3. 前記複数の単純図形のうち、少なくとも２つの前記単純図形において、それぞれの幾何中心を結ぶ線の中間点を前記チャネル領域の幾何中心と一致させ、他の前記単純図形を点対称に配置したことを特徴とする請求項１に記載の半導体装置。
4. 前記単純図形が全て同じサイズであることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
5. 前記単純図形が正方形であることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
6. 前記単純図形が長方形であることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
7. 前記単純図形が円形であることを特徴とする請求項１から請求項４のいずれかに記載の
   半導体装置。
8. 前記単純図形の角が丸くなった形状を持つことを特徴とする請求項１から請求項７のいずれかに記載の半導体装置。
9. 前記半導体装置において、前記メタルダミーパターンは前記ＭＯＳ構造トランジスタを被覆する少なくとも一層の層間絶縁膜の上面に形成されていることを特徴とする請求項１から請求項８のいずれかに記載の半導体装置。
10. 前記半導体装置において、前記ダミーメタルパターンは前記ＭＯＳ構造トランジスタを被覆する層間絶縁膜にバリアメタルを介して形成されていることを特徴とする請求項１から請求項８のいずれかに記載の半導体装置。
11. 請求項１から請求項１０のいずれかに記載の前記半導体装置で構成された差動対を備える差動増幅回路を備えた半導体装置。
12. 請求項１から請求項１０のいずれかに記載の前記半導体装置で構成されたカレントミラー回路を備えた半導体装置。

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