JP2009111013A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2009111013A JP2009111013A JP2007278945A JP2007278945A JP2009111013A JP 2009111013 A JP2009111013 A JP 2009111013A JP 2007278945 A JP2007278945 A JP 2007278945A JP 2007278945 A JP2007278945 A JP 2007278945A JP 2009111013 A JP2009111013 A JP 2009111013A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- view
- plan
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 239000011229 interlayer Substances 0.000 claims description 59
- 239000007769 metal material Substances 0.000 claims description 16
- 239000011810 insulating material Substances 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 238000006073 displacement reaction Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 90
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 33
- 230000004888 barrier function Effects 0.000 description 23
- 239000010949 copper Substances 0.000 description 16
- 239000000758 substrate Substances 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000000149 penetrating effect Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910020177 SiOF Inorganic materials 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- -1 SiOC Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】容量素子の占有面積の縮小を図ることができる、半導体装置を提供する。
【解決手段】半導体装置１には、第１ＭＩＭ容量素子１３および第２ＭＩＭ容量素子１４が備えられている。第１ＭＩＭ容量素子１３は、第１容量膜６を第１下電極４および第１上電極７で挟み込んだ構造を有している。第１下電極４および第１上電極７は、その対向方向と直交する方向に相対的に位置をずらして平面視で部分的に重なるように配置されている。また、第２ＭＩＭ容量素子１４は、第２容量膜１０を第２下電極９および第２上電極１１で挟み込んだ構造を有している。第２下電極９および第２上電極１１は、その対向方向と直交する方向に相対的に位置をずらして平面視で部分的に重なるように配置されている。そして、第１ＭＩＭ容量素子１３と第２ＭＩＭ容量素子１４とは、前記対向方向に積層して設けられている。
【選択図】図１
【解決手段】半導体装置１には、第１ＭＩＭ容量素子１３および第２ＭＩＭ容量素子１４が備えられている。第１ＭＩＭ容量素子１３は、第１容量膜６を第１下電極４および第１上電極７で挟み込んだ構造を有している。第１下電極４および第１上電極７は、その対向方向と直交する方向に相対的に位置をずらして平面視で部分的に重なるように配置されている。また、第２ＭＩＭ容量素子１４は、第２容量膜１０を第２下電極９および第２上電極１１で挟み込んだ構造を有している。第２下電極９および第２上電極１１は、その対向方向と直交する方向に相対的に位置をずらして平面視で部分的に重なるように配置されている。そして、第１ＭＩＭ容量素子１３と第２ＭＩＭ容量素子１４とは、前記対向方向に積層して設けられている。
【選択図】図１
Description
本発明は、ＭＩＭ（Metal-Insulator-Metal）構造の容量素子を備える半導体装置に関する。
絶縁性の容量膜を下部電極および上部電極で挟み込んだ構造（ＭＩＭ構造）の容量素子（以下、「ＭＩＭ容量素子」という。）は、たとえば、無線通信用システムＬＳＩを構成する容量素子として知られている。
図３は、従来のＭＩＭ容量素子の構造を示す模式的な断面図である。なお、図３では、図面の煩雑化を回避するために、ハッチングを一部省略している。
図３は、従来のＭＩＭ容量素子の構造を示す模式的な断面図である。なお、図３では、図面の煩雑化を回避するために、ハッチングを一部省略している。
ＭＩＭ容量素子１０１は、たとえば、半導体基板（図示せず）を基体とする半導体装置に備えられている。半導体基板上には、層間絶縁膜１０２が積層されており、この層間絶縁膜１０２に形成された溝１０４には、Ｃｕ（銅）からなる下電極１０３が埋設されている。下部電極１０３の表面は、層間絶縁膜１０２の表面とほぼ面一をなしている。層間絶縁膜１０２の表面および下部電極１０３の表面上には、たとえば、ＳｉＮ（窒化シリコン）からなる容量膜１０５が形成されている。そして、容量膜１０５上には、たとえば、ＴｉＮ（窒化チタン）からなる上電極１０６が設けられている。上部電極１０６は、平面視で下部電極１０３よりも小さいサイズの平板状に形成され、容量膜１０５を挟んで下部電極１０３に対向して配置されている。
容量膜１０５および上部電極１０６上には、層間絶縁膜１０７が積層されている。この層間絶縁膜１０７には、下部電極コンタクトプラグ１０８および上部電極コンタクトプラグ１０９がそれぞれ膜厚方向に貫通して設けられている。下部電極コンタクトプラグ１０８は、容量膜１０５をさらに貫通し、その下端が下部電極１０３に接続されている。上部電極コンタクトプラグ１０９の下端は、上部電極１０６に接続されている。
特開２００３−２５８１０７号公報
ＭＩＭ容量素子１０１の容量値は、下部電極１０３と上部電極１０６との対向面積にほぼ比例する。そのため、ＭＩＭ容量素子１０１を搭載したＩＣチップ（半導体装置）では、ＭＩＭ容量素子の占有面積が大きく、このことがチップサイズの縮小の妨げになっている。
そこで、本発明の目的は、ＭＩＭ構造を有する容量素子の容量密度（単位占有面積あたりの容量値）を増加させることができ、これにより、容量素子の占有面積の縮小を図ることができる、半導体装置を提供することである。
そこで、本発明の目的は、ＭＩＭ構造を有する容量素子の容量密度（単位占有面積あたりの容量値）を増加させることができ、これにより、容量素子の占有面積の縮小を図ることができる、半導体装置を提供することである。
前記の目的を達成するための請求項１記載の発明は、複数の容量素子を備え、各前記容量素子は、絶縁材料からなる容量膜を金属材料からなる第１電極および第２電極で挟み込んだＭＩＭ（Metal-Insulator-Metal）構造を有し、前記第１電極および前記第２電極は、その対向方向と直交する方向に相対的に位置をずらして平面視で互いに部分的に重なるように配置され、前記複数の容量素子は、前記対向方向に積層して設けられている、半導体装置である。
この構成によれば、複数の容量素子が備えられている。各容量素子は、絶縁材料からなる容量膜を金属材料からなる第１電極および第２電極で挟み込んだ構造を有している。第１電極および第２電極は、その対向方向と直交する方向に相対的に位置をずらして平面視で部分的に重なるように配置されている。そして、複数の容量素子は、前記対向方向に積層して設けられている。
複数の容量素子が積層されることにより、半導体装置における容量素子の占有面積を増大させることなく、その容量値（各容量素子の容量値の和）を増加させることができる。その結果、容量素子の容量密度を増加させることができる。よって、容量素子の容量値を下げることなく、その占有面積の縮小を図ることができる。
請求項２に記載のように、各前記容量素子間には、絶縁材料からなる層間絶縁膜が介在されていてもよい。
請求項２に記載のように、各前記容量素子間には、絶縁材料からなる層間絶縁膜が介在されていてもよい。
この場合、請求項３に記載のように、各前記第１電極は、平面視で同一位置に同一形状に形成され、各前記第２電極は、平面視で同一位置に同一形状に形成されていることが好ましい。
各第１電極が平面視で同一位置に同一形状に形成されていることにより、各第１電極を共通のフォトマスクを用いて形成することができる。また、各第２電極が平面視で同一位置に同一形状に形成されていることにより、各第２電極を共通のフォトマスクを用いて形成することができる。その結果、第１電極および第２電極を形成するためのフォトマスクがそれぞれ１枚ですむので、半導体装置の製造コストの低減を図ることができる。
各第１電極が平面視で同一位置に同一形状に形成されていることにより、各第１電極を共通のフォトマスクを用いて形成することができる。また、各第２電極が平面視で同一位置に同一形状に形成されていることにより、各第２電極を共通のフォトマスクを用いて形成することができる。その結果、第１電極および第２電極を形成するためのフォトマスクがそれぞれ１枚ですむので、半導体装置の製造コストの低減を図ることができる。
また、各第１電極における第２電極と平面視で重ならない部分は、平面視で同一位置に形成されている。したがって、請求項４に記載のように、各第１電極における第２電極と平面視で重ならない部分において、層間絶縁膜を貫通する第１ビアを共通に接続することにより、各第１電極に個別に第１ビアが接続される構成と比較して、各第１電極に対する第１ビアの接続を簡単な構成で達成することができる。
また、各第２電極における第１電極と平面視で重ならない部分は、平面視で同一位置に形成されている。したがって、請求項４に記載のように、各第２電極における第１電極と平面視で重ならない部分において、層間絶縁膜を貫通する第２ビアを共通に接続することにより、各第２電極に個別に第２ビアが接続される構成と比較して、各第２電極に対する第２ビアの接続を簡単な構成で達成することができる。
請求項５に記載の発明は、一の前記容量素子を構成する前記第２電極と当該一の前記容量素子上に積層される他の前記容量素子を構成する前記第１電極との間には、前記容量膜が介在されている、請求項１に記載の半導体装置である。
この構成によれば、一の容量素子を構成する第２電極は、その第２電極上に容量膜を介在させて積層される第１電極とともに、一の容量素子上の他の容量素子を構成する。すなわち、第２電極は、積層方向に隣接する２つの容量素子に共通に用いられる。また、容量素子が３つ以上積層される場合は、他の容量素子を構成する第１電極は、その第１電極上に容量膜を介在させて積層される第２電極とともに、他の容量素子上の容量素子を構成する。すなわち、第１電極は、積層方向に隣接する２つの容量素子に共通に用いられる。このように、第１電極および／または第２電極が２つの容量素子に共用されることにより、半導体装置の厚さの増大を抑制しつつ、複数の容量素子を積層した構造を得ることができる。
この構成によれば、一の容量素子を構成する第２電極は、その第２電極上に容量膜を介在させて積層される第１電極とともに、一の容量素子上の他の容量素子を構成する。すなわち、第２電極は、積層方向に隣接する２つの容量素子に共通に用いられる。また、容量素子が３つ以上積層される場合は、他の容量素子を構成する第１電極は、その第１電極上に容量膜を介在させて積層される第２電極とともに、他の容量素子上の容量素子を構成する。すなわち、第１電極は、積層方向に隣接する２つの容量素子に共通に用いられる。このように、第１電極および／または第２電極が２つの容量素子に共用されることにより、半導体装置の厚さの増大を抑制しつつ、複数の容量素子を積層した構造を得ることができる。
この場合、請求項６に記載のように、各前記第１電極は、平面視で同一位置に同一形状に形成されていることが好ましい。
各第１電極が平面視で同一位置に同一形状に形成されていることにより、各第１電極を共通のフォトマスクを用いて形成することができる。その結果、第１電極を形成するためのフォトマスクが１枚ですむので、半導体装置の製造コストの低減を図ることができる。
各第１電極が平面視で同一位置に同一形状に形成されていることにより、各第１電極を共通のフォトマスクを用いて形成することができる。その結果、第１電極を形成するためのフォトマスクが１枚ですむので、半導体装置の製造コストの低減を図ることができる。
また、各第１電極における第２電極と平面視で重ならない部分は、平面視で同一位置に形成されている。したがって、請求項７に記載のように、各第１電極における第２電極と平面視で重ならない部分において、層間絶縁膜を貫通する第１ビアを共通に接続することにより、各第１電極に個別に第１ビアが接続される構成と比較して、各第１電極に対する第１ビアの接続を簡単な構成で達成することができる。
請求項８に記載の発明は、少なくとも３つの前記容量素子を備え、各前記第２電極は、平面視で同一位置に同一形状に形成されている、請求項５〜７のいずれか一項に記載の半導体装置である。
各第２電極が平面視で同一位置に同一形状に形成されていることにより、各第２電極を共通のフォトマスクを用いて形成することができる。その結果、第２電極を形成するためのフォトマスクが１枚ですむので、半導体装置の製造コストの低減を図ることができる。
各第２電極が平面視で同一位置に同一形状に形成されていることにより、各第２電極を共通のフォトマスクを用いて形成することができる。その結果、第２電極を形成するためのフォトマスクが１枚ですむので、半導体装置の製造コストの低減を図ることができる。
また、各第２電極における第１電極と平面視で重ならない部分は、平面視で同一位置に形成されている。したがって、請求項９に記載のように、各第２電極における第１電極と平面視で重ならない部分において、層間絶縁膜を貫通する第２ビアを共通に接続することにより、各第２電極に個別に第２ビアが接続される構成と比較して、各第２電極に対する第２ビアの接続を簡単な構成で達成することができる。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、図示しない半導体基板を備えている。この半導体基板は、たとえば、Ｓｉ（シリコン）基板からなる。半導体基板の表層部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの素子が作り込まれている。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、図示しない半導体基板を備えている。この半導体基板は、たとえば、Ｓｉ（シリコン）基板からなる。半導体基板の表層部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの素子が作り込まれている。
半導体基板上には、ＳｉＯ２（酸化シリコン）からなる第１層間絶縁膜２が形成されている。
第１層間絶縁膜２には、平面視四角形状の第１溝３がその上面から掘り下げて形成されている。第１溝３には、Ｃｕからなる第１下電極４がバリア膜５を介して埋設されている。具体的には、第１溝３の内面には、Ｃｕの拡散に対するバリア性を有する金属材料（たとえば、ＴａまたはＴａＮ（窒化タンタル）など）からなるバリア膜５が被着されている。そして、バリア膜５の内側をＣｕで埋め尽くすことにより、第１溝３内には、第１層間絶縁膜２の表面とほぼ面一な表面を有する第１下電極４が埋設されている。
第１層間絶縁膜２には、平面視四角形状の第１溝３がその上面から掘り下げて形成されている。第１溝３には、Ｃｕからなる第１下電極４がバリア膜５を介して埋設されている。具体的には、第１溝３の内面には、Ｃｕの拡散に対するバリア性を有する金属材料（たとえば、ＴａまたはＴａＮ（窒化タンタル）など）からなるバリア膜５が被着されている。そして、バリア膜５の内側をＣｕで埋め尽くすことにより、第１溝３内には、第１層間絶縁膜２の表面とほぼ面一な表面を有する第１下電極４が埋設されている。
第１層間絶縁膜２および第１下電極４上には、その全域を被覆するように、絶縁性材料（たとえば、ＳｉＮ、ＳｉＯＣ（炭素が添加された酸化シリコン）およびＳｉＯＦ（フッ素が添加された酸化シリコン）など）からなる第１容量膜６が形成されている。
第１容量膜６上には、ＴｉＮ（窒化チタン）からなる第１上電極７が形成されている。第１上電極７は、平面視四角形状をなし、第１下電極４に対向する方向と直交する方向（第１層間絶縁膜２の表面と平行な方向）に相対的に位置をずらして、平面視で第１下電極４と部分的に重なるように配置されている。これにより、半導体装置１は、第１容量膜６を第１下電極４および第１上電極７で挟み込んだ第１ＭＩＭ容量素子１３を備えている。
第１容量膜６上には、ＴｉＮ（窒化チタン）からなる第１上電極７が形成されている。第１上電極７は、平面視四角形状をなし、第１下電極４に対向する方向と直交する方向（第１層間絶縁膜２の表面と平行な方向）に相対的に位置をずらして、平面視で第１下電極４と部分的に重なるように配置されている。これにより、半導体装置１は、第１容量膜６を第１下電極４および第１上電極７で挟み込んだ第１ＭＩＭ容量素子１３を備えている。
第１上電極７は、たとえば、第１容量膜６上にＴｉＮ膜を形成し、そのＴｉＮ膜をパターニングすることにより形成される。具体的には、第１容量膜６上にＴｉＮ膜が形成された後、所定のフォトマスクを用いて、ＴｉＮ膜上にレジストパターンが形成される。そして、そのレジストパターンをマスクとするＴｉＮ膜のエッチングにより、第１上電極７が形成される。
第１容量膜６および第１上電極７上には、ＳｉＯ２からなる第２層間絶縁膜８が形成されている。
第２層間絶縁膜８上には、ＴｉＮからなる第２下電極９が形成されている。第２下電極９は、平面視において、第１下電極４と同一形状をなし、第１下電極４と同一位置に配置されている。
第２層間絶縁膜８上には、ＴｉＮからなる第２下電極９が形成されている。第２下電極９は、平面視において、第１下電極４と同一形状をなし、第１下電極４と同一位置に配置されている。
第２下電極９は、たとえば、第２層間絶縁膜８上にＴｉＮ膜を形成し、そのＴｉＮ膜をパターニングすることにより形成される。具体的には、第２層間絶縁膜８上にＴｉＮ膜が形成された後、所定のフォトマスクを用いて、ＴｉＮ膜上にレジストパターンが形成される。そして、そのレジストパターンをマスクとするＴｉＮ膜のエッチングにより、第２下電極９が形成される。
第２層間絶縁膜８および第２下電極９上には、第２容量膜１０が形成されている。第２容量膜１０の材料としては、第１容量膜６の材料と同じものを用いることができる。
第２容量膜１０上には、ＴｉＮからなる第２上電極１１が形成されている。第２上電極１１は、平面視において、第１上電極７と同一形状をなし、第１上電極７と同一位置に配置されている。これにより、半導体装置１は、第２容量膜１０を第２下電極９および第２上電極１１で挟み込んだ第２ＭＩＭ容量素子１４を備えている。
第２容量膜１０上には、ＴｉＮからなる第２上電極１１が形成されている。第２上電極１１は、平面視において、第１上電極７と同一形状をなし、第１上電極７と同一位置に配置されている。これにより、半導体装置１は、第２容量膜１０を第２下電極９および第２上電極１１で挟み込んだ第２ＭＩＭ容量素子１４を備えている。
第２上電極１１は、たとえば、第２容量膜１０上にＴｉＮ膜を形成し、そのＴｉＮ膜をパターニングすることにより形成される。具体的には、第２容量膜１０上にＴｉＮ膜が形成された後、第１上電極７を形成する際に用いたフォトマスクを用いて、ＴｉＮ膜上にレジストパターンが形成される。そして、そのレジストパターンをマスクとするＴｉＮ膜のエッチングにより、第２上電極１１が形成される。
第２容量膜１０および第２上電極１１上には、ＳｉＯ２からなる第３層間絶縁膜１２が形成されている。
第３層間絶縁膜１２には、その表面から掘り下がった第２溝１５と、第２溝１５の底面から第１下電極４に向けて延びるビアホール１７とが形成されている。ビアホール１７は、第２上電極１１の側方において、第３層間絶縁膜１２を貫通し、第２容量膜１０、第２下電極９、第２層間絶縁膜８および第１容量膜６をさらに貫通し、第１下電極４に達している。
第３層間絶縁膜１２には、その表面から掘り下がった第２溝１５と、第２溝１５の底面から第１下電極４に向けて延びるビアホール１７とが形成されている。ビアホール１７は、第２上電極１１の側方において、第３層間絶縁膜１２を貫通し、第２容量膜１０、第２下電極９、第２層間絶縁膜８および第１容量膜６をさらに貫通し、第１下電極４に達している。
第２溝１５およびビアホール１７の内面には、Ｃｕの拡散に対するバリア性を有する金属材料からなるバリア膜１９が被着されている。そして、バリア膜１９の内側をＣｕで埋め尽くすことにより、第２溝１５に埋設される第１配線２３と、ビアホール１７に埋設される第１ビア１８とが一体的に形成されている。
これにより、第１ビア１８は、第２下電極９における第２上電極１１と平面視で重ならない部分を貫通し、その下端がバリア膜１９を介して第１下電極４に接続されている。そして、第１配線２３は、第１ビア１８を介して、第１下電極４および第２下電極９と電気的に接続されている。
これにより、第１ビア１８は、第２下電極９における第２上電極１１と平面視で重ならない部分を貫通し、その下端がバリア膜１９を介して第１下電極４に接続されている。そして、第１配線２３は、第１ビア１８を介して、第１下電極４および第２下電極９と電気的に接続されている。
また、第３層間絶縁膜１２には、その表面から掘り下がった第３溝１６と、第３溝１６の底面から第１層間絶縁膜２に向けて延びるビアホール２０とが形成されている。ビアホール２０は、第２下電極９の側方において、第３層間絶縁膜１２を貫通し、第２上電極１１、第２容量膜１０、第２層間絶縁膜８、第１上電極７および第１容量膜６をさらに貫通し、第１層間絶縁膜２に達している。
第３溝１６およびビアホール２０の内面には、バリア膜１９の材料と同じ材料からなるバリア膜２２が被着されている。バリア膜２２の内側をＣｕで埋め尽くすことにより、第３溝１６に埋設される第２配線２４と、ビアホール２０に埋設される第２ビア２１とが一体的に形成されている。
これにより、第２ビア２１は、第２上電極１１における第２下電極９と平面視で重ならない部分を貫通し、その下端がバリア膜２２を介して第１上電極７に接続されている。よって、第２配線２４は、第２ビア２１を介して、第１上電極７および第２上電極１１と電気的に接続されている。
これにより、第２ビア２１は、第２上電極１１における第２下電極９と平面視で重ならない部分を貫通し、その下端がバリア膜２２を介して第１上電極７に接続されている。よって、第２配線２４は、第２ビア２１を介して、第１上電極７および第２上電極１１と電気的に接続されている。
以上のように、半導体装置１には、第１ＭＩＭ容量素子１３および第２ＭＩＭ容量素子１４が備えられている。第１ＭＩＭ容量素子１３は、第１容量膜６を第１下電極４および第１上電極７で挟み込んだ構造を有している。第１下電極４および第１上電極７は、その対向方向と直交する方向に相対的に位置をずらして平面視で部分的に重なるように配置されている。また、第２ＭＩＭ容量素子１４は、第２容量膜１０を第２下電極９および第２上電極１１で挟み込んだ構造を有している。第２下電極９および第２上電極１１は、その対向方向と直交する方向に相対的に位置をずらして平面視で部分的に重なるように配置されている。そして、第１ＭＩＭ容量素子１３と第２ＭＩＭ容量素子１４とは、前記対向方向に積層して設けられている。
第１ＭＩＭ容量素子１３および第２ＭＩＭ容量素子１４が積層されることにより、半導体装置１におけるＭＩＭ容量素子の占有面積を増大させることなく、その容量値（第１ＭＩＭ容量素子１３の容量値と第２ＭＩＭ容量素子１４の容量値との和）を増加させることができる。よって、ＭＩＭ容量素子の容量値を大きく確保しながら、その占有面積の縮小を図ることができる。
また、第１上電極７と第２上電極１１とが平面視で同一位置に同一形状に形成されていることにより、第１上電極７および第２上電極１１を共通のフォトマスクを用いて形成することができる。その結果、第１上電極７および第２上電極１１を形成するためのフォトマスクが１枚ですむので、半導体装置の製造コストの低減を図ることができる。
また、第１下電極４における第１上電極７と平面視で重ならない部分と、第２下電極９における第２上電極１１と平面視で重ならない部分とは、平面視で同一位置に形成されている。したがって、各下電極４，９における各上電極７，１１と平面視で重ならない部分において、第１ビア１８を共通に接続することができる。これにより、各下電極４，９に個別に第１ビア１８が接続される構成と比較して、各下電極４，９に対する第１ビア１８の接続を簡単な構成で達成することができる。
また、第１下電極４における第１上電極７と平面視で重ならない部分と、第２下電極９における第２上電極１１と平面視で重ならない部分とは、平面視で同一位置に形成されている。したがって、各下電極４，９における各上電極７，１１と平面視で重ならない部分において、第１ビア１８を共通に接続することができる。これにより、各下電極４，９に個別に第１ビア１８が接続される構成と比較して、各下電極４，９に対する第１ビア１８の接続を簡単な構成で達成することができる。
また、第１上電極７における第１下電極４と平面視で重ならない部分と、第２上電極１１における第２下電極９と平面視で重ならない部分とは、平面視で同一位置に形成されている。したがって、各上電極７，１１における各下電極４，９と平面視で重ならない部分において、第２ビア２１を共通に接続することができる。これにより、各上電極７，１１に個別に第２ビア２１が接続される構成と比較して、各上電極７，１１に対する第２ビア２１の接続を簡単な構成で達成することができる。
図２は、本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置５１は、図示しない半導体基板を備えている。この半導体基板は、たとえば、Ｓｉ基板からなる。半導体基板の表層部には、ＭＯＳＦＥＴなどの素子が作り込まれている。
半導体基板上には、ＳｉＯ２からなる第１層間絶縁膜５２が形成されている。
半導体装置５１は、図示しない半導体基板を備えている。この半導体基板は、たとえば、Ｓｉ基板からなる。半導体基板の表層部には、ＭＯＳＦＥＴなどの素子が作り込まれている。
半導体基板上には、ＳｉＯ２からなる第１層間絶縁膜５２が形成されている。
第１層間絶縁膜５２には、平面視四角形状の第１溝５３がその上面から掘り下げて形成されている。第１溝５３には、Ｃｕからなる下電極５４がバリア膜５５を介して埋設されている。具体的には、第１溝５３の内面には、Ｃｕの拡散に対するバリア性を有する金属材料（たとえば、ＴａまたはＴａＮなど）からなるバリア膜５５が被着されている。そして、バリア膜５５の内側をＣｕで埋め尽くすことにより、第１溝５３内には、第１層間絶縁膜５２の表面とほぼ面一な表面を有する下電極５４が埋設されている。
第１層間絶縁膜５２および下電極５４上には、その全域を被覆するように、絶縁性材料（たとえば、ＳｉＮ、ＳｉＯＣおよびＳｉＯＦなど）からなる第１容量膜５６が形成されている。
第１容量膜５６上には、ＴｉＮからなる中間電極５７が形成されている。中間電極５７は、平面視四角形状をなし、下電極５４に対向する方向と直交する方向（第１層間絶縁膜５２の表面と平行な方向）に相対的に位置をずらして、平面視で下電極５４と部分的に重なるように配置されている。これにより、半導体装置５１は、第１容量膜５６を下電極５４および中間電極５７で挟み込んだ第１ＭＩＭ容量素子６１を備えている。
第１容量膜５６上には、ＴｉＮからなる中間電極５７が形成されている。中間電極５７は、平面視四角形状をなし、下電極５４に対向する方向と直交する方向（第１層間絶縁膜５２の表面と平行な方向）に相対的に位置をずらして、平面視で下電極５４と部分的に重なるように配置されている。これにより、半導体装置５１は、第１容量膜５６を下電極５４および中間電極５７で挟み込んだ第１ＭＩＭ容量素子６１を備えている。
中間電極５７は、たとえば、第１容量膜５６上にＴｉＮ膜を形成し、そのＴｉＮ膜をパターニングすることにより形成される。具体的には、第１容量膜５６上にＴｉＮ膜が形成された後、所定のフォトマスクを用いて、ＴｉＮ膜上にレジストパターンが形成される。そして、そのレジストパターンをマスクとするＴｉＮ膜のエッチングにより、中間電極５７が形成される。
第１容量膜５６および中間電極５７上には、絶縁性材料からなる第２容量膜５８が形成されている。第２容量膜５８の材料としては、第１容量膜５６の材料と同じものを用いることができる。
第２容量膜５８上には、ＴｉＮからなる上電極５９が形成されている。上電極５９は、平面視において、下電極５４と同一形状をなし、下電極５４と同一位置に配置されている。これにより、半導体装置５１は、第２容量膜５８を上電極５９および中間電極５７で挟み込んだ第２ＭＩＭ容量素子６２を備えている。
第２容量膜５８上には、ＴｉＮからなる上電極５９が形成されている。上電極５９は、平面視において、下電極５４と同一形状をなし、下電極５４と同一位置に配置されている。これにより、半導体装置５１は、第２容量膜５８を上電極５９および中間電極５７で挟み込んだ第２ＭＩＭ容量素子６２を備えている。
上電極５９は、たとえば、第２容量膜５８上にＴｉＮ膜を形成し、そのＴｉＮ膜をパターニングすることにより形成される。具体的には、第２容量膜５８上にＴｉＮ膜が形成された後、所定のフォトマスクを用いて、ＴｉＮ膜上にレジストパターンが形成される。そして、そのレジストパターンをマスクとするＴｉＮ膜のエッチングにより、上電極５９が形成される。
第２容量膜５８および上電極５９上には、ＳｉＯ２からなる第２層間絶縁膜６０が形成されている。
第２層間絶縁膜６０には、その表面から掘り下がった第２溝６３と、第２溝６３の底面から下電極５４に向けて延びるビアホール６５とが形成されている。ビアホール６５は、中間電極５７の側方において、第２層間絶縁膜６０を貫通し、上電極５９、第２容量膜５８および第１容量膜５６をさらに貫通し、下電極５４に達している。
第２層間絶縁膜６０には、その表面から掘り下がった第２溝６３と、第２溝６３の底面から下電極５４に向けて延びるビアホール６５とが形成されている。ビアホール６５は、中間電極５７の側方において、第２層間絶縁膜６０を貫通し、上電極５９、第２容量膜５８および第１容量膜５６をさらに貫通し、下電極５４に達している。
第２溝６３およびビアホール６５の内面には、Ｃｕの拡散に対するバリア性を有する金属材料からなるバリア膜６７が被着されている。そして、バリア膜６７の内側をＣｕで埋め尽くすことにより、第２溝６３に埋設される第１配線７１と、ビアホール６５に埋設される第１ビア６６とが一体的に形成されている。
これにより、第１ビア６６は、上電極５９における中間電極５７と平面視で重ならない部分を貫通し、その下端がバリア膜６７を介して下電極５４に接続されている。そして、第１配線７１は、第１ビア６６を介して、下電極５４および下電極５９と電気的に接続されている。
これにより、第１ビア６６は、上電極５９における中間電極５７と平面視で重ならない部分を貫通し、その下端がバリア膜６７を介して下電極５４に接続されている。そして、第１配線７１は、第１ビア６６を介して、下電極５４および下電極５９と電気的に接続されている。
また、第２層間絶縁膜６０には、その表面から掘り下がった第３溝６４と、第３溝６４の底面から第１層間絶縁膜５２に向けて延びるビアホール６８とが形成されている。ビアホール６８は、上電極５９の側方において、第２層間絶縁膜６０を貫通し、第２容量膜５８、中間電極５７および第１容量膜５６さらに貫通し、第１層間絶縁膜５２に達している。
第３溝６４およびビアホール６８の内面には、バリア膜６７の材料と同じ材料からなるバリア膜７０が被着されている。バリア膜７０の内側をＣｕで埋め尽くすことにより、第３溝６４に埋設される第２配線７２と、ビアホール６８に埋設される第２ビア６９とが一体的に形成されている。
これにより、第２ビア６９は、中間電極５７における下電極５４と重ならない部分を貫通している。そして、第２配線７２は、第２ビア６９を介して、中間電極５７と電気的に接続されている。
これにより、第２ビア６９は、中間電極５７における下電極５４と重ならない部分を貫通している。そして、第２配線７２は、第２ビア６９を介して、中間電極５７と電気的に接続されている。
以上のように、半導体装置５１では、２つのＭＩＭ容量素子６１，６２が積層されている。これにより、半導体装置１（図１参照）と同様に、半導体装置５１におけるＭＩＭ容量素子の占有面積を増大させることなく、その容量値（第１ＭＩＭ容量素子６１の容量値と第２ＭＩＭ容量素子６２の容量値との和）を増加させることができる。よって、ＭＩＭ容量素子の容量値を大きく確保しながら、その占有面積の縮小を図ることができる。
そして、第１ＭＩＭ容量素子６１を構成する中間電極５７は、その中間電極５７上に第２容量膜５８を介在させて積層される上電極５９とともに、第１ＭＩＭ容量素子６１上に第２ＭＩＭ容量素子６２を構成する。すなわち、中間電極５７は、積層方向に隣接する第１ＭＩＭ容量素子６１および第２ＭＩＭ容量素子６２に共通に用いられる。このように、中間電極５７が２つの第１ＭＩＭ容量素子６１および第２ＭＩＭ容量素子６２に共用されることにより、半導体装置５１の厚さの増大を抑制しつつ、２つの第１ＭＩＭ容量素子６１および第２ＭＩＭ容量素子６２を積層した構造を得るを低減することができる。
また、下電極５４における中間電極５７と平面視で重ならない部分と、上電極５９における中間電極５７と平面視で重ならない部分とは、平面視で同一位置に形成されている。したがって、下電極５４および上電極５９における中間電極５７と平面視で重ならない部分において、第２層間絶縁膜６０を貫通する第１ビア６６を共通に接続することにより、下電極５４および上電極５９に個別に第１ビア６６が接続される構成と比較して、下電極５４および上電極５９に対する第１ビア６６の接続を簡単な構成で達成することができる。
以上、本発明の２つの実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、第１下電極４，５４、第１配線２３，７１、第２配線２４，７２、第１ビア１８，６６および第２ビア２１，６９は、Ｃｕからなるとしたが、Ｃｕを主成分として含む金属材料から形成されてもよい。
たとえば、第１下電極４，５４、第１配線２３，７１、第２配線２４，７２、第１ビア１８，６６および第２ビア２１，６９は、Ｃｕからなるとしたが、Ｃｕを主成分として含む金属材料から形成されてもよい。
また、半導体装置１において、第１下電極４は、Ａｌを含む金属材料で形成されてもよい。その場合、第１層間絶縁膜２に第１溝３が形成されず、第１層間絶縁膜２のほぼ平坦な表面上に、第１下電極４が形成されてもよい。第１下電極４がＡｌを含む金属材料で形成される場合、第１下電極４と第２下電極９とは、平面視で同一位置に同一形状に形成されていることが好ましい。これにより、第２下電極９を形成する際に用いるフォトマスクを用いて第１下電極４を形成することができる。したがって、第１下電極４および第２下電極９を形成するためのフォトマスクが１枚ですむので、半導体装置の製造コストの低減を図ることができる。また、この場合、第１上電極７、第２下電極９および第２上電極１１は、Ａｌを含む金属材料を用いて形成されてもよく、第１ビア１８、第２ビア２１、第１配線２３および第２配線２４は、Ｗ（タングステン）を含む金属材料で形成されてもよい。
また、半導体装置１には、第１ＭＩＭ容量素子１３および第２ＭＩＭ容量素子１４の２つのＭＩＭ容量素子が積層されているが、３つ以上のＭＩＭ容量素子が積層されていてもよい。この場合、各ＭＩＭ容量素子における下電極は、共通のフォトマスクを用いて、平面視で同一位置に同一形状に形成されることが好ましい。また、各ＭＩＭ容量素子における上電極は、共通のフォトマスクを用いて、平面視で同一位置に同一形状に形成されることが好ましい。これにより、上電極および下電極を形成するためのフォトマスクがそれぞれ１枚ですむので、半導体装置の製造コストの低減を図ることができる。
また、各下電極が共通のフォトマスクを用いて形成され、各上電極が共通のフォトマスクを用いて形成されることにより、各下電極における各上電極と平面視で重ならない部分を平面視で同一位置に形成することができ、各上電極における各下電極と平面視で重ならない部分を平面視で同一位置に形成することができる。したがって、各第１電極における第２電極と平面視で重ならない部分において、第３層間絶縁膜１２を貫通する第１ビア１８を共通に接続することにより、各下電極に個別に第１ビア１８が接続される構成と比較して、各下電極に対する第１ビア１８の接続を簡単な構成で達成することができる。また、各上電極における各下電極と平面視で重ならない部分において、第３層間絶縁膜１２を貫通する第２ビア２１を共通に接続することにより、各上電極に個別に第２ビア２１が接続される構成と比較して、各上電極に対する第２ビア２１の接続を簡単な構成で達成することができる。
また、半導体装置５１において、下電極５４は、Ｃｕからなるとしたが、Ａｌを含む金属材料で形成されていてもよい。その場合、第１層間絶縁膜５２に第１溝５３が形成されず、第１層間絶縁膜５２のほぼ平坦な表面上に、下電極５４が形成されてもよい。下電極５４がＡｌを含む金属材料で形成される場合、下電極５４と上電極５９とは、平面視で同一位置に同一形状に形成されていることが好ましい。これにより、上電極５９を形成する際に用いるフォトマスクを用いて下電極５４を形成することができる。したがって、下電極５４および上電極５９を形成するためのフォトマスクが１枚ですむので、半導体装置の製造コストの低減を図ることができる。また、この場合、中間電極５７および上電極５９は、Ａｌを含む金属材料を用いて形成されていてもよく、第１ビア６６、第２ビア６９、第１配線７１および第２配線７２は、Ｗを含む金属材料で形成されていてもよい。
また、半導体装置５１には、第１ＭＩＭ容量素子６１および第２ＭＩＭ容量素子６２の２つのＭＩＭ容量素子が積層されているが、３つ以上のＭＩＭ容量素子が積層されていてもよい。この場合、各ＭＩＭ容量素子における上電極５９および下電極５４のように、相対的に図２における左側にずれた位置に形成される電極（以下、「左電極」という。）は、平面視で同一位置に同一形状に形成され、各ＭＩＭ容量素子における中間電極５７のように、相対的に図２における右側にずれた位置に形成される電極（以下、「右電極」という。）は、平面視で同一位置に同一形状に形成されることが好ましい。このような構成であれば、各左電極を共通のフォトマスクを用いて形成することができ、各右電極を共通のフォトマスクを用いて形成することができる。その結果、左電極および右電極を形成するためのフォトマスクがそれぞれ一枚ですむので、半導体装置の製造コストの低減を図ることができる。
また、各左電極が共通のフォトマスクを用いて形成され、各右電極が共通のフォトマスクを用いて形成されることにより、各左電極における各右電極と平面視で重ならない部分を平面視で同一位置に形成することができる。したがって、各左電極における右電極と平面視で重ならない部分において、第２層間絶縁膜６０を貫通する第１ビア６６を共通に接続することにより、各左電極に個別に第１ビア６６が接続される構成と比較して、各左電極に対する第１ビア６６の接続を簡単な構成で達成することができる。また、各右電極における各左電極と平面視で重ならない部分において、第２層間絶縁膜６０を貫通する第２ビア６９を共通に接続することにより、各右電極に個別に第２ビア６９が接続される構成と比較して、各右電極に対する第２ビア６９の接続を簡単な構成で達成することができる。
なお、図１および図２では、図面の煩雑化を回避するために、一部（第１層間絶縁膜２，５２、第２層間絶縁膜８，６０および第３層間絶縁膜１２）ハッチングを省略している。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
４ 第１下電極（第１電極）
６ 第１容量膜（容量膜）
７ 第１上電極（第２電極）
８ 第２層間絶縁膜（層間絶縁膜）
９ 第２下電極（第１電極）
１０ 第２容量膜（容量膜）
１１ 第２上電極（第２電極）
１３ 第１ＭＩＭ容量素子（容量素子）
１４ 第２ＭＩＭ容量素子（容量素子）
１８ 第１ビア
２１ 第２ビア
５１ 半導体装置
５４ 下電極（第１電極）
５６ 第１容量膜（容量膜）
５７ 中間電極（第２電極）
５８ 第２容量膜（容量膜）
５９ 上電極（第１電極）
６１ 第１ＭＩＭ容量素子（容量素子）
６２ 第２ＭＩＭ容量素子（容量素子）
６６ 第１ビア
６９ 第２ビア
４ 第１下電極（第１電極）
６ 第１容量膜（容量膜）
７ 第１上電極（第２電極）
８ 第２層間絶縁膜（層間絶縁膜）
９ 第２下電極（第１電極）
１０ 第２容量膜（容量膜）
１１ 第２上電極（第２電極）
１３ 第１ＭＩＭ容量素子（容量素子）
１４ 第２ＭＩＭ容量素子（容量素子）
１８ 第１ビア
２１ 第２ビア
５１ 半導体装置
５４ 下電極（第１電極）
５６ 第１容量膜（容量膜）
５７ 中間電極（第２電極）
５８ 第２容量膜（容量膜）
５９ 上電極（第１電極）
６１ 第１ＭＩＭ容量素子（容量素子）
６２ 第２ＭＩＭ容量素子（容量素子）
６６ 第１ビア
６９ 第２ビア
Claims (9)
- 複数の容量素子を備え、
各前記容量素子は、絶縁材料からなる容量膜を金属材料からなる第１電極および第２電極で挟み込んだＭＩＭ（Metal-Insulator-Metal）構造を有し、
前記第１電極および前記第２電極は、その対向方向と直交する方向に相対的に位置をずらして平面視で互いに部分的に重なるように配置され、
前記複数の容量素子は、前記対向方向に積層して設けられている、半導体装置。 - 各前記容量素子間には、絶縁材料からなる層間絶縁膜が介在されている、請求項１に記載の半導体装置。
- 各前記第１電極は、平面視で同一位置に同一形状に形成され、
各前記第２電極は、平面視で同一位置に同一形状に形成されている、請求項２に記載の半導体装置。 - 前記層間絶縁膜を貫通し、各前記第１電極における前記第２電極と平面視で重ならない部分に共通に接続される第１ビアと、
前記層間絶縁膜を貫通し、各前記第２電極における前記第１電極と平面視で重ならない部分に共通に接続される第２ビアとを備える、請求項３に記載の半導体装置。 - 一の前記容量素子を構成する前記第２電極と当該一の前記容量素子上に積層される他の前記容量素子を構成する前記第１電極との間には、前記容量膜が介在されている、請求項１に記載の半導体装置。
- 各前記第１電極は、平面視で同一位置に同一形状に形成されている、請求項６に記載の半導体装置。
- 前記容量膜を貫通し、各前記第１電極における前記第２電極と平面視で重ならない部分に共通に接続される第１ビアを備える、請求項６に記載の半導体装置。
- 少なくとも３つの前記容量素子を備え、
各前記第２電極は、平面視で同一位置に同一形状に形成されている、請求項５〜７のいずれか一項に記載の半導体装置。 - 前記容量膜を貫通し、各前記第２電極における前記第１電極と平面視で重ならない部分に共通に接続される第２ビアを備える、請求項８に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007278945A JP2009111013A (ja) | 2007-10-26 | 2007-10-26 | 半導体装置 |
| US12/257,470 US7906832B2 (en) | 2007-10-26 | 2008-10-24 | MIM capacitor structure having penetrating vias |
| US13/038,415 US8395236B2 (en) | 2007-10-26 | 2011-03-02 | MIM capacitor structure having penetrating vias |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007278945A JP2009111013A (ja) | 2007-10-26 | 2007-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009111013A true JP2009111013A (ja) | 2009-05-21 |
Family
ID=40581771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007278945A Pending JP2009111013A (ja) | 2007-10-26 | 2007-10-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7906832B2 (ja) |
| JP (1) | JP2009111013A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164714A (ja) * | 2011-02-03 | 2012-08-30 | Rohm Co Ltd | 半導体装置の製造方法および半導体装置 |
| KR20150146365A (ko) * | 2014-06-23 | 2015-12-31 | 삼성전기주식회사 | 열전 모듈을 갖는 기판 및 이를 이용한 반도체 패키지 |
| JP2021048204A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9142607B2 (en) | 2012-02-23 | 2015-09-22 | Freescale Semiconductor, Inc. | Metal-insulator-metal capacitor |
| US20130341762A1 (en) * | 2012-06-20 | 2013-12-26 | Macronix International Co., Ltd. | Semiconductor hole structure |
| US20140159200A1 (en) * | 2012-12-08 | 2014-06-12 | Alvin Leng Sun Loke | High-density stacked planar metal-insulator-metal capacitor structure and method for manufacturing same |
| US9224686B1 (en) * | 2014-09-10 | 2015-12-29 | International Business Machines Corporation | Single damascene interconnect structure |
| US9871095B2 (en) * | 2016-03-17 | 2018-01-16 | Taiwan Semiconductor Manufacturing Company Ltd. | Stacked capacitor with enhanced capacitance and method of manufacturing the same |
| CN111430328B (zh) * | 2019-04-25 | 2021-07-27 | 合肥晶合集成电路股份有限公司 | 电容性半导体元件 |
| US11563079B2 (en) * | 2020-01-08 | 2023-01-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Metal insulator metal (MIM) structure and manufacturing method thereof |
| KR20220159521A (ko) * | 2021-05-25 | 2022-12-05 | 삼성전자주식회사 | 금속-절연체-금속 커패시터 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365663A (ja) * | 1986-09-05 | 1988-03-24 | Sharp Corp | 多層構造キヤパシタ |
| JPH03257855A (ja) * | 1990-03-07 | 1991-11-18 | Matsushita Electron Corp | 半導体装置 |
| JPH0799245A (ja) * | 1993-06-01 | 1995-04-11 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004200640A (ja) * | 2002-10-21 | 2004-07-15 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0136684B1 (en) * | 1993-06-01 | 1998-04-29 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| US5583359A (en) * | 1995-03-03 | 1996-12-10 | Northern Telecom Limited | Capacitor structure for an integrated circuit |
| US6710425B2 (en) * | 2001-04-26 | 2004-03-23 | Zeevo, Inc. | Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit |
| JP2003258107A (ja) | 2002-02-28 | 2003-09-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2004179419A (ja) * | 2002-11-27 | 2004-06-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3842745B2 (ja) * | 2003-02-28 | 2006-11-08 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6680521B1 (en) * | 2003-04-09 | 2004-01-20 | Newport Fab, Llc | High density composite MIM capacitor with reduced voltage dependence in semiconductor dies |
| KR100564626B1 (ko) * | 2004-05-28 | 2006-03-28 | 삼성전자주식회사 | 대용량 mim 캐패시터 및 그 제조방법 |
-
2007
- 2007-10-26 JP JP2007278945A patent/JP2009111013A/ja active Pending
-
2008
- 2008-10-24 US US12/257,470 patent/US7906832B2/en active Active
-
2011
- 2011-03-02 US US13/038,415 patent/US8395236B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365663A (ja) * | 1986-09-05 | 1988-03-24 | Sharp Corp | 多層構造キヤパシタ |
| JPH03257855A (ja) * | 1990-03-07 | 1991-11-18 | Matsushita Electron Corp | 半導体装置 |
| JPH0799245A (ja) * | 1993-06-01 | 1995-04-11 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004200640A (ja) * | 2002-10-21 | 2004-07-15 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164714A (ja) * | 2011-02-03 | 2012-08-30 | Rohm Co Ltd | 半導体装置の製造方法および半導体装置 |
| KR20150146365A (ko) * | 2014-06-23 | 2015-12-31 | 삼성전기주식회사 | 열전 모듈을 갖는 기판 및 이를 이용한 반도체 패키지 |
| KR102297283B1 (ko) | 2014-06-23 | 2021-09-03 | 삼성전기주식회사 | 열전 모듈을 갖는 기판 및 이를 이용한 반도체 패키지 |
| JP2021048204A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体装置及びその製造方法 |
| US11942431B2 (en) | 2019-09-17 | 2024-03-26 | Kioxia Corporation | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110147890A1 (en) | 2011-06-23 |
| US20090108404A1 (en) | 2009-04-30 |
| US8395236B2 (en) | 2013-03-12 |
| US7906832B2 (en) | 2011-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009111013A (ja) | 半導体装置 | |
| JP3987847B2 (ja) | Ｍｉｍ構造抵抗体を搭載した半導体装置 | |
| TWI296144B (en) | Semiconductor devcie and mim capacitor | |
| US8618634B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| JP5731904B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5388768B2 (ja) | ローカルインターコネクトを備えた半導体装置 | |
| JP2006303220A (ja) | 半導体装置 | |
| JP2009277719A (ja) | 半導体装置及びその製造方法 | |
| JP2010147254A (ja) | 半導体装置 | |
| TWI546962B (zh) | 半導體裝置及半導體裝置之製造方法 | |
| CN111128953A (zh) | 集成芯片以及形成集成芯片的方法 | |
| JP5493166B2 (ja) | 半導体装置及びその製造方法 | |
| JP2007207878A (ja) | 半導体装置 | |
| JP2011086769A (ja) | 電源配線構造の設計方法、半導体装置の製造方法、および、半導体装置 | |
| JP2008300676A (ja) | 半導体装置およびその製造方法 | |
| JP2010140972A (ja) | 半導体装置 | |
| JP2004241762A (ja) | 半導体装置 | |
| JP2010183021A (ja) | 半導体装置 | |
| JP2010135572A (ja) | 半導体装置 | |
| JP2010225880A (ja) | 半導体装置及びその製造方法 | |
| JP2004200640A (ja) | 半導体装置及びその製造方法 | |
| JP2004095754A (ja) | キャパシタ | |
| JP2010135515A (ja) | 半導体装置およびその製造方法 | |
| JP2007059761A (ja) | 半導体装置及びその製造方法 | |
| JP5412071B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120817 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120906 |