JP2004241762A - 半導体装置 - Google Patents
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Abstract
【解決手段】 半導体装置において、相互に同一の設計ルールで設けられている配線層M2乃至M5の各層に、長手方向が同一である各4枚の短冊状の電極を、通常の配線と同時に形成する。例えば、配線層M2においては、電極2A及び電極2Bを各2枚ずつ相互に平行に、交互に、且つ相互に離隔して形成する。そして、電極2A乃至5Aをビアにより相互に接続し、電極2B乃至5Bをビアにより相互に接続し、電極2A乃至5A及びビアが相互に接続されてなる構造体10Aを接地配線GNDに接続し、電極2B乃至5B及びビアが相互に接続されてなる構造体10Bを電源配線VDDに接続する。これにより、構造体10A及び構造体10BによりキャパシタCが形成される。
【選択図】 図1
Description
2A〜5A、2B〜5B;電極
VA3〜VA5、VB3〜VB5;ビア
GND;接地配線
VDD;電源配線
M2〜M5;配線層
10A、10B;構造体
a、b;距離
101;基板
102;酸化膜
103;下部電極
104;容量絶縁膜
105;上部電極
106;キャップ膜
107;下地層
108、110;ビア
109、111;配線
112;MIMキャパシタ
113;層間絶縁膜
121;シリコン基板
122;拡散層
123;層間絶縁膜
124;プラグ
125;下部電極
126;バリア絶縁層
127;高誘電率膜
128;容量絶縁膜
129;上部電極
130;キャパシタ
Claims (21)
- 相互に積層された複数層の配線層を有し、前記各配線層は、層間絶縁膜と、この層間絶縁膜に埋め込まれ相互に離隔する第1及び第2の電極と、前記第1の電極とその上層又は下層に設けられた配線層の前記第1の電極とを相互に接続する第1のビアと、前記第2の電極とその上層又は下層に設けられた配線層の前記第2の電極とを相互に接続する第2のビアと、を有し、前記第1の電極及び第1のビアが第1の端子に接続され、前記第2の電極及び第2のビアが第2の端子に接続され、前記第1の電極及び第1のビアと前記第2の電極及び第2のビアとの間でキャパシタが形成されることを特徴とする半導体装置。
- 前記複数の配線層は、相互に同一の設計ルールで設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記配線層が3層以上設けられていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記配線層の積層方向から見て、複数個の前記第1のビアが相互に重なる位置に配置されており、複数個の前記第2のビアが相互に重なる位置に配置されていることを特徴とする請求項3に記載の半導体装置。
- 前記配線層の積層方向から見て、複数個の前記第1の電極が相互に重なる位置に配置されており、複数個の前記第2の電極が相互に重なる位置に配置されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 同一の配線層において、前記第1の電極と前記第2の電極との間の距離が0.3μm以下であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 同一の配線層において、前記第1の電極と前記第2の電極との間の距離が、前記配線層の設計ルールにより許容される最小値であることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
- 前記第1のビアと、この第1のビアに最も近い位置に形成された前記第2のビアとの間の距離が、前記配線層の設計ルールにより許容される最小値であることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記第1及び第2の電極は相互に平行の短冊状をなすことを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
- 前記第1及び第2の電極の幅が0.3μm以下であることを特徴とする請求項9に記載の半導体装置。
- 前記第1及び第2の電極の幅が前記配線層の設計ルールにより許容される最小値であることを特徴とする請求項9又は10に記載の半導体装置。
- 前記各配線層に前記第1及び第2の電極が夫々複数個設けられており、各配線層において前記第1及び第2の電極が交互に配列されていることを特徴とする請求項9乃至11のいずれか1項に記載の半導体装置。
- 各前記第1及び第2の電極について、前記第1及び第2のビアが夫々複数個前記第1及び第2の電極の長手方向に配列されて設けられていることを特徴とする請求項9乃至12のいずれか1項に記載の半導体装置。
- 前記第1の電極の長手方向における前記第1のビア間の距離は、前記各配線層において隣り合う前記第1及び第2の電極の第1及び第2のビア間の距離よりも大きく、前記第2の電極の長手方向における前記第2のビア間の距離は、前記各配線層において隣り合う前記第1及び第2の電極の第1及び第2のビア間の距離よりも大きいことを特徴とする請求項13に記載の半導体装置。
- 前記第1及び第2のビアの少なくとも一方が、前記第1及び第2の電極の長手方向に延びるスリット型のビアであることを特徴とする請求項9乃至14のいずれか1項に記載の半導体装置。
- 集積回路部を有し、前記第1及び第2のビアの径が、前記集積回路部内に設けられたビアの径よりも大きいことを特徴とする請求項1乃至15のいずれか1項に記載の半導体装置。
- 前記第1の端子が接地配線に接続され、前記第2の端子が電源配線に接続されており、前記キャパシタが電源に並列に接続されたデカップリングキャパシタであることを特徴とする請求項1乃至16のいずれか1項に記載の半導体装置。
- 前記配線層が半導体チップ内に形成されており、前記接地配線及び前記電源配線が前記半導体チップの外周に配置されていることを特徴とする請求項17に記載の半導体装置。
- 前記第1及び第2の電極の直下域を含む領域に設けられ前記第1及び第2の端子のうち一方に接続された上部電極と、この上部電極の下方に設けられた絶縁膜と、この絶縁膜の下方に設けられ前記第1及び第2の端子のうち他方に接続された下部電極と、を有し、前記上部電極と前記下部電極との間で他のキャパシタが形成されることを特徴とする請求項1乃至18のいずれか1項に記載の半導体装置。
- 前記第1及び第2の電極の直下域を含む領域に設けられ前記第1及び第2の端子のうちより高い電位が印加される端子に接続されたN型半導体層と、前記直下域を含む領域に前記N型半導体層に接するように設けられ前記第1及び第2の端子のうちより低い電位が印加される端子に接続されたP型半導体層と、を有し、前記N型半導体層と前記P型半導体層との間で更に他のキャパシタが形成されることを特徴とする請求項1乃至19のいずれか1項に記載の半導体装置。
- 前記配線層の下方に配置された半導体基板を有し、この半導体基板は、前記第1及び第2の電極の直下域を含む領域に形成され前記第1及び第2の端子のうちより高い電位が印加される端子に接続されたN型半導体領域と、前記直下域を含む領域に前記N型半導体領域に接するように形成され前記第1及び第2の端子のうちより低い電位が印加される端子に接続されたP型半導体領域と、を有し、前記N型半導体領域と前記P型半導体領域との間で更に他のキャパシタが形成されることを特徴とする請求項1乃至19のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003415716A JP2004241762A (ja) | 2003-01-16 | 2003-12-12 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003008286 | 2003-01-16 | ||
JP2003415716A JP2004241762A (ja) | 2003-01-16 | 2003-12-12 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006265630A Division JP2007013211A (ja) | 2003-01-16 | 2006-09-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004241762A true JP2004241762A (ja) | 2004-08-26 |
Family
ID=32964781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003415716A Pending JP2004241762A (ja) | 2003-01-16 | 2003-12-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004241762A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
A131 | Notification of reasons for refusal |
Effective date: 20060425 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060626 |
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A02 | Decision of refusal |
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RD01 | Notification of change of attorney |
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A521 | Written amendment |
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|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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|
RD01 | Notification of change of attorney |
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|
A521 | Written amendment |
Effective date: 20090622 Free format text: JAPANESE INTERMEDIATE CODE: A523 |