JPH07312415A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07312415A JPH07312415A JP12581194A JP12581194A JPH07312415A JP H07312415 A JPH07312415 A JP H07312415A JP 12581194 A JP12581194 A JP 12581194A JP 12581194 A JP12581194 A JP 12581194A JP H07312415 A JPH07312415 A JP H07312415A
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- wiring
- layer conductor
- layer
- conductor wiring
- insulating film
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Abstract
(57)【要約】
【目的】 チップ面積の増大をもたらすことなく、電位
安定化を可能とした電源配線構造をもつ半導体集積回路
を提供する。 【構成】 シリコン基板1に、絶縁膜2を介して形成さ
れた第1層導体配線3、この上に絶縁膜4を介して第1
層導体配線3に沿って形成された第2層導体配線5、こ
の上に絶縁膜6を介して第2層導体配線5に沿って形成
された第1層金属配線7、更にこの上に絶縁膜8を介し
て第1層金属配線7に沿って形成された第2層金属配線
9の4層構造をもって電源配線が構成される。第1層導
体配線3はコンタクト孔11を介して基板1に接続され
る。第1層金属配線7は絶縁膜6,4を貫通して開けら
れたコンタクト孔12を介して第1層導体配線3に接続
されて、GND線となる。第2層金属配線9は絶縁膜
8,6を貫通して開けられたコンタクト孔13を介して
第2層導体配線5に接続され、これがVDD線となる。
安定化を可能とした電源配線構造をもつ半導体集積回路
を提供する。 【構成】 シリコン基板1に、絶縁膜2を介して形成さ
れた第1層導体配線3、この上に絶縁膜4を介して第1
層導体配線3に沿って形成された第2層導体配線5、こ
の上に絶縁膜6を介して第2層導体配線5に沿って形成
された第1層金属配線7、更にこの上に絶縁膜8を介し
て第1層金属配線7に沿って形成された第2層金属配線
9の4層構造をもって電源配線が構成される。第1層導
体配線3はコンタクト孔11を介して基板1に接続され
る。第1層金属配線7は絶縁膜6,4を貫通して開けら
れたコンタクト孔12を介して第1層導体配線3に接続
されて、GND線となる。第2層金属配線9は絶縁膜
8,6を貫通して開けられたコンタクト孔13を介して
第2層導体配線5に接続され、これがVDD線となる。
Description
【0001】
【産業上の利用分野】この発明は、半導体基板に回路素
子が集積形成された半導体集積回路に係り、特にその電
源配線構造の改良に関する。
子が集積形成された半導体集積回路に係り、特にその電
源配線構造の改良に関する。
【0002】
【従来の技術】半導体集積回路の素子の微細化、高集積
化に伴い、電源配線のノイズによる電位変動、例えば急
峻な電流変化等に起因する電位変動が問題になってい
る。この種の電位変動には、電源配線の浮遊容量が小さ
いことに起因する電源配線全体の電位変動の他、配線抵
抗による電位降下が含まれる。
化に伴い、電源配線のノイズによる電位変動、例えば急
峻な電流変化等に起因する電位変動が問題になってい
る。この種の電位変動には、電源配線の浮遊容量が小さ
いことに起因する電源配線全体の電位変動の他、配線抵
抗による電位降下が含まれる。
【0003】
【発明が解決しようとする課題】この様な集積回路の電
源配線の電位変動を抑制するためには、電源配線幅を大
きくすることが望ましいが、これはチップ面積の増大を
もたらす。この発明は、チップ面積の増大をもたらすこ
となく、電位安定化を可能とした電源配線構造をもつ半
導体集積回路を提供することを目的としている。
源配線の電位変動を抑制するためには、電源配線幅を大
きくすることが望ましいが、これはチップ面積の増大を
もたらす。この発明は、チップ面積の増大をもたらすこ
となく、電位安定化を可能とした電源配線構造をもつ半
導体集積回路を提供することを目的としている。
【0004】
【課題を解決するための手段】この発明は、第1に、半
導体基板に回路素子が集積形成された半導体集積回路に
おいて、前記回路素子に電源を供給する電源配線が、接
地された第1層導体配線と、この第1層導体配線上に絶
縁膜を介して第1層導体配線に沿って配設された第2層
導体配線と、この第2層導体配線上に絶縁膜を介して第
2層導体配線に沿って配設されて第2層導体配線と並列
接続された金属配線とを有することを特徴としている。
導体基板に回路素子が集積形成された半導体集積回路に
おいて、前記回路素子に電源を供給する電源配線が、接
地された第1層導体配線と、この第1層導体配線上に絶
縁膜を介して第1層導体配線に沿って配設された第2層
導体配線と、この第2層導体配線上に絶縁膜を介して第
2層導体配線に沿って配設されて第2層導体配線と並列
接続された金属配線とを有することを特徴としている。
【0005】この発明は、第2に、半導体基板に回路素
子が集積形成された半導体集積回路において、前記回路
素子に電源を供給する電源配線が、接地された第1層導
体配線と、この第1層導体配線上に絶縁膜を介して主要
部が第1層導体配線に沿って配設された第2層導体配線
と、この第2層導体配線上に絶縁膜を介して主要部が第
2層導体配線に沿って配設されて前記第1層導体配線と
並列接続された第1層金属配線と、この第1層金属配線
上に絶縁膜を介して主要部が第1層金属配線に沿って配
設されて前記第2層導体配線と並列接続された第2層金
属配線とを有することを特徴としている。
子が集積形成された半導体集積回路において、前記回路
素子に電源を供給する電源配線が、接地された第1層導
体配線と、この第1層導体配線上に絶縁膜を介して主要
部が第1層導体配線に沿って配設された第2層導体配線
と、この第2層導体配線上に絶縁膜を介して主要部が第
2層導体配線に沿って配設されて前記第1層導体配線と
並列接続された第1層金属配線と、この第1層金属配線
上に絶縁膜を介して主要部が第1層金属配線に沿って配
設されて前記第2層導体配線と並列接続された第2層金
属配線とを有することを特徴としている。
【0006】この発明において、第1層導体配線及び第
2層導体配線としては、好ましくは多結晶シリコン配線
が用いられる。また第2層導体配線としてより好ましく
は、高融点金属等の金属シリサイド配線が用いられる。
2層導体配線としては、好ましくは多結晶シリコン配線
が用いられる。また第2層導体配線としてより好ましく
は、高融点金属等の金属シリサイド配線が用いられる。
【0007】
【作用】第1の発明によると、電源配線としての金属配
線の下地に、これと並行して多結晶シリコン等による第
1層導体配線及び第2層導体配線が埋め込まれる。第1
層導体配線は接地され、第2層導体配線はその上の金属
配線と電気的に並列接続されるから、第1層導体配線と
第2層導体配線とは容量結合して、電源配線の寄生容量
が大きいものとなる。また金属配線とその下の第2層導
体配線は並列接続されるから、電源配線の配線抵抗が小
さいものとなる。従って電源配線の配線幅を大きくする
ことなく、その電位変動が抑制される。
線の下地に、これと並行して多結晶シリコン等による第
1層導体配線及び第2層導体配線が埋め込まれる。第1
層導体配線は接地され、第2層導体配線はその上の金属
配線と電気的に並列接続されるから、第1層導体配線と
第2層導体配線とは容量結合して、電源配線の寄生容量
が大きいものとなる。また金属配線とその下の第2層導
体配線は並列接続されるから、電源配線の配線抵抗が小
さいものとなる。従って電源配線の配線幅を大きくする
ことなく、その電位変動が抑制される。
【0008】第2の発明では、VDD線とGND線とがそ
の主要部を重ねて配設される電源配線構造であって、G
ND線となる第1層金属配線は第1層導体配線に接続さ
れ、VDD線となる第2層金属配線は第2層導体配線に接
続される。この場合電源配線容量としては、第1層導体
配線と第2層導体配線間の容量に対して、第2層導体配
線と第1層金属配線間の容量及び第1層金属配線と第2
層金属配線間の容量が更に並列に入る。従って電源配線
の容量は非常に大きいものとなる。
の主要部を重ねて配設される電源配線構造であって、G
ND線となる第1層金属配線は第1層導体配線に接続さ
れ、VDD線となる第2層金属配線は第2層導体配線に接
続される。この場合電源配線容量としては、第1層導体
配線と第2層導体配線間の容量に対して、第2層導体配
線と第1層金属配線間の容量及び第1層金属配線と第2
層金属配線間の容量が更に並列に入る。従って電源配線
の容量は非常に大きいものとなる。
【0009】特にこの発明において、第2層導体配線と
して、金属シリサイドを用いれば、電源配線の低抵抗化
の効果は大きい。また、2層多結晶シリコン構造は、特
にアナログ集積回路においてはキャパシタとして多く利
用されるから、そのようなアナログ集積回路にこの発明
を適用したときには、格別な工程を加えることなく電源
配線の低抵抗化と容量増大とが可能になるという利点が
得られる。
して、金属シリサイドを用いれば、電源配線の低抵抗化
の効果は大きい。また、2層多結晶シリコン構造は、特
にアナログ集積回路においてはキャパシタとして多く利
用されるから、そのようなアナログ集積回路にこの発明
を適用したときには、格別な工程を加えることなく電源
配線の低抵抗化と容量増大とが可能になるという利点が
得られる。
【0010】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図1は一実施例による半導体集積回路のVDD
線及びGND線部の構造を示している。図1(a)はレ
イアウトであり、(b),(c)はそれぞれ(a)のA
−A′、B−B′断面である。図1(a)では、回路素
子形成領域10に沿うVDD線とGND線の重なる4層を
分かりやすくするため少しずつずらして示しているが、
実際には配線主要部では4層が完全に同じ位置に重なる
ようにしてよい。
説明する。図1は一実施例による半導体集積回路のVDD
線及びGND線部の構造を示している。図1(a)はレ
イアウトであり、(b),(c)はそれぞれ(a)のA
−A′、B−B′断面である。図1(a)では、回路素
子形成領域10に沿うVDD線とGND線の重なる4層を
分かりやすくするため少しずつずらして示しているが、
実際には配線主要部では4層が完全に同じ位置に重なる
ようにしてよい。
【0011】この実施例では、p型シリコン基板1を用
いており、これに所望の回路素子が集積形成される。電
源配線は、シリコン基板1上に絶縁膜2を介して形成さ
れた第1層導体配線3、この第1層導体配線3上に絶縁
膜4を介して第1層導体配線3に沿って形成された第2
層導体配線5、この第2層導体配線5上に絶縁膜6を介
して第2層導体配線5に沿って形成された第1層金属配
線7、更にこの第1層金属配線7上に絶縁膜8を介して
第1層金属配線7に沿って形成された第2層金属配線9
の4層構造を有する。第1層導体配線3は例えば多結晶
シリコンであり、第2層導体配線5には多結晶シリコン
またはタングステン等の高融点金属のシリサイドを用い
る。これら第1層導体配線3及び第2層導体配線5は、
回路素子領域10において薄膜キャパシタを作る場合に
用いられる電極導体膜と同じものである。第1層金属配
線7及び第2層金属配線9は例えば、Al配線である。
絶縁膜2,4,6,8はシリコン酸化膜である。
いており、これに所望の回路素子が集積形成される。電
源配線は、シリコン基板1上に絶縁膜2を介して形成さ
れた第1層導体配線3、この第1層導体配線3上に絶縁
膜4を介して第1層導体配線3に沿って形成された第2
層導体配線5、この第2層導体配線5上に絶縁膜6を介
して第2層導体配線5に沿って形成された第1層金属配
線7、更にこの第1層金属配線7上に絶縁膜8を介して
第1層金属配線7に沿って形成された第2層金属配線9
の4層構造を有する。第1層導体配線3は例えば多結晶
シリコンであり、第2層導体配線5には多結晶シリコン
またはタングステン等の高融点金属のシリサイドを用い
る。これら第1層導体配線3及び第2層導体配線5は、
回路素子領域10において薄膜キャパシタを作る場合に
用いられる電極導体膜と同じものである。第1層金属配
線7及び第2層金属配線9は例えば、Al配線である。
絶縁膜2,4,6,8はシリコン酸化膜である。
【0012】図1(c)に示すように、第1層導体配線
3は、絶縁膜2に開けられたコンタクト孔11を介して
p型シリコン基板1に接続されて基板1と共に接地電位
(GND)とされる。第1層金属配線7は絶縁膜6,4
を貫通して開けられたコンタクト孔12を介して第1層
導体配線3に接続され、従って第1層導体配線3と共に
GND線となる。第2層金属配線9は絶縁膜8,6を貫
通して開けられたコンタクト孔13を介して第2層導体
配線5に接続され、これがVDD線となる。なお図1
(c)では説明を簡単にするため、第2層金属配線9を
絶縁膜8,6を貫通して開けられたコンタクト孔13を
介して直接第2層導体配線5に接続しているが、実際の
プロセス上ではこの接続部を第1層金属配線7と同時に
パターン形成される金属膜により仲介させることが好ま
しい。
3は、絶縁膜2に開けられたコンタクト孔11を介して
p型シリコン基板1に接続されて基板1と共に接地電位
(GND)とされる。第1層金属配線7は絶縁膜6,4
を貫通して開けられたコンタクト孔12を介して第1層
導体配線3に接続され、従って第1層導体配線3と共に
GND線となる。第2層金属配線9は絶縁膜8,6を貫
通して開けられたコンタクト孔13を介して第2層導体
配線5に接続され、これがVDD線となる。なお図1
(c)では説明を簡単にするため、第2層金属配線9を
絶縁膜8,6を貫通して開けられたコンタクト孔13を
介して直接第2層導体配線5に接続しているが、実際の
プロセス上ではこの接続部を第1層金属配線7と同時に
パターン形成される金属膜により仲介させることが好ま
しい。
【0013】コンタクト孔11,12,13のうち、コ
ンタクト孔12は、図1(a)に示すように、第1層金
属配線7と第1層導体配線3とを4層が重なる配線主要
部から分岐させた位置に、同様にコンタクト孔13も第
2層金属配線9と第2層導体配線5とを4層が重なる配
線主要部から別に分岐させた位置に配置することが必要
である。また図では、コンタクト孔12及び13を一個
ずつ示しているが、実際にはこれらはそれぞれ2層配線
を並列接続するために複数個ずつ必要である。例えば、
最低限チップ上の電源端子ボンデイングパッドに近い位
置とここから最も離れた位置の少なくとも2箇所で相互
接続することが必要になる。
ンタクト孔12は、図1(a)に示すように、第1層金
属配線7と第1層導体配線3とを4層が重なる配線主要
部から分岐させた位置に、同様にコンタクト孔13も第
2層金属配線9と第2層導体配線5とを4層が重なる配
線主要部から別に分岐させた位置に配置することが必要
である。また図では、コンタクト孔12及び13を一個
ずつ示しているが、実際にはこれらはそれぞれ2層配線
を並列接続するために複数個ずつ必要である。例えば、
最低限チップ上の電源端子ボンデイングパッドに近い位
置とここから最も離れた位置の少なくとも2箇所で相互
接続することが必要になる。
【0014】図2は、この実施例による電源配線部の等
価構造を示している。4層の積層構造の第1層導体配線
3と第1層金属配線7がGND線となり、第1層導体配
線7と第2層金属配線9とがVDD線となる。図3に等価
回路で示すVDD線とGND線間の容量Cpは、第2層金
属配線9と第1層金属配線7との間の結合容量C1、第
1層金属配線7と第2層導体配線5の間の結合容量C
2、及び第2層導体配線5と第1層導体配線3との間の
結合容量C3が並列接続された下記数1に示す値にな
る。
価構造を示している。4層の積層構造の第1層導体配線
3と第1層金属配線7がGND線となり、第1層導体配
線7と第2層金属配線9とがVDD線となる。図3に等価
回路で示すVDD線とGND線間の容量Cpは、第2層金
属配線9と第1層金属配線7との間の結合容量C1、第
1層金属配線7と第2層導体配線5の間の結合容量C
2、及び第2層導体配線5と第1層導体配線3との間の
結合容量C3が並列接続された下記数1に示す値にな
る。
【0015】
【数1】Cp=C1+C2+C3
【0016】図3に示すVDD線の等価抵抗RaとGND
線の等価抵抗Rbは、第2層金属配線9の抵抗をR1、
第1層金属配線7の抵抗をR2、第2層導体配線5の抵
抗をR3、第1層導体配線3の抵抗をR4として、基板
1の抵抗を無視すれば、下記数2で表される。
線の等価抵抗Rbは、第2層金属配線9の抵抗をR1、
第1層金属配線7の抵抗をR2、第2層導体配線5の抵
抗をR3、第1層導体配線3の抵抗をR4として、基板
1の抵抗を無視すれば、下記数2で表される。
【0017】
【数2】Ra=R1・R3/(R1+R3) Rb=R2・R4/(R2+R4)
【0018】第1層導体配線3と第2層導体配線5が前
述のようにキャパシタ電極に用いられるのと同じ導体膜
とし、絶縁膜4がキャパシタ絶縁膜としての薄い熱酸化
膜であり、これより上の絶縁膜6、8がより厚いCVD
酸化膜であるとすれば、数1における容量C1,C2,
C3は数3のような関係にある。
述のようにキャパシタ電極に用いられるのと同じ導体膜
とし、絶縁膜4がキャパシタ絶縁膜としての薄い熱酸化
膜であり、これより上の絶縁膜6、8がより厚いCVD
酸化膜であるとすれば、数1における容量C1,C2,
C3は数3のような関係にある。
【0019】
【数3】C1〜C2《C3
【0020】また、第1層導体配線3が多結晶シリコ
ン、第2層導体配線5がタングステン・シリサイド、第
1層金属配線7及び第2層金属配線9がアルミニウムで
あるとすれば、数2の右辺の抵抗は一般的に数4のよう
な関係にある。
ン、第2層導体配線5がタングステン・シリサイド、第
1層金属配線7及び第2層金属配線9がアルミニウムで
あるとすれば、数2の右辺の抵抗は一般的に数4のよう
な関係にある。
【0021】
【数4】R1〜R2<R3《R4
【0022】以上のようにこの実施例によれば、VDD
線、GND線共に2層配線の並列接続となり且つこれら
が互いに入れ込んだ形で積層されるから、配線抵抗R
a,Rbが小さく、且つ配線の寄生容量Cpが大きいも
のとなる。従って、VDD線,GND線の幅を大きくする
ことなく、それらの電位安定化が図られる。
線、GND線共に2層配線の並列接続となり且つこれら
が互いに入れ込んだ形で積層されるから、配線抵抗R
a,Rbが小さく、且つ配線の寄生容量Cpが大きいも
のとなる。従って、VDD線,GND線の幅を大きくする
ことなく、それらの電位安定化が図られる。
【0023】図4(a)(b)は、この発明の別の実施
例にかかる集積回路のVDD線主要部の構成を示す平面図
とそのA−A′断面図である。上の実施例では、2層金
属プロセスを利用してVDD線とGND線を重ねてレイア
ウトしたが、この実施例は1層金属プロセスによりVDD
線を形成する場合である。図示のようにVDD線は、所望
の回路素子が形成されたp型シリコン基板21に絶縁膜
22を介して第1層導体配線23が形成され、この上に
絶縁膜24を介して重ねて第2層導体配線25が形成さ
れ、更にこの上に絶縁膜26を介して重ねて金属配線2
7が形成されて、構成されている。
例にかかる集積回路のVDD線主要部の構成を示す平面図
とそのA−A′断面図である。上の実施例では、2層金
属プロセスを利用してVDD線とGND線を重ねてレイア
ウトしたが、この実施例は1層金属プロセスによりVDD
線を形成する場合である。図示のようにVDD線は、所望
の回路素子が形成されたp型シリコン基板21に絶縁膜
22を介して第1層導体配線23が形成され、この上に
絶縁膜24を介して重ねて第2層導体配線25が形成さ
れ、更にこの上に絶縁膜26を介して重ねて金属配線2
7が形成されて、構成されている。
【0024】第1層導体配線23は多結晶シリコン、第
2層導体配線25は多結晶シリコンまたは金属シリサイ
ドであり、これらの間の絶縁膜24は熱酸化膜である。
この構造は先の実施例と同様に、回路素子としてのキャ
パシタの形成工程で同時に作られる。第1層導体配線2
3は、コンタクト孔28を介してp型シリコン基板21
に接続されて接地電位に設定される。絶縁膜26はCV
D酸化膜であり、金属配線27はアルミニウム配線であ
る。金属配線27はコンタクト孔29を介して第2層導
体配線25と並列接続されている。コンタクト孔29が
複数個必要であることは先の実施例と同様である。
2層導体配線25は多結晶シリコンまたは金属シリサイ
ドであり、これらの間の絶縁膜24は熱酸化膜である。
この構造は先の実施例と同様に、回路素子としてのキャ
パシタの形成工程で同時に作られる。第1層導体配線2
3は、コンタクト孔28を介してp型シリコン基板21
に接続されて接地電位に設定される。絶縁膜26はCV
D酸化膜であり、金属配線27はアルミニウム配線であ
る。金属配線27はコンタクト孔29を介して第2層導
体配線25と並列接続されている。コンタクト孔29が
複数個必要であることは先の実施例と同様である。
【0025】図5は、この実施例のVDD線の等価構造を
図2に対応させて示している。抵抗R2の金属配線27
と抵抗R3の第2層導体配線25が並列接続されてこれ
にVDDが供給され、これらの下地に抵抗R4の第1層導
体配線23が結合容量C3をもって対向するように配設
されたことになる。この実施例の場合、図3の等価回路
に示すVDD線の等価抵抗Ra及び寄生容量Cpは、下記
数5で表される。
図2に対応させて示している。抵抗R2の金属配線27
と抵抗R3の第2層導体配線25が並列接続されてこれ
にVDDが供給され、これらの下地に抵抗R4の第1層導
体配線23が結合容量C3をもって対向するように配設
されたことになる。この実施例の場合、図3の等価回路
に示すVDD線の等価抵抗Ra及び寄生容量Cpは、下記
数5で表される。
【0026】
【数5】Ra=R2・R3/(R2+R3) Cp=C3
【0027】この実施例の場合も、金属配線の下地にキ
ャパシタ構造の配線を埋設することにより、VDD線の低
抵抗化と大容量化が図られる。
ャパシタ構造の配線を埋設することにより、VDD線の低
抵抗化と大容量化が図られる。
【0028】図4及び図5ではVDD線のみ説明したが、
GND線については、図5に対応させて等価構造を示す
と、図8のようになる。抵抗R2の金属配線27と抵抗
R4の第1層導体配線23が並列接続されてこれにGN
Dが供給され、中間の抵抗R3の第2層導体配線25に
VDDが供給され、第2層導体配線25が結合容量C2,
C3をもってそれぞれ金属配線27及び第1層導体配線
23に対向する。このGND線構造の場合、GND線の
等価抵抗Rb及び寄生容量Cpは、下記数6で表され
る。
GND線については、図5に対応させて等価構造を示す
と、図8のようになる。抵抗R2の金属配線27と抵抗
R4の第1層導体配線23が並列接続されてこれにGN
Dが供給され、中間の抵抗R3の第2層導体配線25に
VDDが供給され、第2層導体配線25が結合容量C2,
C3をもってそれぞれ金属配線27及び第1層導体配線
23に対向する。このGND線構造の場合、GND線の
等価抵抗Rb及び寄生容量Cpは、下記数6で表され
る。
【0029】
【数6】Rb=R2・R4/(R2+R4) Cp=C2+C3
【0030】図6(a)(b)は、更に別の実施例の集
積回路におけるVDD線主要部の構造を示す平面図とその
A−A′断面図である。図4の実施例と対応する部分に
は図4と同一符号を付して詳細な説明は省く。この実施
例では、図4の実施例の金属配線27上に更に絶縁膜3
0を介して金属配線31を重ねて配設している。第2層
金属配線31は、コンタクト孔32を介して第1層金属
配線27に並列接続されている。
積回路におけるVDD線主要部の構造を示す平面図とその
A−A′断面図である。図4の実施例と対応する部分に
は図4と同一符号を付して詳細な説明は省く。この実施
例では、図4の実施例の金属配線27上に更に絶縁膜3
0を介して金属配線31を重ねて配設している。第2層
金属配線31は、コンタクト孔32を介して第1層金属
配線27に並列接続されている。
【0031】図7はこの実施例のVDD線の等価構造を示
している。図5と比較して明かなように、VDD線の寄生
容量は図5の実施例と同じであり、抵抗はより一層小さ
くなる。金属配線の層厚がプロセスの仕様として固定さ
れている場合、この様に2層重ねて並列にすることによ
り配線抵抗を小さくすることができる。
している。図5と比較して明かなように、VDD線の寄生
容量は図5の実施例と同じであり、抵抗はより一層小さ
くなる。金属配線の層厚がプロセスの仕様として固定さ
れている場合、この様に2層重ねて並列にすることによ
り配線抵抗を小さくすることができる。
【0032】図7の実施例でのVDD線構造に対応させた
GND線構造を示せば、図9のようになる。上の2層の
金属配線27,31と第1層導体配線23が並列接続さ
れてGND線となり、第2層導体配線25にVDDが供給
される。VDDが供給される第2層導体配線25は結合容
量C2,C3によりそれぞれ上部の第1層金属配線2
7,下部の第1層導体配線23に容量結合する。
GND線構造を示せば、図9のようになる。上の2層の
金属配線27,31と第1層導体配線23が並列接続さ
れてGND線となり、第2層導体配線25にVDDが供給
される。VDDが供給される第2層導体配線25は結合容
量C2,C3によりそれぞれ上部の第1層金属配線2
7,下部の第1層導体配線23に容量結合する。
【0033】実施例ではp型基板を用いたが、n型基板
を用いた場合にも同様にこの発明をを適用することがで
きる。この場合は基板をVDDとするのが通常であるか
ら、実施例でのVDD線とGND線の構造を逆にすればよ
い。
を用いた場合にも同様にこの発明をを適用することがで
きる。この場合は基板をVDDとするのが通常であるか
ら、実施例でのVDD線とGND線の構造を逆にすればよ
い。
【0034】
【発明の効果】以上述べたようにこの発明による半導体
集積回路では、電源配線としての金属配線の下地に、こ
れと並行して多結晶シリコン等による第1層導体配線及
び第2層導体配線が埋め込まれた構造として、電源配線
の配線幅を大きくすることなく、電源配線を低抵抗化す
ると共に、寄生容量を大きくする事ができ、その電位変
動を抑制することができる。
集積回路では、電源配線としての金属配線の下地に、こ
れと並行して多結晶シリコン等による第1層導体配線及
び第2層導体配線が埋め込まれた構造として、電源配線
の配線幅を大きくすることなく、電源配線を低抵抗化す
ると共に、寄生容量を大きくする事ができ、その電位変
動を抑制することができる。
【図1】 この発明の一実施例による集積回路の電源配
線構造を示す。
線構造を示す。
【図2】 同実施例の電源配線の等価構造を示す。
【図3】 同実施例の等価回路を示す。
【図4】 この発明の別の実施例による集積回路の電源
配線構造を示す。
配線構造を示す。
【図5】 同実施例のVDD線の等価構造を示す。
【図6】 この発明の更に別の実施例による集積回路の
電源配線構造を示す。
電源配線構造を示す。
【図7】 同実施例のVDD線の等価構造を示す。
【図8】 図5に対応するGND線の等価構造を示す。
【図9】 図7に対応するGND線の等価構造を示す。
1…p型シリコン基板、2,4,6,8…絶縁膜、3…
第1層導体配線、5…第2層導体配線、7…第1層金属
配線、9…第2層金属配線、10…回路素子領域、1
1,12,13…コンタクト孔、21…p型シリコン基
板、22,24,26,30…絶縁膜、23…第1層導
体配線、25…第2層導体配線、27…第1層金属配
線、31…第2層金属配線、28,29,32…コンタ
クト孔。
第1層導体配線、5…第2層導体配線、7…第1層金属
配線、9…第2層金属配線、10…回路素子領域、1
1,12,13…コンタクト孔、21…p型シリコン基
板、22,24,26,30…絶縁膜、23…第1層導
体配線、25…第2層導体配線、27…第1層金属配
線、31…第2層金属配線、28,29,32…コンタ
クト孔。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/3205 21/768 H01L 21/88 Z 21/90 W
Claims (3)
- 【請求項1】 半導体基板に回路素子が集積形成された
半導体集積回路において、前記回路素子に電源を供給す
る電源配線が、 接地された第1層導体配線と、 この第1層導体配線上に絶縁膜を介して第1層導体配線
に沿って配設された第2層導体配線と、 この第2層導体配線上に絶縁膜を介して第2層導体配線
に沿って配設されて第2層導体配線と並列接続された金
属配線とを有することを特徴とする半導体集積回路。 - 【請求項2】 半導体基板に回路素子が集積形成された
半導体集積回路において、前記回路素子に電源を供給す
る電源配線が、 接地された第1層導体配線と、 この第1層導体配線上に絶縁膜を介して主要部が第1層
導体配線に沿って配設された第2層導体配線と、 この第2層導体配線上に絶縁膜を介して主要部が第2層
導体配線に沿って配設されて前記第1層導体配線と並列
接続された第1層金属配線と、 この第1層金属配線上に絶縁膜を介して主要部が第1層
金属配線に沿って配設されて前記第2層導体配線と並列
接続された第2層金属配線とを有することを特徴とする
半導体集積回路。 - 【請求項3】 第1層導体配線が多結晶シリコン配線で
あり、第2層導体配線が多結晶シリコンまたは金属シリ
サイド配線であることを特徴とする請求項1または2に
記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12581194A JPH07312415A (ja) | 1994-05-16 | 1994-05-16 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12581194A JPH07312415A (ja) | 1994-05-16 | 1994-05-16 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07312415A true JPH07312415A (ja) | 1995-11-28 |
Family
ID=14919513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12581194A Pending JPH07312415A (ja) | 1994-05-16 | 1994-05-16 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07312415A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6573544B1 (en) | 1999-04-27 | 2003-06-03 | Samsung Electronics Co., Ltd. | Data input/output line structure having reduced resistance |
JP2006319307A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Sdi Co Ltd | 半導体装置及びその製造方法 |
CN100399562C (zh) * | 2004-07-23 | 2008-07-02 | 松下电器产业株式会社 | 电源接线结构 |
JP4935071B2 (ja) * | 2003-02-14 | 2012-05-23 | 日本電気株式会社 | 線路素子および線路素子を適用した半導体回路 |
JP2019204826A (ja) * | 2018-05-21 | 2019-11-28 | 株式会社デンソー | 半導体装置 |
-
1994
- 1994-05-16 JP JP12581194A patent/JPH07312415A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6573544B1 (en) | 1999-04-27 | 2003-06-03 | Samsung Electronics Co., Ltd. | Data input/output line structure having reduced resistance |
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CN100399562C (zh) * | 2004-07-23 | 2008-07-02 | 松下电器产业株式会社 | 电源接线结构 |
JP2006319307A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Sdi Co Ltd | 半導体装置及びその製造方法 |
JP4663530B2 (ja) * | 2005-05-11 | 2011-04-06 | 三星モバイルディスプレイ株式會社 | 半導体装置及びその製造方法 |
JP2019204826A (ja) * | 2018-05-21 | 2019-11-28 | 株式会社デンソー | 半導体装置 |
WO2019225339A1 (ja) * | 2018-05-21 | 2019-11-28 | 株式会社デンソー | 半導体装置 |
US11476187B2 (en) | 2018-05-21 | 2022-10-18 | Denso Corporation | Semiconductor device having capacitor on substrate |
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