JPH07312415A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07312415A JPH07312415A JP12581194A JP12581194A JPH07312415A JP H07312415 A JPH07312415 A JP H07312415A JP 12581194 A JP12581194 A JP 12581194A JP 12581194 A JP12581194 A JP 12581194A JP H07312415 A JPH07312415 A JP H07312415A
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- wiring
- layer conductor
- layer
- conductor wiring
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Abstract
(57)【要約】
【目的】 チップ面積の増大をもたらすことなく、電位
安定化を可能とした電源配線構造をもつ半導体集積回路
を提供する。 【構成】 シリコン基板１に、絶縁膜２を介して形成さ
れた第１層導体配線３、この上に絶縁膜４を介して第１
層導体配線３に沿って形成された第２層導体配線５、こ
の上に絶縁膜６を介して第２層導体配線５に沿って形成
された第１層金属配線７、更にこの上に絶縁膜８を介し
て第１層金属配線７に沿って形成された第２層金属配線
９の４層構造をもって電源配線が構成される。第１層導
体配線３はコンタクト孔１１を介して基板１に接続され
る。第１層金属配線７は絶縁膜６，４を貫通して開けら
れたコンタクト孔１２を介して第１層導体配線３に接続
されて、ＧＮＤ線となる。第２層金属配線９は絶縁膜
８，６を貫通して開けられたコンタクト孔１３を介して
第２層導体配線５に接続され、これがＶDD線となる。
安定化を可能とした電源配線構造をもつ半導体集積回路
を提供する。 【構成】 シリコン基板１に、絶縁膜２を介して形成さ
れた第１層導体配線３、この上に絶縁膜４を介して第１
層導体配線３に沿って形成された第２層導体配線５、こ
の上に絶縁膜６を介して第２層導体配線５に沿って形成
された第１層金属配線７、更にこの上に絶縁膜８を介し
て第１層金属配線７に沿って形成された第２層金属配線
９の４層構造をもって電源配線が構成される。第１層導
体配線３はコンタクト孔１１を介して基板１に接続され
る。第１層金属配線７は絶縁膜６，４を貫通して開けら
れたコンタクト孔１２を介して第１層導体配線３に接続
されて、ＧＮＤ線となる。第２層金属配線９は絶縁膜
８，６を貫通して開けられたコンタクト孔１３を介して
第２層導体配線５に接続され、これがＶDD線となる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板に回路素
子が集積形成された半導体集積回路に係り、特にその電
源配線構造の改良に関する。
子が集積形成された半導体集積回路に係り、特にその電
源配線構造の改良に関する。
【０００２】
【従来の技術】半導体集積回路の素子の微細化、高集積
化に伴い、電源配線のノイズによる電位変動、例えば急
峻な電流変化等に起因する電位変動が問題になってい
る。この種の電位変動には、電源配線の浮遊容量が小さ
いことに起因する電源配線全体の電位変動の他、配線抵
抗による電位降下が含まれる。
化に伴い、電源配線のノイズによる電位変動、例えば急
峻な電流変化等に起因する電位変動が問題になってい
る。この種の電位変動には、電源配線の浮遊容量が小さ
いことに起因する電源配線全体の電位変動の他、配線抵
抗による電位降下が含まれる。
【０００３】
【発明が解決しようとする課題】この様な集積回路の電
源配線の電位変動を抑制するためには、電源配線幅を大
きくすることが望ましいが、これはチップ面積の増大を
もたらす。この発明は、チップ面積の増大をもたらすこ
となく、電位安定化を可能とした電源配線構造をもつ半
導体集積回路を提供することを目的としている。
源配線の電位変動を抑制するためには、電源配線幅を大
きくすることが望ましいが、これはチップ面積の増大を
もたらす。この発明は、チップ面積の増大をもたらすこ
となく、電位安定化を可能とした電源配線構造をもつ半
導体集積回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】この発明は、第１に、半
導体基板に回路素子が集積形成された半導体集積回路に
おいて、前記回路素子に電源を供給する電源配線が、接
地された第１層導体配線と、この第１層導体配線上に絶
縁膜を介して第１層導体配線に沿って配設された第２層
導体配線と、この第２層導体配線上に絶縁膜を介して第
２層導体配線に沿って配設されて第２層導体配線と並列
接続された金属配線とを有することを特徴としている。
導体基板に回路素子が集積形成された半導体集積回路に
おいて、前記回路素子に電源を供給する電源配線が、接
地された第１層導体配線と、この第１層導体配線上に絶
縁膜を介して第１層導体配線に沿って配設された第２層
導体配線と、この第２層導体配線上に絶縁膜を介して第
２層導体配線に沿って配設されて第２層導体配線と並列
接続された金属配線とを有することを特徴としている。
【０００５】この発明は、第２に、半導体基板に回路素
子が集積形成された半導体集積回路において、前記回路
素子に電源を供給する電源配線が、接地された第１層導
体配線と、この第１層導体配線上に絶縁膜を介して主要
部が第１層導体配線に沿って配設された第２層導体配線
と、この第２層導体配線上に絶縁膜を介して主要部が第
２層導体配線に沿って配設されて前記第１層導体配線と
並列接続された第１層金属配線と、この第１層金属配線
上に絶縁膜を介して主要部が第１層金属配線に沿って配
設されて前記第２層導体配線と並列接続された第２層金
属配線とを有することを特徴としている。
子が集積形成された半導体集積回路において、前記回路
素子に電源を供給する電源配線が、接地された第１層導
体配線と、この第１層導体配線上に絶縁膜を介して主要
部が第１層導体配線に沿って配設された第２層導体配線
と、この第２層導体配線上に絶縁膜を介して主要部が第
２層導体配線に沿って配設されて前記第１層導体配線と
並列接続された第１層金属配線と、この第１層金属配線
上に絶縁膜を介して主要部が第１層金属配線に沿って配
設されて前記第２層導体配線と並列接続された第２層金
属配線とを有することを特徴としている。
【０００６】この発明において、第１層導体配線及び第
２層導体配線としては、好ましくは多結晶シリコン配線
が用いられる。また第２層導体配線としてより好ましく
は、高融点金属等の金属シリサイド配線が用いられる。
２層導体配線としては、好ましくは多結晶シリコン配線
が用いられる。また第２層導体配線としてより好ましく
は、高融点金属等の金属シリサイド配線が用いられる。
【０００７】
【作用】第１の発明によると、電源配線としての金属配
線の下地に、これと並行して多結晶シリコン等による第
１層導体配線及び第２層導体配線が埋め込まれる。第１
層導体配線は接地され、第２層導体配線はその上の金属
配線と電気的に並列接続されるから、第１層導体配線と
第２層導体配線とは容量結合して、電源配線の寄生容量
が大きいものとなる。また金属配線とその下の第２層導
体配線は並列接続されるから、電源配線の配線抵抗が小
さいものとなる。従って電源配線の配線幅を大きくする
ことなく、その電位変動が抑制される。
線の下地に、これと並行して多結晶シリコン等による第
１層導体配線及び第２層導体配線が埋め込まれる。第１
層導体配線は接地され、第２層導体配線はその上の金属
配線と電気的に並列接続されるから、第１層導体配線と
第２層導体配線とは容量結合して、電源配線の寄生容量
が大きいものとなる。また金属配線とその下の第２層導
体配線は並列接続されるから、電源配線の配線抵抗が小
さいものとなる。従って電源配線の配線幅を大きくする
ことなく、その電位変動が抑制される。
【０００８】第２の発明では、ＶDD線とＧＮＤ線とがそ
の主要部を重ねて配設される電源配線構造であって、Ｇ
ＮＤ線となる第１層金属配線は第１層導体配線に接続さ
れ、ＶDD線となる第２層金属配線は第２層導体配線に接
続される。この場合電源配線容量としては、第１層導体
配線と第２層導体配線間の容量に対して、第２層導体配
線と第１層金属配線間の容量及び第１層金属配線と第２
層金属配線間の容量が更に並列に入る。従って電源配線
の容量は非常に大きいものとなる。
の主要部を重ねて配設される電源配線構造であって、Ｇ
ＮＤ線となる第１層金属配線は第１層導体配線に接続さ
れ、ＶDD線となる第２層金属配線は第２層導体配線に接
続される。この場合電源配線容量としては、第１層導体
配線と第２層導体配線間の容量に対して、第２層導体配
線と第１層金属配線間の容量及び第１層金属配線と第２
層金属配線間の容量が更に並列に入る。従って電源配線
の容量は非常に大きいものとなる。
【０００９】特にこの発明において、第２層導体配線と
して、金属シリサイドを用いれば、電源配線の低抵抗化
の効果は大きい。また、２層多結晶シリコン構造は、特
にアナログ集積回路においてはキャパシタとして多く利
用されるから、そのようなアナログ集積回路にこの発明
を適用したときには、格別な工程を加えることなく電源
配線の低抵抗化と容量増大とが可能になるという利点が
得られる。
して、金属シリサイドを用いれば、電源配線の低抵抗化
の効果は大きい。また、２層多結晶シリコン構造は、特
にアナログ集積回路においてはキャパシタとして多く利
用されるから、そのようなアナログ集積回路にこの発明
を適用したときには、格別な工程を加えることなく電源
配線の低抵抗化と容量増大とが可能になるという利点が
得られる。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は一実施例による半導体集積回路のＶDD
線及びＧＮＤ線部の構造を示している。図１（ａ）はレ
イアウトであり、（ｂ），（ｃ）はそれぞれ（ａ）のＡ
−Ａ′、Ｂ−Ｂ′断面である。図１（ａ）では、回路素
子形成領域１０に沿うＶDD線とＧＮＤ線の重なる４層を
分かりやすくするため少しずつずらして示しているが、
実際には配線主要部では４層が完全に同じ位置に重なる
ようにしてよい。
説明する。図１は一実施例による半導体集積回路のＶDD
線及びＧＮＤ線部の構造を示している。図１（ａ）はレ
イアウトであり、（ｂ），（ｃ）はそれぞれ（ａ）のＡ
−Ａ′、Ｂ−Ｂ′断面である。図１（ａ）では、回路素
子形成領域１０に沿うＶDD線とＧＮＤ線の重なる４層を
分かりやすくするため少しずつずらして示しているが、
実際には配線主要部では４層が完全に同じ位置に重なる
ようにしてよい。
【００１１】この実施例では、ｐ型シリコン基板１を用
いており、これに所望の回路素子が集積形成される。電
源配線は、シリコン基板１上に絶縁膜２を介して形成さ
れた第１層導体配線３、この第１層導体配線３上に絶縁
膜４を介して第１層導体配線３に沿って形成された第２
層導体配線５、この第２層導体配線５上に絶縁膜６を介
して第２層導体配線５に沿って形成された第１層金属配
線７、更にこの第１層金属配線７上に絶縁膜８を介して
第１層金属配線７に沿って形成された第２層金属配線９
の４層構造を有する。第１層導体配線３は例えば多結晶
シリコンであり、第２層導体配線５には多結晶シリコン
またはタングステン等の高融点金属のシリサイドを用い
る。これら第１層導体配線３及び第２層導体配線５は、
回路素子領域１０において薄膜キャパシタを作る場合に
用いられる電極導体膜と同じものである。第１層金属配
線７及び第２層金属配線９は例えば、Ａｌ配線である。
絶縁膜２，４，６，８はシリコン酸化膜である。
いており、これに所望の回路素子が集積形成される。電
源配線は、シリコン基板１上に絶縁膜２を介して形成さ
れた第１層導体配線３、この第１層導体配線３上に絶縁
膜４を介して第１層導体配線３に沿って形成された第２
層導体配線５、この第２層導体配線５上に絶縁膜６を介
して第２層導体配線５に沿って形成された第１層金属配
線７、更にこの第１層金属配線７上に絶縁膜８を介して
第１層金属配線７に沿って形成された第２層金属配線９
の４層構造を有する。第１層導体配線３は例えば多結晶
シリコンであり、第２層導体配線５には多結晶シリコン
またはタングステン等の高融点金属のシリサイドを用い
る。これら第１層導体配線３及び第２層導体配線５は、
回路素子領域１０において薄膜キャパシタを作る場合に
用いられる電極導体膜と同じものである。第１層金属配
線７及び第２層金属配線９は例えば、Ａｌ配線である。
絶縁膜２，４，６，８はシリコン酸化膜である。
【００１２】図１（ｃ）に示すように、第１層導体配線
３は、絶縁膜２に開けられたコンタクト孔１１を介して
ｐ型シリコン基板１に接続されて基板１と共に接地電位
（ＧＮＤ）とされる。第１層金属配線７は絶縁膜６，４
を貫通して開けられたコンタクト孔１２を介して第１層
導体配線３に接続され、従って第１層導体配線３と共に
ＧＮＤ線となる。第２層金属配線９は絶縁膜８，６を貫
通して開けられたコンタクト孔１３を介して第２層導体
配線５に接続され、これがＶDD線となる。なお図１
（ｃ）では説明を簡単にするため、第２層金属配線９を
絶縁膜８，６を貫通して開けられたコンタクト孔１３を
介して直接第２層導体配線５に接続しているが、実際の
プロセス上ではこの接続部を第１層金属配線７と同時に
パターン形成される金属膜により仲介させることが好ま
しい。
３は、絶縁膜２に開けられたコンタクト孔１１を介して
ｐ型シリコン基板１に接続されて基板１と共に接地電位
（ＧＮＤ）とされる。第１層金属配線７は絶縁膜６，４
を貫通して開けられたコンタクト孔１２を介して第１層
導体配線３に接続され、従って第１層導体配線３と共に
ＧＮＤ線となる。第２層金属配線９は絶縁膜８，６を貫
通して開けられたコンタクト孔１３を介して第２層導体
配線５に接続され、これがＶDD線となる。なお図１
（ｃ）では説明を簡単にするため、第２層金属配線９を
絶縁膜８，６を貫通して開けられたコンタクト孔１３を
介して直接第２層導体配線５に接続しているが、実際の
プロセス上ではこの接続部を第１層金属配線７と同時に
パターン形成される金属膜により仲介させることが好ま
しい。
【００１３】コンタクト孔１１，１２，１３のうち、コ
ンタクト孔１２は、図１（ａ）に示すように、第１層金
属配線７と第１層導体配線３とを４層が重なる配線主要
部から分岐させた位置に、同様にコンタクト孔１３も第
２層金属配線９と第２層導体配線５とを４層が重なる配
線主要部から別に分岐させた位置に配置することが必要
である。また図では、コンタクト孔１２及び１３を一個
ずつ示しているが、実際にはこれらはそれぞれ２層配線
を並列接続するために複数個ずつ必要である。例えば、
最低限チップ上の電源端子ボンデイングパッドに近い位
置とここから最も離れた位置の少なくとも２箇所で相互
接続することが必要になる。
ンタクト孔１２は、図１（ａ）に示すように、第１層金
属配線７と第１層導体配線３とを４層が重なる配線主要
部から分岐させた位置に、同様にコンタクト孔１３も第
２層金属配線９と第２層導体配線５とを４層が重なる配
線主要部から別に分岐させた位置に配置することが必要
である。また図では、コンタクト孔１２及び１３を一個
ずつ示しているが、実際にはこれらはそれぞれ２層配線
を並列接続するために複数個ずつ必要である。例えば、
最低限チップ上の電源端子ボンデイングパッドに近い位
置とここから最も離れた位置の少なくとも２箇所で相互
接続することが必要になる。
【００１４】図２は、この実施例による電源配線部の等
価構造を示している。４層の積層構造の第１層導体配線
３と第１層金属配線７がＧＮＤ線となり、第１層導体配
線７と第２層金属配線９とがＶDD線となる。図３に等価
回路で示すＶDD線とＧＮＤ線間の容量Ｃｐは、第２層金
属配線９と第１層金属配線７との間の結合容量Ｃ１、第
１層金属配線７と第２層導体配線５の間の結合容量Ｃ
２、及び第２層導体配線５と第１層導体配線３との間の
結合容量Ｃ３が並列接続された下記数１に示す値にな
る。
価構造を示している。４層の積層構造の第１層導体配線
３と第１層金属配線７がＧＮＤ線となり、第１層導体配
線７と第２層金属配線９とがＶDD線となる。図３に等価
回路で示すＶDD線とＧＮＤ線間の容量Ｃｐは、第２層金
属配線９と第１層金属配線７との間の結合容量Ｃ１、第
１層金属配線７と第２層導体配線５の間の結合容量Ｃ
２、及び第２層導体配線５と第１層導体配線３との間の
結合容量Ｃ３が並列接続された下記数１に示す値にな
る。
【００１５】
【数１】Ｃｐ＝Ｃ１＋Ｃ２＋Ｃ３
【００１６】図３に示すＶDD線の等価抵抗ＲａとＧＮＤ
線の等価抵抗Ｒｂは、第２層金属配線９の抵抗をＲ１、
第１層金属配線７の抵抗をＲ２、第２層導体配線５の抵
抗をＲ３、第１層導体配線３の抵抗をＲ４として、基板
１の抵抗を無視すれば、下記数２で表される。
線の等価抵抗Ｒｂは、第２層金属配線９の抵抗をＲ１、
第１層金属配線７の抵抗をＲ２、第２層導体配線５の抵
抗をＲ３、第１層導体配線３の抵抗をＲ４として、基板
１の抵抗を無視すれば、下記数２で表される。
【００１７】
【数２】Ｒａ＝Ｒ１・Ｒ３／（Ｒ１＋Ｒ３） Ｒｂ＝Ｒ２・Ｒ４／（Ｒ２＋Ｒ４）
【００１８】第１層導体配線３と第２層導体配線５が前
述のようにキャパシタ電極に用いられるのと同じ導体膜
とし、絶縁膜４がキャパシタ絶縁膜としての薄い熱酸化
膜であり、これより上の絶縁膜６、８がより厚いＣＶＤ
酸化膜であるとすれば、数１における容量Ｃ１，Ｃ２，
Ｃ３は数３のような関係にある。
述のようにキャパシタ電極に用いられるのと同じ導体膜
とし、絶縁膜４がキャパシタ絶縁膜としての薄い熱酸化
膜であり、これより上の絶縁膜６、８がより厚いＣＶＤ
酸化膜であるとすれば、数１における容量Ｃ１，Ｃ２，
Ｃ３は数３のような関係にある。
【００１９】
【数３】Ｃ１〜Ｃ２《Ｃ３
【００２０】また、第１層導体配線３が多結晶シリコ
ン、第２層導体配線５がタングステン・シリサイド、第
１層金属配線７及び第２層金属配線９がアルミニウムで
あるとすれば、数２の右辺の抵抗は一般的に数４のよう
な関係にある。
ン、第２層導体配線５がタングステン・シリサイド、第
１層金属配線７及び第２層金属配線９がアルミニウムで
あるとすれば、数２の右辺の抵抗は一般的に数４のよう
な関係にある。
【００２１】
【数４】Ｒ１〜Ｒ２＜Ｒ３《Ｒ４
【００２２】以上のようにこの実施例によれば、ＶDD
線、ＧＮＤ線共に２層配線の並列接続となり且つこれら
が互いに入れ込んだ形で積層されるから、配線抵抗Ｒ
ａ，Ｒｂが小さく、且つ配線の寄生容量Ｃｐが大きいも
のとなる。従って、ＶDD線，ＧＮＤ線の幅を大きくする
ことなく、それらの電位安定化が図られる。
線、ＧＮＤ線共に２層配線の並列接続となり且つこれら
が互いに入れ込んだ形で積層されるから、配線抵抗Ｒ
ａ，Ｒｂが小さく、且つ配線の寄生容量Ｃｐが大きいも
のとなる。従って、ＶDD線，ＧＮＤ線の幅を大きくする
ことなく、それらの電位安定化が図られる。
【００２３】図４（ａ）（ｂ）は、この発明の別の実施
例にかかる集積回路のＶDD線主要部の構成を示す平面図
とそのＡ−Ａ′断面図である。上の実施例では、２層金
属プロセスを利用してＶDD線とＧＮＤ線を重ねてレイア
ウトしたが、この実施例は１層金属プロセスによりＶDD
線を形成する場合である。図示のようにＶDD線は、所望
の回路素子が形成されたｐ型シリコン基板２１に絶縁膜
２２を介して第１層導体配線２３が形成され、この上に
絶縁膜２４を介して重ねて第２層導体配線２５が形成さ
れ、更にこの上に絶縁膜２６を介して重ねて金属配線２
７が形成されて、構成されている。
例にかかる集積回路のＶDD線主要部の構成を示す平面図
とそのＡ−Ａ′断面図である。上の実施例では、２層金
属プロセスを利用してＶDD線とＧＮＤ線を重ねてレイア
ウトしたが、この実施例は１層金属プロセスによりＶDD
線を形成する場合である。図示のようにＶDD線は、所望
の回路素子が形成されたｐ型シリコン基板２１に絶縁膜
２２を介して第１層導体配線２３が形成され、この上に
絶縁膜２４を介して重ねて第２層導体配線２５が形成さ
れ、更にこの上に絶縁膜２６を介して重ねて金属配線２
７が形成されて、構成されている。
【００２４】第１層導体配線２３は多結晶シリコン、第
２層導体配線２５は多結晶シリコンまたは金属シリサイ
ドであり、これらの間の絶縁膜２４は熱酸化膜である。
この構造は先の実施例と同様に、回路素子としてのキャ
パシタの形成工程で同時に作られる。第１層導体配線２
３は、コンタクト孔２８を介してｐ型シリコン基板２１
に接続されて接地電位に設定される。絶縁膜２６はＣＶ
Ｄ酸化膜であり、金属配線２７はアルミニウム配線であ
る。金属配線２７はコンタクト孔２９を介して第２層導
体配線２５と並列接続されている。コンタクト孔２９が
複数個必要であることは先の実施例と同様である。
２層導体配線２５は多結晶シリコンまたは金属シリサイ
ドであり、これらの間の絶縁膜２４は熱酸化膜である。
この構造は先の実施例と同様に、回路素子としてのキャ
パシタの形成工程で同時に作られる。第１層導体配線２
３は、コンタクト孔２８を介してｐ型シリコン基板２１
に接続されて接地電位に設定される。絶縁膜２６はＣＶ
Ｄ酸化膜であり、金属配線２７はアルミニウム配線であ
る。金属配線２７はコンタクト孔２９を介して第２層導
体配線２５と並列接続されている。コンタクト孔２９が
複数個必要であることは先の実施例と同様である。
【００２５】図５は、この実施例のＶDD線の等価構造を
図２に対応させて示している。抵抗Ｒ２の金属配線２７
と抵抗Ｒ３の第２層導体配線２５が並列接続されてこれ
にＶDDが供給され、これらの下地に抵抗Ｒ４の第１層導
体配線２３が結合容量Ｃ３をもって対向するように配設
されたことになる。この実施例の場合、図３の等価回路
に示すＶDD線の等価抵抗Ｒａ及び寄生容量Ｃｐは、下記
数５で表される。
図２に対応させて示している。抵抗Ｒ２の金属配線２７
と抵抗Ｒ３の第２層導体配線２５が並列接続されてこれ
にＶDDが供給され、これらの下地に抵抗Ｒ４の第１層導
体配線２３が結合容量Ｃ３をもって対向するように配設
されたことになる。この実施例の場合、図３の等価回路
に示すＶDD線の等価抵抗Ｒａ及び寄生容量Ｃｐは、下記
数５で表される。
【００２６】
【数５】Ｒａ＝Ｒ２・Ｒ３／（Ｒ２＋Ｒ３） Ｃｐ＝Ｃ３
【００２７】この実施例の場合も、金属配線の下地にキ
ャパシタ構造の配線を埋設することにより、ＶDD線の低
抵抗化と大容量化が図られる。
ャパシタ構造の配線を埋設することにより、ＶDD線の低
抵抗化と大容量化が図られる。
【００２８】図４及び図５ではＶDD線のみ説明したが、
ＧＮＤ線については、図５に対応させて等価構造を示す
と、図８のようになる。抵抗Ｒ２の金属配線２７と抵抗
Ｒ４の第１層導体配線２３が並列接続されてこれにＧＮ
Ｄが供給され、中間の抵抗Ｒ３の第２層導体配線２５に
ＶDDが供給され、第２層導体配線２５が結合容量Ｃ２，
Ｃ３をもってそれぞれ金属配線２７及び第１層導体配線
２３に対向する。このＧＮＤ線構造の場合、ＧＮＤ線の
等価抵抗Ｒｂ及び寄生容量Ｃｐは、下記数６で表され
る。
ＧＮＤ線については、図５に対応させて等価構造を示す
と、図８のようになる。抵抗Ｒ２の金属配線２７と抵抗
Ｒ４の第１層導体配線２３が並列接続されてこれにＧＮ
Ｄが供給され、中間の抵抗Ｒ３の第２層導体配線２５に
ＶDDが供給され、第２層導体配線２５が結合容量Ｃ２，
Ｃ３をもってそれぞれ金属配線２７及び第１層導体配線
２３に対向する。このＧＮＤ線構造の場合、ＧＮＤ線の
等価抵抗Ｒｂ及び寄生容量Ｃｐは、下記数６で表され
る。
【００２９】
【数６】Ｒｂ＝Ｒ２・Ｒ４／（Ｒ２＋Ｒ４） Ｃｐ＝Ｃ２＋Ｃ３
【００３０】図６（ａ）（ｂ）は、更に別の実施例の集
積回路におけるＶDD線主要部の構造を示す平面図とその
Ａ−Ａ′断面図である。図４の実施例と対応する部分に
は図４と同一符号を付して詳細な説明は省く。この実施
例では、図４の実施例の金属配線２７上に更に絶縁膜３
０を介して金属配線３１を重ねて配設している。第２層
金属配線３１は、コンタクト孔３２を介して第１層金属
配線２７に並列接続されている。
積回路におけるＶDD線主要部の構造を示す平面図とその
Ａ−Ａ′断面図である。図４の実施例と対応する部分に
は図４と同一符号を付して詳細な説明は省く。この実施
例では、図４の実施例の金属配線２７上に更に絶縁膜３
０を介して金属配線３１を重ねて配設している。第２層
金属配線３１は、コンタクト孔３２を介して第１層金属
配線２７に並列接続されている。
【００３１】図７はこの実施例のＶDD線の等価構造を示
している。図５と比較して明かなように、ＶDD線の寄生
容量は図５の実施例と同じであり、抵抗はより一層小さ
くなる。金属配線の層厚がプロセスの仕様として固定さ
れている場合、この様に２層重ねて並列にすることによ
り配線抵抗を小さくすることができる。
している。図５と比較して明かなように、ＶDD線の寄生
容量は図５の実施例と同じであり、抵抗はより一層小さ
くなる。金属配線の層厚がプロセスの仕様として固定さ
れている場合、この様に２層重ねて並列にすることによ
り配線抵抗を小さくすることができる。
【００３２】図７の実施例でのＶDD線構造に対応させた
ＧＮＤ線構造を示せば、図９のようになる。上の２層の
金属配線２７，３１と第１層導体配線２３が並列接続さ
れてＧＮＤ線となり、第２層導体配線２５にＶDDが供給
される。ＶDDが供給される第２層導体配線２５は結合容
量Ｃ２，Ｃ３によりそれぞれ上部の第１層金属配線２
７，下部の第１層導体配線２３に容量結合する。
ＧＮＤ線構造を示せば、図９のようになる。上の２層の
金属配線２７，３１と第１層導体配線２３が並列接続さ
れてＧＮＤ線となり、第２層導体配線２５にＶDDが供給
される。ＶDDが供給される第２層導体配線２５は結合容
量Ｃ２，Ｃ３によりそれぞれ上部の第１層金属配線２
７，下部の第１層導体配線２３に容量結合する。
【００３３】実施例ではｐ型基板を用いたが、ｎ型基板
を用いた場合にも同様にこの発明をを適用することがで
きる。この場合は基板をＶDDとするのが通常であるか
ら、実施例でのＶDD線とＧＮＤ線の構造を逆にすればよ
い。
を用いた場合にも同様にこの発明をを適用することがで
きる。この場合は基板をＶDDとするのが通常であるか
ら、実施例でのＶDD線とＧＮＤ線の構造を逆にすればよ
い。
【００３４】
【発明の効果】以上述べたようにこの発明による半導体
集積回路では、電源配線としての金属配線の下地に、こ
れと並行して多結晶シリコン等による第１層導体配線及
び第２層導体配線が埋め込まれた構造として、電源配線
の配線幅を大きくすることなく、電源配線を低抵抗化す
ると共に、寄生容量を大きくする事ができ、その電位変
動を抑制することができる。
集積回路では、電源配線としての金属配線の下地に、こ
れと並行して多結晶シリコン等による第１層導体配線及
び第２層導体配線が埋め込まれた構造として、電源配線
の配線幅を大きくすることなく、電源配線を低抵抗化す
ると共に、寄生容量を大きくする事ができ、その電位変
動を抑制することができる。
【図１】 この発明の一実施例による集積回路の電源配
線構造を示す。
線構造を示す。
【図２】 同実施例の電源配線の等価構造を示す。
【図３】 同実施例の等価回路を示す。
【図４】 この発明の別の実施例による集積回路の電源
配線構造を示す。
配線構造を示す。
【図５】 同実施例のＶDD線の等価構造を示す。
【図６】 この発明の更に別の実施例による集積回路の
電源配線構造を示す。
電源配線構造を示す。
【図７】 同実施例のＶDD線の等価構造を示す。
【図８】 図５に対応するＧＮＤ線の等価構造を示す。
【図９】 図７に対応するＧＮＤ線の等価構造を示す。
１…ｐ型シリコン基板、２，４，６，８…絶縁膜、３…
第１層導体配線、５…第２層導体配線、７…第１層金属
配線、９…第２層金属配線、１０…回路素子領域、１
１，１２，１３…コンタクト孔、２１…ｐ型シリコン基
板、２２，２４，２６，３０…絶縁膜、２３…第１層導
体配線、２５…第２層導体配線、２７…第１層金属配
線、３１…第２層金属配線、２８，２９，３２…コンタ
クト孔。
第１層導体配線、５…第２層導体配線、７…第１層金属
配線、９…第２層金属配線、１０…回路素子領域、１
１，１２，１３…コンタクト孔、２１…ｐ型シリコン基
板、２２，２４，２６，３０…絶縁膜、２３…第１層導
体配線、２５…第２層導体配線、２７…第１層金属配
線、３１…第２層金属配線、２８，２９，３２…コンタ
クト孔。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 21/768 Ｈ０１Ｌ 21/88 Ｚ 21/90 Ｗ
Claims (3)
- 【請求項１】 半導体基板に回路素子が集積形成された
半導体集積回路において、前記回路素子に電源を供給す
る電源配線が、 接地された第１層導体配線と、 この第１層導体配線上に絶縁膜を介して第１層導体配線
に沿って配設された第２層導体配線と、 この第２層導体配線上に絶縁膜を介して第２層導体配線
に沿って配設されて第２層導体配線と並列接続された金
属配線とを有することを特徴とする半導体集積回路。 - 【請求項２】 半導体基板に回路素子が集積形成された
半導体集積回路において、前記回路素子に電源を供給す
る電源配線が、 接地された第１層導体配線と、 この第１層導体配線上に絶縁膜を介して主要部が第１層
導体配線に沿って配設された第２層導体配線と、 この第２層導体配線上に絶縁膜を介して主要部が第２層
導体配線に沿って配設されて前記第１層導体配線と並列
接続された第１層金属配線と、 この第１層金属配線上に絶縁膜を介して主要部が第１層
金属配線に沿って配設されて前記第２層導体配線と並列
接続された第２層金属配線とを有することを特徴とする
半導体集積回路。 - 【請求項３】 第１層導体配線が多結晶シリコン配線で
あり、第２層導体配線が多結晶シリコンまたは金属シリ
サイド配線であることを特徴とする請求項１または２に
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12581194A JPH07312415A (ja) | 1994-05-16 | 1994-05-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12581194A JPH07312415A (ja) | 1994-05-16 | 1994-05-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312415A true JPH07312415A (ja) | 1995-11-28 |
Family
ID=14919513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12581194A Pending JPH07312415A (ja) | 1994-05-16 | 1994-05-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07312415A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573544B1 (en) | 1999-04-27 | 2003-06-03 | Samsung Electronics Co., Ltd. | Data input/output line structure having reduced resistance |
| JP2006319307A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Sdi Co Ltd | 半導体装置及びその製造方法 |
| CN100399562C (zh) * | 2004-07-23 | 2008-07-02 | 松下电器产业株式会社 | 电源接线结构 |
| JP4935071B2 (ja) * | 2003-02-14 | 2012-05-23 | 日本電気株式会社 | 線路素子および線路素子を適用した半導体回路 |
| JP2019204826A (ja) * | 2018-05-21 | 2019-11-28 | 株式会社デンソー | 半導体装置 |
-
1994
- 1994-05-16 JP JP12581194A patent/JPH07312415A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573544B1 (en) | 1999-04-27 | 2003-06-03 | Samsung Electronics Co., Ltd. | Data input/output line structure having reduced resistance |
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| CN100399562C (zh) * | 2004-07-23 | 2008-07-02 | 松下电器产业株式会社 | 电源接线结构 |
| JP2006319307A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Sdi Co Ltd | 半導体装置及びその製造方法 |
| JP4663530B2 (ja) * | 2005-05-11 | 2011-04-06 | 三星モバイルディスプレイ株式會社 | 半導体装置及びその製造方法 |
| JP2019204826A (ja) * | 2018-05-21 | 2019-11-28 | 株式会社デンソー | 半導体装置 |
| WO2019225339A1 (ja) * | 2018-05-21 | 2019-11-28 | 株式会社デンソー | 半導体装置 |
| US11476187B2 (en) | 2018-05-21 | 2022-10-18 | Denso Corporation | Semiconductor device having capacitor on substrate |
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