JPH0728004B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0728004B2 JPH0728004B2 JP60063462A JP6346285A JPH0728004B2 JP H0728004 B2 JPH0728004 B2 JP H0728004B2 JP 60063462 A JP60063462 A JP 60063462A JP 6346285 A JP6346285 A JP 6346285A JP H0728004 B2 JPH0728004 B2 JP H0728004B2
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- 239000002184 metal Substances 0.000 claims description 26
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体集積回路装置に係わり、特に電源或い
は接地用のパッドを利用してコンデンサを形成した半導
体集積回路装置に関する。
は接地用のパッドを利用してコンデンサを形成した半導
体集積回路装置に関する。
半導体集積回路内には多数の部分回路が存在するため、
一部の大電流の流れる部分回路が電源電圧に変動を与
え、他の部分回路に悪影響を与える問題がある。また、
同一集積回路内において、電圧の異なる２種類の電源を
必要とする回路も多い。
一部の大電流の流れる部分回路が電源電圧に変動を与
え、他の部分回路に悪影響を与える問題がある。また、
同一集積回路内において、電圧の異なる２種類の電源を
必要とする回路も多い。
従来、このような集積回路においてはパッドを分離し別
の電源系統とする、或いはパッドになるべく近く共通イ
ンピーダンスの低い部分で電源系統を分離する等の手段
が用いられてきた。しかし、これらの方法は多数のパッ
ドを必要とする、電源配線が複雑になる等の問題があっ
た。
の電源系統とする、或いはパッドになるべく近く共通イ
ンピーダンスの低い部分で電源系統を分離する等の手段
が用いられてきた。しかし、これらの方法は多数のパッ
ドを必要とする、電源配線が複雑になる等の問題があっ
た。
上記の問題点を解決する手段として、第５図（ａ）に示
す如く、抵抗51及びコンデンサ52からなる一種のローパ
スフィルタを電源回路の途中に挿入することが行われて
いる。これは、特に高周波の電源変動の抑止に有効であ
る。しかし、この回路では集積回路にする場合コンデン
サを作成する占有面積が極めて大きくなるので、第５図
（ｂ）に示す如くバイポーラトランジスタ53を利用した
回路が使われている。この回路では、ベース電流でコレ
クタ−エミッタ間の電流を制御する。ベースに接続する
抵抗／コンデンサの回路がローパスフィルタを形成して
いるが、ベース電流が小さく高抵抗を使えるため、
（ａ）の回路よりは小さい容量で大きな時定数を実現で
きることになる。
す如く、抵抗51及びコンデンサ52からなる一種のローパ
スフィルタを電源回路の途中に挿入することが行われて
いる。これは、特に高周波の電源変動の抑止に有効であ
る。しかし、この回路では集積回路にする場合コンデン
サを作成する占有面積が極めて大きくなるので、第５図
（ｂ）に示す如くバイポーラトランジスタ53を利用した
回路が使われている。この回路では、ベース電流でコレ
クタ−エミッタ間の電流を制御する。ベースに接続する
抵抗／コンデンサの回路がローパスフィルタを形成して
いるが、ベース電流が小さく高抵抗を使えるため、
（ａ）の回路よりは小さい容量で大きな時定数を実現で
きることになる。
しかしながら、高集積度を実現するにはトランジスタと
してMOS素子を利用したり、コンデンサの占有面積をさ
らに小さくする必要がある。特に、コンデンサの容量と
しては時定数を大きくするため大容量のものが要求され
るが、集積度を上げるためにはコンデンサの占有面積を
できるだけ小さくしなければならない。このように、コ
ンデンサの容量と占有面積との間に相反する問題点があ
った。
してMOS素子を利用したり、コンデンサの占有面積をさ
らに小さくする必要がある。特に、コンデンサの容量と
しては時定数を大きくするため大容量のものが要求され
るが、集積度を上げるためにはコンデンサの占有面積を
できるだけ小さくしなければならない。このように、コ
ンデンサの容量と占有面積との間に相反する問題点があ
った。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、コンデンサの占有面積を増大すること
なくその容量を十分大きくすることができ、集積回路上
での使用する面積を小さくして電源電圧を安定化或いは
変動を除去する等の回路を実現し得る半導体集積回路装
置を提供することにある。
とするところは、コンデンサの占有面積を増大すること
なくその容量を十分大きくすることができ、集積回路上
での使用する面積を小さくして電源電圧を安定化或いは
変動を除去する等の回路を実現し得る半導体集積回路装
置を提供することにある。
本発明の骨子は、電源供給用或いは接地用のパッドを利
用してコンデンサを形成することにある。
用してコンデンサを形成することにある。
多層金属配線を用いた集積回路においては、電源供給用
或いは接地用のパッドが必ず必要であり、且つこれらの
パッドは比較的大きいものである。従って、これらのパ
ッドを電源フィルタ等の安定化回路用のコンデンサの電
極の一部として利用することによって、小面積の回路を
実現できる。使用する回路の構成によって電源パッド、
グランド用パッドのどちらを利用してもよい。また、多
層金属配線を用い最上部の層をパッドに用い、それより
下層の金属配線によって回路を構成することによって他
方のコンデンサの電極は容易に作成できることになる。
或いは接地用のパッドが必ず必要であり、且つこれらの
パッドは比較的大きいものである。従って、これらのパ
ッドを電源フィルタ等の安定化回路用のコンデンサの電
極の一部として利用することによって、小面積の回路を
実現できる。使用する回路の構成によって電源パッド、
グランド用パッドのどちらを利用してもよい。また、多
層金属配線を用い最上部の層をパッドに用い、それより
下層の金属配線によって回路を構成することによって他
方のコンデンサの電極は容易に作成できることになる。
本発明はこのような点に着目し、多層金属配線を用いた
半導体集積回路装置において、電源或いは接地用のパッ
ドを構成する金属パターンを、比較的大容量のコンデン
サを必要とする電源安定回路や電源フィルタ回路等を構
成するコンデンサの電極の一方として用い、パッドを構
成する金属パターンの下にコンデンサの電極の他方とな
る配線を形成し、さらにこの配線の下に上記電源安定回
路や電源フィルタ回路等を形成するようにしたものであ
る。
半導体集積回路装置において、電源或いは接地用のパッ
ドを構成する金属パターンを、比較的大容量のコンデン
サを必要とする電源安定回路や電源フィルタ回路等を構
成するコンデンサの電極の一方として用い、パッドを構
成する金属パターンの下にコンデンサの電極の他方とな
る配線を形成し、さらにこの配線の下に上記電源安定回
路や電源フィルタ回路等を形成するようにしたものであ
る。
本発明によればパッドパターンをコンデンサの電極の一
方として利用することによって、コンデンサの占有面積
の増大を招くことなく該コンデンサの容量を十分大きく
することができる。このため、チップ面積の増大を招く
ことなく、内部に電源安定回路や電源フィルタ回路等を
形成することができ、集積化を妨げることなく信頼性の
向上をはかり得る。
方として利用することによって、コンデンサの占有面積
の増大を招くことなく該コンデンサの容量を十分大きく
することができる。このため、チップ面積の増大を招く
ことなく、内部に電源安定回路や電源フィルタ回路等を
形成することができ、集積化を妨げることなく信頼性の
向上をはかり得る。
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる電源用フィルタ回路
の概略構造を説明するためのものでパターンレイアウト
を示す平面図、第２図は第１図の矢視A-A断面図、また
第３図は回路構成を示す等価回路図である。
の概略構造を説明するためのものでパターンレイアウト
を示す平面図、第２図は第１図の矢視A-A断面図、また
第３図は回路構成を示す等価回路図である。
図中11はSi基板、12は素子分離用酸化膜であり、基板11
上にはゲート酸化膜13を介してポリSi膜からなるゲート
電極14が形成され、基板11表面には拡散層からなるソー
ス・ドレイン領域15a,15bが形成されている。即ち、ゲ
ート電極14及びソース・ドレイン領域15a,15bからなるM
OSトランジスタが形成されている。
上にはゲート酸化膜13を介してポリSi膜からなるゲート
電極14が形成され、基板11表面には拡散層からなるソー
ス・ドレイン領域15a,15bが形成されている。即ち、ゲ
ート電極14及びソース・ドレイン領域15a,15bからなるM
OSトランジスタが形成されている。
MOSトランジスタ上には、層間絶縁膜16が形成され、こ
の絶縁膜16にはソース・ドレイン領域とコンタクトをと
るためのコンタクトホール17a,17bが形成されている。
絶縁膜16上には第１層金属層が堆積され、この金属層を
パターニングして、ソース・ドレイン15a,15bにつなが
る金属配線18a,18bが形成されている。さらに、絶縁膜1
6の前記ゲート電極14上に位置する部分には、コンデン
サの一方の電極となる金属配線19が形成されている。こ
れらの金属配線18a,18b,19上には、絶縁膜20を介して第
２金属層からなるグランド用パッド21が形成されてい
る。そして、このパッド21と上記金属配線19との間にコ
ンデンサが形成されるものとなっている。
の絶縁膜16にはソース・ドレイン領域とコンタクトをと
るためのコンタクトホール17a,17bが形成されている。
絶縁膜16上には第１層金属層が堆積され、この金属層を
パターニングして、ソース・ドレイン15a,15bにつなが
る金属配線18a,18bが形成されている。さらに、絶縁膜1
6の前記ゲート電極14上に位置する部分には、コンデン
サの一方の電極となる金属配線19が形成されている。こ
れらの金属配線18a,18b,19上には、絶縁膜20を介して第
２金属層からなるグランド用パッド21が形成されてい
る。そして、このパッド21と上記金属配線19との間にコ
ンデンサが形成されるものとなっている。
一方、前記トランジスタのソース15aとゲート電極14と
の間には抵抗層23が接続され、ゲート電極14とパッド21
との間には抵抗層22が形成されている。なお、図中24は
ゲート電極14とコンデンサの一方の電極となる金属配線
19とを接続するためのコンタクトホール、25はコンデン
サの他方の電極となるパッド21と抵抗層22とを接続する
ためのコンタクトホール、26はソース15aと抵抗層23と
を接続するためのコンタクトホール、27は抵抗層22,23
を接続するためのコンタクトホールをそれぞれ示してい
る。
の間には抵抗層23が接続され、ゲート電極14とパッド21
との間には抵抗層22が形成されている。なお、図中24は
ゲート電極14とコンデンサの一方の電極となる金属配線
19とを接続するためのコンタクトホール、25はコンデン
サの他方の電極となるパッド21と抵抗層22とを接続する
ためのコンタクトホール、26はソース15aと抵抗層23と
を接続するためのコンタクトホール、27は抵抗層22,23
を接続するためのコンタクトホールをそれぞれ示してい
る。
本回路はMOS電界効果形トランジスタを利用した電源フ
ィルタ回路であり、金属２層配線を用いている。第２金
属層から成るグランド用パッド21の下に拡散パターン15
a,15bとポリシリコンパターン14で形成されるトランジ
スタ及び第１金属層19と第２金属層21の間で静電容量を
形成している。本回路では１次電源側である金属配線18
aから流入した電流はトランジスタを経由して金属配線1
8bに流出する。ここで流れる電流及び金属配線18a,18b
間の電位差は２次側の負荷及び１次電源の状態及びゲー
ト電極14の電位で決定される。
ィルタ回路であり、金属２層配線を用いている。第２金
属層から成るグランド用パッド21の下に拡散パターン15
a,15bとポリシリコンパターン14で形成されるトランジ
スタ及び第１金属層19と第２金属層21の間で静電容量を
形成している。本回路では１次電源側である金属配線18
aから流入した電流はトランジスタを経由して金属配線1
8bに流出する。ここで流れる電流及び金属配線18a,18b
間の電位差は２次側の負荷及び１次電源の状態及びゲー
ト電極14の電位で決定される。
本回路は第４図に示したように電源31及び負荷32を接続
してみるとソースフォロアー回路であり、トランジスタ
Ｑを流れる電流は、R1,R2（抵抗22,23の抵抗値）で決ま
るゲート電位、VDR2/(R1+R2)及びRL（負荷32の抵抗値）
等で決定される。ここで、トランジスタＱのゲートに流
れる電流は無視できるので、ゲートの電位は並列のR1、R
2及びＣ（コンデンサ容量）で決まるローパスフィルタ
を介して供給される。そのため、電源電圧VDの変動によ
るトランジスタＱを流れる電流変化を打消す方向にゲー
ト電位が動くことになる。従って、R1,R2はゲート電位
を安定に供給できる範囲で大きい方が、R1,R2,Cによっ
て決まる時定数が大きくなり有利である。また、Ｃも時
定数を大きくするために大きい方が有利である。
してみるとソースフォロアー回路であり、トランジスタ
Ｑを流れる電流は、R1,R2（抵抗22,23の抵抗値）で決ま
るゲート電位、VDR2/(R1+R2)及びRL（負荷32の抵抗値）
等で決定される。ここで、トランジスタＱのゲートに流
れる電流は無視できるので、ゲートの電位は並列のR1、R
2及びＣ（コンデンサ容量）で決まるローパスフィルタ
を介して供給される。そのため、電源電圧VDの変動によ
るトランジスタＱを流れる電流変化を打消す方向にゲー
ト電位が動くことになる。従って、R1,R2はゲート電位
を安定に供給できる範囲で大きい方が、R1,R2,Cによっ
て決まる時定数が大きくなり有利である。また、Ｃも時
定数を大きくするために大きい方が有利である。
このように本回路では、パッドを使った容量を効果的に
トランジスタの増幅効果によって大きくしたことにな
り、かつ容量作成のために余分な面積を使わずに済むこ
とになる。
トランジスタの増幅効果によって大きくしたことにな
り、かつ容量作成のために余分な面積を使わずに済むこ
とになる。
かくして本実施例によれば、電源フィルタ回路のコンデ
ンサの一方の電極としてグランド用パッド21を用いてい
るので、該コンデンサ形成のためにその占有面積が増大
する等の不都合はない。しかも、グランド用パッド21の
下に電源フィルタの大部分を形成しているので、電源フ
ィルタ回路形成のために増加する面積も極めて少なくて
済む。このため、集積度の低下を招くことなく、電源フ
ィルタ回路を実現することができ、その効果は絶大であ
る。
ンサの一方の電極としてグランド用パッド21を用いてい
るので、該コンデンサ形成のためにその占有面積が増大
する等の不都合はない。しかも、グランド用パッド21の
下に電源フィルタの大部分を形成しているので、電源フ
ィルタ回路形成のために増加する面積も極めて少なくて
済む。このため、集積度の低下を招くことなく、電源フ
ィルタ回路を実現することができ、その効果は絶大であ
る。
なお、本発明は上述した実施例に限定されるものではな
い。前実施例においては、抵抗でゲート電位を決定して
いたが、この抵抗の代りにディプレーション型トランジ
スタのゲートをソースに接続したものを用いてもよい。
また、電源フィルタ回路に限らず、電源安定回路のコン
デンサに適用することもできる。さらに、比較的大容量
のコンデンサを必要とする各種の回路の製造に適用する
ことが可能である。また、グランド用パッドの代りに電
源供給用のパッドを利用することも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
い。前実施例においては、抵抗でゲート電位を決定して
いたが、この抵抗の代りにディプレーション型トランジ
スタのゲートをソースに接続したものを用いてもよい。
また、電源フィルタ回路に限らず、電源安定回路のコン
デンサに適用することもできる。さらに、比較的大容量
のコンデンサを必要とする各種の回路の製造に適用する
ことが可能である。また、グランド用パッドの代りに電
源供給用のパッドを利用することも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
第１図乃至第４図はそれぞれ本発明の一実施例に係わる
電源フィルタ回路を説明するためのもので第１図はパタ
ーンレイアウト構造を示す平面図、第２図は第１図の矢
視A-A断面図、第３図は回路構成を示す等価回路図、第
４図は電源及び負荷を接続した例を示す回路構成図、第
５図（ａ）（ｂ）は従来の問題点を説明するための回路
構成図である。 11……Si基板、12……素子分離用酸化膜、13……ゲート
酸化膜、14……ゲート電極、15a,15b……ソース・ドレ
イン領域、16……層間絶縁膜、17a,17b,24,〜,27……コ
ンタクトホール、18a,18b,19……第１金属配線層、20…
…絶縁膜、21……第２金属配線層（グランド用パッ
ド）、22,23……抵抗層、31……電源、32……負荷抵
抗。
電源フィルタ回路を説明するためのもので第１図はパタ
ーンレイアウト構造を示す平面図、第２図は第１図の矢
視A-A断面図、第３図は回路構成を示す等価回路図、第
４図は電源及び負荷を接続した例を示す回路構成図、第
５図（ａ）（ｂ）は従来の問題点を説明するための回路
構成図である。 11……Si基板、12……素子分離用酸化膜、13……ゲート
酸化膜、14……ゲート電極、15a,15b……ソース・ドレ
イン領域、16……層間絶縁膜、17a,17b,24,〜,27……コ
ンタクトホール、18a,18b,19……第１金属配線層、20…
…絶縁膜、21……第２金属配線層（グランド用パッ
ド）、22,23……抵抗層、31……電源、32……負荷抵
抗。
Claims (3)
- 【請求項１】多層金属配線を用いた半導体集積回路装置
において、電源或いは接地用のパッドの下に、該パッド
と共にコンデンサを形成する金属配線層が形成され、こ
の金属配線層の下に前記コンデンサ及びMOSトランジス
タを含む電源回路が形成されてなることを特徴とする半
導体集積回路装置。 - 【請求項２】前記コンデンサは、電源安定回路或いは電
源フィルタ回路に用いられる比較的大容量のコンデンサ
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 - 【請求項３】前記電源回路は、電源フィルタ回路又は電
源安定化回路であることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063462A JPH0728004B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063462A JPH0728004B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224348A JPS61224348A (ja) | 1986-10-06 |
| JPH0728004B2 true JPH0728004B2 (ja) | 1995-03-29 |
Family
ID=13229926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063462A Expired - Lifetime JPH0728004B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728004B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2560813B2 (ja) * | 1988-12-02 | 1996-12-04 | 日本電気株式会社 | 半導体集積回路 |
| JP2524638Y2 (ja) * | 1989-04-20 | 1997-02-05 | 三洋電機株式会社 | Ａｇｃ回路 |
| JPH0456266A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | Ｌｓｉチップおよびｌｓｉ電源ノイズ低減方法 |
| JP5978652B2 (ja) * | 2012-02-24 | 2016-08-24 | 富士通株式会社 | 入力または出力回路および受信または送信回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114285A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Mis type semiconductor device |
| JPS5618457A (en) * | 1979-07-24 | 1981-02-21 | Pioneer Electronic Corp | Semiconductor device |
| JPS5885561A (ja) * | 1981-11-16 | 1983-05-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1985
- 1985-03-29 JP JP60063462A patent/JPH0728004B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224348A (ja) | 1986-10-06 |
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