JPS63184358A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、単層配線又は多層配線構造を有する半導体集
積回路の構造に関するものである。

（従来の技術） リニヤ集積回路においては、入力回路の保護や信号の受
は渡しのために、第２図（ａ）又は第２図（ｂ）に示さ
れるように、入力端子２に並列にキャパシタ４又は入力
端子６に直列にキャパシタ８を挿入する必要がある場合
が多々ある。なお、第２図（ａ）又は第２図（ｂ）にお
いて、１．５は半導体集積回路、３．７は半導体集積回
路の内部回路である。

このキャパシタを半導体集積回路中に形成する場合、従
来、最も一般的に行われている方法は、大容量を必要と
する場合には酸化膜を誘電体とし、＾ｌ配線を電極とし
た公知のＭＯ３技術（メタル−オキサイド−セミコンダ
クタ）や多層配線型半導体集積回路で主に用いられるや
はり公知のＭＯＭ技術（メタル−オキサイド−メタル）
で形成し、入力端子であるボンディング・パッドから半
導体集積回路の内部回路に至る中間に設けていた。

（発明が解決しようとする問題点） しかしながら、このような従来の回路で必要とされるキ
ャパシタの容量は数ＰＦ〜数十ＰＦが必要となり、これ
をＭＯＳ或いはＭＯＭ構造で実現しようとすると、ＭＯ
Ｓ或いはＭＯＭ構造が半導体集積回路チップ（以後、チ
ップという）上に占有する面積はオキサイド膜の膜厚に
もよるが、通常１００００〜１０００００．１７　ｍ　
”に及び、その結果チップ面積を増大させ、チップ収量
の減少ひいては半導体集積回路のコスト増加につながっ
ていた。一般に従来の半導体集積回路においては大容量
のキャパシタを形成するのは、その他のトランジスタ、
ダイオード抵抗等に比して、最も困難な技（ネｉ的課題
であった。

本発明は、このような要求を満たすキャパシタをチップ
内に形成するにあたり、チップ面積の減少を図り、しか
も低コストの半導体集積回路を提供することを目的とす
る。

（問題点を解決するための手段） 本発明は、上記問題点を解決するために、半導体集積回
路の入力部に並列又は直列に挿入されたキャパシタを入
力端子であるボンディング・パッドの直下に形成するよ
うにしたものである。

（作用） 本発明によれば、上記のように、ポンディングパッドか
ら内部回路に至る途中に必要なキャパシタ素子をポンデ
ィング部の直下に形成することができるので、大容量の
キャパシタの必要な半導体集積回路のチップサイズの縮
小を図ることができる。つまり、通常、ボンディング・
パッドは１辺が１００〜１２０μｍであるから、この直
下を全て利用すれば、１００００〜１４４００μｍ２の
面積を有効に利用できることになる。従って、収量が増
大し、ひいては半導体集積回路のコストを大幅に低減す
ることができる。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の第１の実施例を示すチップの部分断面
図であり、１１は半導体基板、１２は半導体基板１１の
表面を覆って形成された第１の酸化膜であり、半導体基
板中に形成された各種の素子と、それらを回路として構
成するために形成された第１層のＡｔ配線パターン１３
や第２層のＡＩ配線パターン（ボンディング・バンド）
１５が所望しない部分で無暗に接触しないようにするた
めのものである。

１４はＡｔ配線パターン１３と１５の間を電気的に絶縁
するための中間絶縁膜であって、この実施例ではＡｔ配
線パターン１３が溶融しない程度に低温で気相成長させ
て形成した酸化膜である。１６はボンディング・パッド
１５にボンディングされたポンディングワイヤ（電極引
き出し線）がポール状になり、ボンディング・パッドに
接着された状態を示している。

第１図から明らかなように、第１層のへｌ配線パターン
１３と第２層のＡｔ配線パターン１５が中間絶縁膜１４
をサントイソチ状にして、ボンディング・パッドの位置
にＭＯＭ　（金属−酸化膜−金属）構造のキャパシタを
形成している。従って、Ａｔ配線パターン１３の右端部
を接地し、更に、へ１配線バクーン１５を内部回路と接
続すれば、第２図（ａ）に示されるような、キャパシタ
４が、また、配線パターン１３の右端部−のみを内部回
路と接続すれば、第２図（ｂ）に示されるキャパシタ８
が形成される。

次に、第３図を用いて本発明の第２の実施例について説
明する。

第３図において、２１は半導体基板、２２は第１の酸化
膜（第１実施例の酸化膜１２と対応）、２３はＡＩ配線
パターン、２４はＡｔ配線パターン２３と同時に形成さ
れたＡＩ配線パターンの一部であって、ここではボンデ
ィング・バンドとして用いられている。

２５は基板からオーミック接触で電極を取り出している
コンタクト孔、２６はボンディングワイヤ（第１実施例
のボンディングワイヤ１６に対応）である。

第３図から明らかなように、ボンディング・パッド２４
と第１の酸化膜２２及び半導体基板２１でもってＭＯＳ
（金属−酸化膜一半導体）構造のキャパシタが形成され
ている。従って、Ａｔ配線パターン２３の右端を接地し
、ボンディング・パッド２４の一部を内部回路に接続す
れば、第２［１（ａ）に示されるキャパシタ４が、また
、Ａｔ配線パターン２３の右端部のみを内部回路と接続
すれば、第２図（ｂ）に示されるキャパシタ８が形成さ
れる。なお、Ａｔ配線パターン２３と半導体基板２１と
を同一電位にすることができない場合は、ボンディング
・パッド２４及びコンタクト孔２５を含む直下の周辺を
半導体基板２１と逆導電型にし、その接合を逆バイアス
にすればよい。

以上、説明したように、第２の実施例においては一層配
線構造の半導体集積回路においても、ボンディング・パ
ッド２４から内部回路に至る途中に必要なキャパシタ素
子をポンディング部の直下に形成することができ、大容
量のキャパシタの必要な半導体集積回路のチップサイズ
の縮小が可能となり、チップ収量の増大によって、半導
体コストの低減を図ることができる。

次に、第４図を用いて本発明の第３の実施例について説
明する。

第４図において、３１は半導体基板、３２は第１の酸化
膜、３３は第１層へ１配線パターン、３４は酸化膜（中
間絶縁膜）、３５は第２層ＡＩ配線パターン（ここでは
、主にボンディング・バンドとしての機能を有している
）、３６はボンディングワイヤを示している。また、３
７は第２層ＡＩ配線パターン３５と半導体基板３１をオ
ーミック・コンタクトさせるためのコンタクト孔を示し
ている。

第４図から明らかなように、ボンディング・パッド３５
と酸化膜３４と第１層＾ｌ配線パターンの三層によるＭ
ＯＭ構造のキャパシタが形成される。また、第１層ＡＩ
配線パターン３３と酸化膜３２と半導体基板３１の三層
によってＭＯ３構造によるやはりキャパシタが形成され
る。更に、ボンディング・パッド３５の左端はコンタク
ト孔３７を介して、半導体基板３１とオーミック接触さ
れているため、上記２種類のキャパシタは並列接続され
ていることなり、このボンディング・パッドの直下に形
成されるキャパシタの容量は両キャパシタの容量の合計
になる。ここで、第１層ＡＩ配線パターン３３を接地し
、更ニ、第２層＾ｌ配線パターン３５の一端を内部回路
と接続すれば、第２図（ａ）に示されるようなキャパシ
タ４が、また、第１層ＡＩ配線パターン３３の右端のみ
を内部回路と接続すれば、第２図（ｂ）に示されるよう
なキャパシタ８が形成される。なお、第２層ＡＩ配線パ
ターン３５がオーミックコンタクトしている半導体基板
は、第２の実施例と同様に、必要に応じて、基板全体か
ら電気的にアイソレートされた領域にする必要がある場
合は、その直下において、基板全体と異なる導電型とし
てＰＮ分離を行うべきである。

以上、説明したように、第３の実施例においては、ボン
ディング・パッドから内部回路に至る途中に必要なキャ
パシタ素子をボンディング部の直下に、第１及び第２実
施例に比較し、はぼ倍加された容量に形成することがで
き、更に、大容量のキャパシタを結合する場合において
も、まったくチップサイズの増加をもたらすことはない
。従って、大容量のキャパシタを含む、半導体集積回路
において、チップ縮小の効果はより太き（なり、収量の
増加、コストの大幅な低減を図ることができる。

以上、本発明の効果ついて種々述べてきたが、この効果
をより高めるために、 （１）ＭＯＳ、ＭＯＭ構造における酸化膜を薄くするた
めの加工、即ち、エツチングやその領域のみ、予め形成
されている酸化膜を除去し、その領域のみ、より薄い膜
や酸化膜以外のより誘電率の高い膜を再形成することに
より、容量を更に増加させる。

（２）上記実施例においてはＡ１配線を用いた単層配線
構造成いは二層配線構造の集積回路について説明したが
、ＡＩ以外の配線材料を用いたり、又は、三層配線構造
にするようにしてもよい。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果） 以上、詳細に説明したように、本発明によれば、ボンデ
ィング・パッドから内部回路に至る途中に必要なキャパ
シタ素子をポンディング部の直下に形成することができ
るので、大容量のキャパシタの必要な半導体集積回路の
チップサイズの縮小が可能である。つまり、通常、ボン
ディング・パッドは１辺が１００〜１２０μｍであるか
ら、この直下を全て利用すれば、１００００〜１４４０
０μｍ２の面積を有効に利用できることになる。従って
、収量が増大し、ひいては半導体集積回路のコストを大
幅に低減することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すチップの部分断面
図、第２図はチップの構成図、第３図は本発明の第２の
実施例を示すチップの部分断面図、第４図は本発明の第
３の実施例を示すチップの部分断面図である。 １．５・・・半導体集積回路（チップ）、２．６・・・
入力端子、３，７・・・半導体集積回路の内部回路、４
．８・・・キャパシタ、１１．２１．３１・・・半導体
基板、１２、２２．３２・・・第１の酸化膜、１３．２
３．３３・−ＡＩ配線パターン、１４．３４・・・酸化
膜（中間絶縁膜）　、１５゜２４、３５・・・ボンディ
ング・パッド（配線パターン）、１６、２６．３６・・
・ボンディングワイヤ、２５．３７・・・コンタクト孔
。

Claims (1)

【特許請求の範囲】
1. 内部回路と外部接続端子となるボンディング・パッドと
   の間にキャパシタが並列又は直列に挿入された回路を具
   備する半導体集積回路において、前記ボンディング・パ
   ッドの直下に形成される金属−絶縁膜−半導体の三層構
   造及び又は金属−絶縁膜−金属の三層構造を用いてキャ
   パシタを構成して成ることを特徴とする半導体集積回路
   。