JP3977053B2 - 容量素子及びその製造方法 - Google Patents
容量素子及びその製造方法 Download PDFInfo
- Publication number
- JP3977053B2 JP3977053B2 JP2001332371A JP2001332371A JP3977053B2 JP 3977053 B2 JP3977053 B2 JP 3977053B2 JP 2001332371 A JP2001332371 A JP 2001332371A JP 2001332371 A JP2001332371 A JP 2001332371A JP 3977053 B2 JP3977053 B2 JP 3977053B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- electrode
- wiring layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路においてアナログ回路等に使用される容量素子及びその製造方法に関する。
【０００２】
【従来の技術】
これまで、半導体集積回路（ＩＣ）において、高周波数領域で直流成分をカットするために容量素子が一般に用いられている。そして、外部部品削減や端子数削減等によるコストダウンという理由から容量素子をＩＣに内蔵することが求められていた。また、そのほか、ノイズ対策の容易さ等の理由からも容量素子をＩＣに内蔵することが求められていた。
【０００３】
従来、ＩＣに内蔵した容量素子には必ず寄生容量が存在する。この寄生容量は、容量素子が本来有する容量の誤差となり精度の低下を招来する原因となる。また、容量自体は電力を消費することはないが、寄生容量部で無駄な電力が消費されてしまう。このため、ＩＣにおける駆動増幅器にとっても、寄生容量が大きいとその分だけ駆動能力を上げる必要があり、この結果、消費電力が大きくなるという悪循環に陥ることにもなる。このように、ＩＣに内蔵した容量素子の寄生容量は、ＩＣの高速性能化の足かせともなっていた。
【０００４】
かかる寄生容量を低減すべく、ＭＯＳ（Metal-Oxide-Semiconductor）容量から、以下に述べる２層Ｐｏｌｙ容量やＭＩＭ（Metal-Insulator-Metal）容量等のプロセス開発がなされてきた。また、寄生容量の回路への影響を低減するための工夫が回路面やレイアウト面からなされてきた。
【０００５】
図１３は、従来の容量素子の構造を示す概略図であり、図１３（ａ）は、２層Ｐｏｌｙ容量の構造を示す断面図、図１３（ｂ）は、ＭＩＭ容量の構造を示す断面図である。
【０００６】
２層Ｐｏｌｙ容量は、図１３（ａ）に示すように、シリコン基板１００上の層間絶縁膜１０２中に、多結晶シリコン膜からなる下層電極１０４及び上層電極１０６を形成したものである。一方、ＭＩＭ容量は、図１３（ｂ）に示すように、シリコン基板１００上の層間絶縁膜１０２中にアルミニウムや、銅、窒化チタン等の金属からなる下層電極１０８及び上層電極１１０を形成したものである。最近は、寄生容量及び寄生抵抗の点で有利なＭＩＭ容量が主流となりつつある。
【０００７】
ＩＣに内蔵された容量素子は、その構造上、下層電極に寄生容量が付き易くなっている。このため、このような容量素子をＩＣに組み込むときには、回路的に寄生容量の影響を受け難い側に下層電極を使用する。すなわち、例えば、電位が固定される側に下層電極を使用する。そして、回路的に寄生容量の影響を受けやすい側に上層電極を使用するのが一般的となっている。
【０００８】
従来のＭＩＭ容量をＩＣに適用した例として、サンプル・アンド・ホールド回路に適用した場合を図１４を用いて説明する。図１４（ａ）は、サンプル・アンド・ホールド回路に用いられたＭＩＭ容量の構造を示す断面図であり、図１４（ｂ）は、ＭＩＭ容量の構造を示す上面図である。なお、図１４（ａ）の断面図は、図１４（ｂ）のＡ−Ａ′線断面を示している。また、図１４に示す容量素子には、配線層間等に形成された複数の層間絶縁膜が存在するが、以下の図１４の説明では、これら層間絶縁膜を一括して層間絶縁膜１２４と呼ぶこととする。
【０００９】
図１４（ａ）に示すように、サンプル・アンド・ホールド回路では、入力電圧が入力される入力部１１２と、出力電圧を出力する出力部１１４が、スイッチ１１６を介して接続されている。スイッチ１１６と出力部１１４との間には、ノード１１８が設けられ容量１２０が接続されている。容量１２０のノード１１８に対向する側が接地され電位が固定されている。この容量１２０として、ＭＩＭ容量が用いられる。
【００１０】
ＭＩＭ容量では、図１４（ａ）に示すように、基板１２２上に層間絶縁膜１２４を介して容量の下層電極としても機能する下層電極兼下部配線層１２６が形成されている。下層電極兼下部配線層１２６の上には、層間絶縁膜１２４を介して上層電極１２８が形成されている。そして、上層電極１２８上側には、層間絶縁膜１２４中に形成されたビア層１３０を介して上層電極１２８に接続する上部配線層１３２が形成されている。
【００１１】
サンプル・アンド・ホールド回路では、その動作中にノード１１８が高いインピーダンスとなる期間がある。このため、容量１２０に寄生容量が存在すると、その寄生容量を介してノイズが乗り易くなり誤差の原因となる。そこで、このようなサンプル・アンド・ホールド回路にＭＩＭ容量を適用する場合には、一般に、図１４（ａ）に示すように上層配線１２８がノード１１８に接続される。一方、下層電極兼下部配線層１２６が、接地され電位が固定される側となっている。このように、寄生容量の付き易い傾向にあるＭＩＭ容量の下層電極を固定電位とすることにより、寄生容量の影響を可能な限り低減しようとする工夫がなされていた。
【００１２】
【発明が解決しようとする課題】
上述のように、ＩＣに内蔵した容量素子の寄生容量を低減し或いは除去するために、プロセス開発や回路設計等の種々の観点からのアプローチがこれまでなされてきた。
【００１３】
しかしながら、上述した従来の容量素子では、十分に寄生容量を低減することができなかった。また、従来のＭＩＭ容量の構造では、外来ノイズの影響を受けやすいという難点も存在していた。
【００１４】
本発明の目的は、容量の精度低下や無駄な消費電力等の原因となる寄生容量を従来のものに比べて大幅に低減し、また、外部ノイズを遮蔽しうる容量素子及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的は、基板上に第１の絶縁膜を介して形成された下層電極と、前記下層電極上に第２の絶縁膜を介して形成された上層電極と、前記上層電極上に第３の絶縁膜を介して形成され、前記上層電極と電気的に接続された上部配線層と、前記基板と前記下層電極との間に形成され、前記上部配線層と電気的に接続された下部配線層と、前記第１乃至第３の絶縁膜に形成されたビアホール内に埋め込まれて形成され、前記上部配線層、前記下部配線層、及び中継用配線層を電気的に接続する複数の側部配線層とを有し、前記上部配線層、及び前記下部配線層が前記上層電極、及び前記下層電極を上下方向から被い、且つ前記複数の側部配線層が前記上層電極、及び前記下層電極を側方から囲むように形成された容量素子により達成される。
【００１７】
また、上記目的は、基板上に、第１の絶縁膜を介して下部配線層を形成する工程と、前記第１の絶縁膜上及び前記下部配線層上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜に埋め込まれ、前記第下部配線層に電気的に接続された第１のビア層を形成する工程と、前記第１のビア層が埋め込まれた前記第２の絶縁膜上に、前記第１のビア層を介して前記下部配線層に電気的に接続された中間配線層を形成する工程と、前記第２の絶縁膜上及び前記中間配線層上に、第３の絶縁膜を形成する工程と、前記第３の絶縁膜に埋め込まれ、前記中間配線層に電気的に接続された第２のビア層を形成する工程と、前記第２のビア層が埋め込まれた前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、前記第４の絶縁膜に埋め込まれ、前記第２のビア層に電気的に接続された中継用配線層を形成する工程と、前記中継用配線層が埋め込まれた前記第４の絶縁膜上に、下層電極を形成する工程と、前記下層電極上に、第５の絶縁膜を介して上層電極を形成する工程と、前記第４の絶縁膜上及び前記上層電極上に、第６の絶縁膜を形成する工程と、前記第６の絶縁膜に埋め込まれ、前記上層電極に電気的に接続された第３のビア層と、前記第６の絶縁膜に埋め込まれ、前記中継用配線層に電気的に接続された複数の側部配線層とを形成する工程と、前記第３のビア層及び前記複数の側部配線層が埋め込まれた前記第６の絶縁膜上に、前記第３のビア層と前記複数の側部配線層とに電気的に接続された上部配線層を形成する工程とを有し、前記下部配線層を形成する工程では、前記上層電極及び前記下層電極を下方から被うように前記下部配線層を形成し、前記複数の側部配線層を形成する工程では、前記上層電極及び前記下層電極を側方から囲むように前記複数の側部配線層を形成し、前記上部配線層を形成する工程では、前記上層電極及び前記下層電極を上方から被うように前記上部配線層を形成することを特徴とする容量素子の製造方法により達成される。
【００１９】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による容量素子及びその製造方法について図１乃至図４を用いて説明する。図１は、本実施形態による容量素子の構造を示す概略図、図２乃至図４は、本実施形態による容量素子の製造方法を示す工程断面図である。
【００２０】
まず、本実施形態による容量素子について図１を用いて説明する。図１（ａ）は、本実施形態による容量素子の構造を示す断面図、図１（ｂ）は、本実施形態による容量素子の構造を示す上面図である。図１（ａ）では、本実施形態による容量素子を、サンプル・アンド・ホールド回路に適用した場合を示している。サンプル・アンド・ホールド回路は、一般に、ＩＣ等においてＡ／Ｄ変換器等の入力電圧を標本化し、保持するために使用される回路である。なお、図１（ａ）は、図１（ｂ）のＡ−Ａ′線断面を示している。また、本実施形態による容量素子には、配線層間等に形成された複数の層間絶縁膜が存在するが、便宜上以下の説明では、これら層間絶縁膜を一括して層間絶縁膜１２と呼ぶこととする。
【００２１】
本実施形態による容量素子では、基板１０上に、層間絶縁膜１２を介して下部配線層１４が形成されている。下部配線層１４の上には、層間絶縁膜１２を介し中間配線層１６ａが形成されている。中間配線層１６ａ上には、層間絶縁膜１２を介してＭＩＭ容量の下層電極２２が形成されている。中間配線層と１６ａと下層電極２２とは、ビア層１８ａ、中継用配線層２０ａを介して電気的に接続されている。
【００２２】
下層電極２２上には、層間絶縁膜１２を介してＭＩＭ容量の上層電極２４が形成されている。上層電極２４上には、層間絶縁膜１２を介して上部配線層２８が形成されている。上層電極２４と上部配線層２８とは、ビア層２６ａを介して電気的に接続されている。
【００２３】
また、上部配線層２８は、ビア層２９、中間配線層１６ｂ、ビア層１８ｂ、中継用配線層２０ｂ、ビア層２６ｂを介して下部配線層１４に電気的に接続されている。中間配線層１６ｂは、中間配線層１６ａと同層に形成されている。中継用配線層２０ｂは、中継用配線層２０ａと同層に形成されている。
【００２４】
また、中継用配線層２０ａ、２０ｂと同層に中継用配線層２０ｃが形成されており、上部配線層２８と中継用配線層２０ｃとがビア層２６ｃを介して接続されている。ビア層２６ｃ及び中継用配線層２０ｃは、図１（ｂ）に示すように、下層電極２２及び上層電極２４の周囲を囲むように複数形成されている。
【００２５】
図１（ａ）に示すように、サンプル・アンド・ホールド回路では、入力電圧が入力される入力部３０と、出力電圧を出力する出力部３２が、スイッチ３４を介して接続されている。スイッチ３４と出力部３２との間には、ノード３６が設けられ容量３８が接続されている。容量３８のノード３６に対向する側が接地され電位が固定されている。この容量３８として、上記構造を有する本実施形態による容量素子が用いられる。
【００２６】
すなわち、サンプル・アンド・ホールド回路において、本実施形態による容量素子の中間配線層１６ａがノード３６に接続され、下部配線層１４に電気的に接続している上部配線層２８が、接地され電位が常時固定される側となっている。
【００２７】
本実施形態による容量素子は、下層電極２２と基板１０との間に形成された下部配線層１４と、下部配線層１４と上部配線層２８とを接続するビア層２９等からなる配線類と、下層電極２２及び上層電極２４の側方に形成されたビア層２６ｃとを有することに特徴がある。このように、ＭＩＭ容量の下層電極２２及び上層電極２４を配線類で被うことにより寄生容量が生じるのを防止することができる。さらに、ＭＩＭ容量の下層電極２２及び上層電極２４を被う配線類がシールドとして機能し、外来ノイズを遮蔽することができる。
【００２８】
ここで、上記構造を有する本実施形態による容量素子をサンプル・アンド・ホールド回路の容量３８として適用した場合の効果について説明する。
【００２９】
サンプル・アンド・ホールド回路では、スイッチ３４を短時間オンにすることにより、容量３８に入力電位を充電する。この期間をサンプリング期間という。次いで、スイッチ３４をオフにすると、容量３８に充電された電圧は保持され次にスイッチ３４をオンにするまで保持された電位は変化しない。この期間をホールド期間という。このホールド期間中は、ノード３６が高いインピーダンスとなるため、容量３８に寄生容量が存在すると、その寄生容量を介してノイズが乗りやすく誤差の原因となる。
【００３０】
本実施形態による容量素子のように、配線類により被われた下層電極２２を寄生容量の影響を受けやすいノード３６側の電極として使用し、上層電極２４を固定電位側とすることにより、寄生容量に影響されず、より精度の高い回路を実現することができる。
【００３１】
次に、本実施形態による容量素子の製造方法について図２乃至図４を用いて説明する。
【００３２】
まず、基板１０上に層間絶縁膜１２を形成する。次いで、層間絶縁膜１２上に、例えばアルミニウム膜を形成し、下部配線層１４にパターニングする（図２（ａ））。
【００３３】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に、下部配線層１４に達するビアホールを形成する。次いで、全面に金属膜を形成しビアホールに金属膜を埋め込む。次いで、ＣＭＰ（Chemical Mechanical Polishing）により、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、下部配線層１４に電気的に接続するビア層２９を形成する（図２（ｂ））。
【００３４】
次いで、全面に、例えばアルミニウム膜を形成し、通常のリソグラフィー技術により、中間配線層１６ａ、１６ｂにパターニングする（図２（ｃ））。
【００３５】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に、中間配線層１６ａに達するビアホールと、中間配線層１６ｂに達するビアホールとを形成する。次いで、全面に金属膜を形成し、これらビアホールに金属膜を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、中間配線層１６ａに電気的に接続するビア層１８ａと、中間配線層１６ｂに電気的に接続するビア層１８ｂとを形成する（図２（ｄ））。
【００３６】
次いで、銅配線プロセスに適用されるダマシン法を用いて中継用配線層２０ａ、２０ｂ、２０ｃを形成する。すなわち、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中にビア層１８ａ、１８ｂに達する溝と、いずれにも達しない溝とを形成する。次いで、全面に例えば銅膜を形成し、これら溝中に銅膜を埋め込む。 次いで、ＣＭＰにより、溝に埋め込まれたもの以外の余分な銅膜を除去する。こうして、ビア層１８ａに電気的に接続する中継用配線層２０ａと、ビア層１８ｂに電気的に接続する中継用配線層２０ｂと、いずれにも接続しない中継用配線層２０ｃとを形成する（図３（ａ））。
【００３７】
次いで、全面に、窒化チタン膜４０ａ、層間絶縁膜１２、窒化チタン膜４０ｂを順次形成する。（図３（ｂ））。
【００３８】
次いで、通常のリソグラフィー技術により、積層された窒化チタン膜４０ａ、層間絶縁膜１２、窒化チタン膜４０ｂをパターニングし、溝に埋め込まれた中継用配線層２０ａと接触する下層電極２２と、層間絶縁膜１２を介して下層電極２２に対向する上層電極２４とを形成する（図３（ｃ））。
【００３９】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に上層電極２４に達するビアホールと、中継用配線層２０ｂ、２０ｃに達するビアホールとを形成する。次いで、全面に金属膜を形成し、これらビアホールに金属膜を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、上層電極２４に電気的に接続するビア層２６ａと、中継用配線層２０ｂに電気的に接続するビア層２６ｂと、中継用配線層２０ｃに電気的に接続するビア層２６ｃとを形成する（図４（ａ））。
【００４０】
次いで、ビア層２６ａ、２６ｂ、２６ｃに接続する上部配線層２８を形成する。次いで、全面に、層間絶縁膜１２を形成し、本実施形態による容量素子の製造を終了する（図４（ｂ））。
【００４１】
このように、本実施形態によれば、ＭＩＭ容量の下層電極２２及び上層電極２４を配線類により上下側方から被うので、寄生容量が生じるのを防止することができ、また、外来ノイズを遮断することができる。
【００４２】
［第２実施形態］
本発明の第２実施形態による容量素子及びその製造方法について図５を用いて説明する。図５は、本実施形態による容量素子の構造を示す断面図である。なお、第１実施形態による容量素子及びその製造方法と同一の構成要素については同一の符号を付し説明を省略或いは簡略にする。
【００４３】
本実施形態による容量素子は、第１実施形態による容量素子の中継用配線層２０ａ、２０ｂ、２０ｃと中間配線層１６ａ、１６ｂとの間に、配線層を一層追加し、下層電極２２に対してアレイ状の配線パターンからなる配線容量を形成したものである。
【００４４】
すなわち、中継用配線層２０ａ、２０ｂ、２０ｃには、ビア層１８ａ、１８ｂ、１８ｃを介して、配線層４１ａ、４１ｂ、４１ｃが接続されている。
【００４５】
配線層４１ａのいずれかに、ビア層４２ａを介して中間配線層１６ａが接続している。配線層４１ｂは、ビア層４２ｂを介して中間配線層１６ｂに接続している。また、下部配線層１４には、中間配線層１６ａに接続していない配線層４１ａに対向するように、中間配線層１６ｃがビア層２９ａを介して接続されている。中継用配線層２０ａと配線層４１ａと中間配線層１６ｃとはほぼ同一の面積を有している。また、配線層４１ａと中間配線層１６ｃとは層間絶縁膜１２を介して対向している。
【００４６】
このように、本実施形態による容量素子は、中継用配線層２０ａ及び配線層４１ａと、中間配線層１６ｃとからなるアレイ状の配線パターンが配線間容量をなしていることに主たる特徴がある。このように、ＭＩＭ容量の下層電極２２と下部配線層１４との間にアレイ状の配線パターンからなる配線間容量を形成することにより、これらがＭＩＭ容量に対して一定比率の容量となるため、ＭＩＭ容量の精度の低下を防止することができる。
【００４７】
本実施形態による容量素子は、第１実施形態による容量素子の製造方法において、中継用配線層２０ａ、２０ｂ、２０ｃを形成する工程の前段に、配線層４１ａ、４１ｂ、４１ｃを形成する工程を追加することにより製造することができる。なお、中間配線層１６ａ、１６ｂを製造する際に、ビア層２９ａを介して下部配線層１４に接続され、配線層４１ａに対向する中間配線層１６ｃを同時に形成する必要がある。
【００４８】
このように、本実施形態によれば、ＭＩＭ容量の下層電極２２及び上層電極２４を配線類により上下側方から被うので、寄生容量が生じるのを防止することができ、また、外来ノイズを遮断することができる。さらに、下層電極２２に対してアレイ状の配線間容量を形成するので、より精度の高い容量を実現することができる。
【００４９】
なお、上記実施形態では、中継用配線層２０ａ及び配線層４１ａとの２層とからなるアレイ状の配線パターンを形成していたが、配線層４１ａのみならず複数の配線層を追加してアレイ状の配線パターンを構成してもよい。
【００５０】
この際、追加する複数の配線層及び配線層間のビア層を、同じ配線マスク及び同じビアマスクを用いたリソグラフィー技術により、配線層及びビア層を積み重ねて形成してもよい。こうすることで、簡単にアレイ状の配線パターンを形成することができる。
【００５１】
また、配線間容量を形成する中継用配線層２０ａ及び配線層４１ａと対向する中間配線層１６ｃの組み合わせの数は、下層電極の面積に比例するように設定することが望ましい。これにより、より正確に容量を算出することができ、より精度の高いＭＩＭ容量を得ることができる。
【００５２】
［第３実施形態］
本発明の第３実施形態による容量素子及びその製造方法について図６乃至図９を用いて説明する。図６は、本実施形態による容量素子の構造を示す概略図、図７乃至図９は、本実施形態による容量素子の製造方法を示す工程断面図である。なお、第１実施形態による容量素子及びその製造方法と同一の構成要素については同一の符号を付し説明を省略或いは簡略にする。
【００５３】
まず、本実施形態による容量素子について図６を用いて説明する。図６（ａ）は、本実施形態による容量素子の構造を示す断面図、図６（ｂ）は、本実施形態による容量素子の構造を示す上面図である。図６（ａ）では、第１実施形態と同様に、本実施形態による容量素子をサンプル・アンド・ホールド回路に適用した場合を示している。なお、図６（ａ）は、図６（ｂ）のＡ−Ａ′線断面を示している。
【００５４】
本実施形態による容量素子では、基板１０上に、層間絶縁膜１２を介してＭＩＭ容量の下層電極として機能する下層電極兼下部配線層４４が形成されている。下層電極兼下部配線層４４の上には、層間絶縁膜１２を介してＭＩＭ容量の上層電極４６が形成されている。上層電極４６上には、層間絶縁膜１２を介して中間配線層５０が形成されている。上層電極４６と中間配線層５０とは、ビア層４８を介して電気的に接続されている。
【００５５】
中間配線層５０上には、層間絶縁膜１２を介して上部配線層５２が形成されている。上部配線層５２は、ビア層５４、中間配線層５６、ビア層５８を介して下層電極兼下部配線層４４に電気的に接続されている。中間配線層５６は、中間配線層５０と同層に形成されている。
【００５６】
図６（ａ）に示すように、第１実施形態と同様に、サンプル・アンド・ホールド回路の容量３８として、上記構造を有する本実施形態による容量素子が用いられる。すなわち、サンプル・アンド・ホールド回路において、本実施形態による容量素子の中間配線層５０がノード３６に接続され、下層電極兼下部配線層４４に電気的に接続している上部配線層５２が、接地され電位が常時固定される側となっている。
【００５７】
本実施形態による容量素子は、上層電極４６の上側に、下層電極兼下部配線層４４に接続され、下層電極兼下部配線層４４とともにＭＩＭ容量の上層電極４６を挟む上部配線層５２を有することに主たる特徴がある。このように、下層電極兼下部配線層４４と上部配線層５２とにより上層電極４６を挟む構造とすることにより、寄生容量が生ずるのを抑えることができる。また、上部配線層５２がシールドとして機能し、外来のノイズから上層電極４６を遮断することができる。
【００５８】
次に、本実施形態による容量素子の製造方法について図７乃至９を用いて説明する。
【００５９】
まず、基板１０上に層間絶縁膜１２を形成する。次いで、層間絶縁膜１２上に、例えばアルミニウム膜を形成する。次いで、形成したアルミニウム膜を通常のリソグラフィー技術により、ＭＩＭ容量の下層電極及び配線として機能する下層電極兼下部配線層４４にパターニングする（図７（ａ））。
【００６０】
次いで、全面に、層間絶縁膜１２と窒化チタン膜６０とを順次形成する（図７（ｂ））。
【００６１】
次いで、通常のリソグラフィー技術により、層間絶縁膜１２及び窒化チタン膜６０をパターニングし、層間絶縁膜１２を介して下層電極兼下部配線層４４に対向する上層電極４６を形成する（図７（ｃ））。
【００６２】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に、上層電極４６に達するビアホール６２と、下層電極兼下部配線層４４に達するビアホール６４とを形成する（図７（ｄ））。
【００６３】
次いで、全面に金属膜を形成しビアホール６２、４４に金属膜を埋め込む。次いで、ＣＭＰにより、ビアホール６２、４４に埋め込まれたもの以外の余分な金属膜を除去する。こうして、上層電極４６に電気的に接続するビア層４８と、下層電極兼下部配線層４４に電気的に接続するビア層５４とを形成する（図８（ａ））。
【００６４】
次いで、全面に、例えばアルミニウム膜を形成する。次いで、通常のリソグラフィー技術により、形成したアルミニウム膜を各ビア層４８、５４に接続する中間配線層５０、５６にパターニングする（図８（ｂ））。
【００６５】
次いで、全面に、層間絶縁膜１２を形成し、下層電極兼下部配線層４４に接続する中間配線層５６に達するビアホール６６を形成する（図８（ｃ））。
【００６６】
次いで、全面に、金属膜を形成しビアホール６６に金属膜を埋め込む。次いで、ＣＭＰにより、ビアホール６６に埋め込まれたもの以外の余分な金属膜を除去する。こうして、中間配線層５６に電気的に接続するビア層５８を形成する（図９（ａ））。
【００６７】
次いで、全面に、例えばアルミニウム膜を形成し、通常のリソグラフィー技術により、アルミニウム膜をビア層５８に接続する上部配線層５２にパターニングする（図９（ｂ））。
【００６８】
次いで、全面に、層間絶縁膜１２を形成し、本実施形態による容量素子の製造を終了する（図９（ｃ））。
【００６９】
このように、本実施形態によれば、ＭＩＭ容量の上層電極４６を下層電極兼下部配線層４４と、下層電極兼下部配線層４４に電気的に接続された上部配線層５２とにより被うので、寄生容量が生じるのを防止することができ、また、外来ノイズを遮断することができる。
【００７０】
なお、第１実施形態において、ビア層２６ｃ及び中継用配線層２０ｃを、下層電極２２及び上層電極２４の周囲と囲むように複数形成していたように、本実施形態においても、下層電極兼下部配線層４４に接続されたビア層等を上層電極４６の周囲を囲むように複数形成してもよい。こうすることで、より効果的に外来ノイズを遮断することができる。
【００７１】
［第４実施形態］
本発明の第４実施形態による容量素子及びその製造方法について図１０乃至図１２を用いて説明する。図１０は、本実施形態による容量素子の構造を示す概略図、図１１及び図１２は、本実施形態による容量素子の製造方法を示す工程断面図である。なお、第１乃至第３実施形態による容量素子及びその製造方法と同一の構成要素については同一の符号を付し説明を省略或いは簡略にする。
【００７２】
まず、本実施形態による容量素子について図１０を用いて説明する。図１０（ａ）は、本実施形態による容量素子の構造を示す断面図、図１０（ｂ）は、本実施形態による容量素子の構造を示す上面図である。図１０（ａ）では、第１実施形態と同様に、本実施形態による容量素子をサンプル・アンド・ホールド回路に適用した場合を示している。なお、図１０（ａ）は、図１０（ｂ）のＡ−Ａ′線断面を示している。
【００７３】
本実施形態による容量素子では、図１０（ａ）に示すように、基板１０上に層間絶縁膜１２を介して下部配線層６８が形成されている。下部配線層６８上には、層間絶縁膜１２を介してＭＩＭ容量の下層電極７０が形成されている。下部配線層６８と下層電極７０とは、ビア層７２、中継用配線層７４を介して電気的に接続されている。
【００７４】
下層電極７０上には、層間絶縁膜１２を介してＭＩＭ容量の上層電極４６が形成されている。上層電極４６上には、層間絶縁膜１２を介して中間配線層５０が形成されている。上層電極４６と中間配線層５０とは、ビア層４８を介して電気的に接続されている。
【００７５】
中間配線層５０の上には、層間絶縁膜１２を介して上部配線層５２が形成されている。上部配線層５２は、ビア層７６、中継用配線層７８、ビア層８０、中間配線層５６、ビア層５８を介して下部配線層６８に電気的に接続されている。中継用配線層７８は、中継用配線層７４と同層に形成されている。中間配線層５６は、中間配線層５０と同層に形成されている。
【００７６】
サンプル・アンド・ホールド回路においては、第３実施形態と同様に、中間配線層５０がノード３６に接続され、下層電極７０に接続する上部配線層５２が、接地され電位が固定される側となっている。
【００７７】
本実施形態による容量素子は、上層電極４６の上側に、下部配線層６８に電気的に接続され、下部配線層６８とともにＭＩＭ容量の上層電極４６を挟む上部配線層５２を有することに主たる特徴がある。このように、下部配線層６８と上部配線層５２とにより上層電極４６を挟む構造とすることにより、寄生容量が生ずるのを抑えることができる。また、上部配線層５２がシールドとして機能し、外来のノイズから上層電極４６を遮断することができる。
【００７８】
次に、本実施形態による容量素子の製造方法について図１１及び図１２を用いて説明する。
【００７９】
まず、基板１０上に層間絶縁膜１２を形成する。次いで、層間絶縁膜１２上に、例えばアルミニウム膜を形成する。次いで、形成したアルミニウム膜を通常のリソグラフィー技術により、下部配線層６８にパターニングする（図１１（ａ））。
【００８０】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に下部配線層６８に達するビアホールを形成する。次いで、全面に、金属膜を形成しビアホール中に金属膜を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、下部配線層６８に電気的に接続するビア層７２、７６を形成する（図１１（ｂ））。
【００８１】
次いで、銅配線プロセスに適用されるダマシン法を用いて中継用配線層７４、７８を形成する。すなわち、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中にビア層７２、７６に達する溝を形成する。次いで、全面に例えば銅膜を形成し溝中に銅膜を埋め込む。次いで、ＣＭＰにより、溝に埋め込まれたもの以外の余分な銅膜を除去する。こうして、ビア層７２、７６に電気的に接続する中継用配線層７４、７８を形成する（図１１（ｃ））。
【００８２】
次いで、全面に、窒化チタン膜８２ａ、層間絶縁膜１２、窒化チタン膜８２ｂを順次形成する。（図１１（ｄ））。
【００８３】
次いで、通常のリソグラフィー技術により、積層された窒化チタン膜８２ａ、層間絶縁膜１２、窒化チタン膜８２ｂをパターニングし、溝に埋め込まれた中継用配線層７４と接触する下層電極７０と、層間絶縁膜１２を介して下層電極７０に対向する上層電極４６とを形成する（図１２（ａ））。
【００８４】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に上層電極４６に達するビアホールと、中継用配線層７８に達するビアホールとを形成する。次いで、全面に金属膜を形成しビアホールに金属膜を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、上層電極４６に電気的に接続するビア層４８と、中継用配線層７８に電気的に接続するビア層８０とを形成する（図１２（ｂ））。
【００８５】
次いで、第１実施形態と同様に、ビア層４８に接続する中間配線層５０と、ビア層８０に接続する中間配線層５６とを形成する。次いで、全面に層間絶縁膜１２を形成した後、中間配線層５６にビア層５８を介して接続する上部配線層５２を形成する。次いで、全面に層間絶縁膜１２を形成し、本実施形態による容量素子の製造を終了する（図１２（ｃ））。
【００８６】
このように、本実施形態によれば、ＭＩＭ容量の上層電極４６を下部配線層６８と、下部配線層６８に電気的に接続する上部配線層５２とにより被うので、寄生容量が生じるのを防止することができ、また、外来ノイズを遮断することができる。
【００８７】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００８８】
例えば、上記実施形態では、下部配線層１４や、中間配線層１６ａ、１６ｂ、上部配線層２８、下層電極兼下部配線層４４、中間配線層５０、上部配線層５２、中間配線層５６、下部配線層６８等の配線層を、通常のリソグラフィー技術によりアルミニウム配線として形成していたが、これら配線層を、ダマシン法により銅配線として形成してもよい。
【００８９】
また、上記実施形態では、本発明による容量素子をサンプル・アンド・ホールド回路に適用した場合を示していたが、適用可能な回路はサンプル・アンド・ホールド回路に限定されるものではない。他の回路に適用する場合においても、サンプル・アンド・ホールド回路に適用した場合と同様に電位等を考慮して、上層電極及び下層電極の接続を決定することが望ましい。
【００９０】
以上詳述したように、本発明による容量素子及びその製造方法の特徴をまとめると以下の通りになる。
【００９１】
（付記１） 基板上に第１の絶縁膜を介して形成された下層電極と、前記下層電極に対して第２の絶縁膜を介して対向する上層電極と、前記基板と前記下層電極の間に形成され、前記上層電極に電気的に接続された下部配線層とを有することを特徴とする容量素子。
【００９２】
（付記２） 付記１記載の容量素子において、前記上層電極に電気的に接続され、前記下層電極を側方から被うように形成された側部配線層を更に有することを特徴とする容量素子。
【００９３】
（付記３） 付記１又は２記載の容量素子において、前記下層電極と前記下部配線層との間に、前記下層電極に接続された第１の配線パターンと、前記第１の配線パターンに対向し、前記下部配線層に接続された第２の配線パターンとを更に有することを特徴とする容量素子。
【００９４】
（付記４） 付記３記載の容量素子において、前記第１の配線パターンは、複数の配線容量用配線層がアレイ状に配列されたものであり、前記第２の配線パターンは、前記第１の配線パターンの配線容量用配線層の各々に対向するように配列された複数の配線容量用配線層がアレイ状に配列されたものであることを特徴とする容量素子。
【００９５】
（付記５） 基板上に第１の絶縁膜を介して形成された下層電極と、前記下層電極に対して第２の絶縁膜を介して対向する上層電極と、前記基板と前記下層電極の間に形成され、前記下層電極に電気的に接続された下部配線層と、前記上層電極上に第３の絶縁膜を介して形成され、前記下部配線層に電気的に接続された上部配線層とを有することを特徴とする容量素子。
【００９６】
（付記６） 付記５記載の容量素子において、前記下層電極に電気的に接続され、前記下層電極を側方から被うように形成された側部配線層を更に有することを特徴とする容量素子。
【００９７】
（付記７） 基板上に第１の絶縁膜を介して下層電極を形成する工程と、前記下層電極に対して第２の絶縁膜を介して対向する上層電極を形成する工程とを有する容量素子の製造方法であって、前記基板と前記下層電極の間に、前記上層電極に電気的に接続された下部配線層を形成する工程を更に有することを特徴とする容量素子の製造方法。
【００９８】
（付記８） 付記７記載の容量素子の製造方法において、前記上層電極に電気的に接続され、前記下層電極を側方から被う側部配線層を形成する工程を更に有することを特徴とする容量素子の製造方法。
【００９９】
（付記９） 付記７又は８記載の容量素子の製造方法において、前記下層電極と前記下部配線層との間に、前記下層電極に接続された第１の配線パターンを形成する工程と、前記第１の配線パターンに対向し、前記下部配線層に接続された第２の配線パターンとを形成する工程とを更に有することを特徴とする容量素子の製造方法。
【０１００】
（付記１０） 付記９記載の容量素子の製造方法において、複数の配線容量用配線層をアレイ状に配列するように形成して前記第１の配線パターンを形成し、前記第１の配線パターンの配線容量用配線層の各々に対向するように、複数の配線容量用配線層をアレイ状に配列するように形成して前記第２の配線パターンを形成することを特徴とする容量素子の製造方法。
【０１０１】
（付記１１） 付記９又は１０記載の容量素子の製造方法において、前記第１の配線パターン及び前記第２の配線パターンの形成には、同一の配線形成用マスク及びビア形成用マスクを用いることを特徴とする容量素子の製造方法。
【０１０２】
（付記１２） 基板上に第１の絶縁膜を介して下層電極を形成する工程と、前記下層電極に対して第２の絶縁膜を介して対向する上層電極を形成する工程と、前記基板と前記下層電極の間に、前記下層電極に電気的に接続された下部配線層を形成する工程と、前記上層電極上に第３の絶縁膜を介して、前記下部配線層に電気的に接続された上部配線層を形成する工程とを有することを特徴とする容量素子の製造方法。
【０１０３】
（付記１３） 付記１２記載の容量素子の製造方法において、前記下層電極に電気的に接続され、前記下層電極を側方から被う側部配線層を形成する工程を更に有することを特徴とする容量素子の製造方法。
【０１０４】
【発明の効果】
以上の通り、本発明によれば、基板上に第１の絶縁膜を介して形成された下層電極と、下層電極に対して第２の絶縁膜を介して対向する上層電極と、基板と下層電極の間に形成され、上層電極に電気的に接続された下部配線層とを有するので、容量の精度低下や無駄な消費電力等の原因となる寄生容量を従来のものに比べて大幅に低減することができ、また、外部ノイズを遮蔽することができる。
【０１０５】
また、基板上に第１の絶縁膜を介して形成された下層電極と、下層電極に対して第２の絶縁膜を介して対向する上層電極と、基板と前記下層電極の間に形成され、下層電極に電気的に接続された下部配線層と、上層電極上に第３の絶縁膜を介して形成され、下部配線層に電気的に接続された上部配線層とを有するので、同様に寄生容量を大幅に低減することができ、また、外来ノイズを遮蔽することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による容量素子の構造を示す概略図である。
【図２】本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その３）である。
【図５】本発明の第２実施形態による容量素子の構造を示す断面図である。
【図６】本発明の第３実施形態による容量素子の構造を示す概略図である。
【図７】本発明の第３実施形態による容量素子の製造方法を示す工程断面図（その１）である。
【図８】本発明の第３実施形態による容量素子の製造方法を示す工程断面図（その２）である。
【図９】本発明の第３実施形態による容量素子の製造方法を示す工程断面図（その３）である。
【図１０】本発明の第４実施形態による容量素子の構造を示す概略図である。
【図１１】本発明の第４実施形態による容量素子の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第４実施形態による容量素子の製造方法を示す工程断面図（その２）である。
【図１３】従来の容量素子の構造を示す概略図である。
【図１４】従来の容量素子をサンプリング・アンド・ホールド回路に適用した場合を示す概略図である。
【符号の説明】
１０…基板
１２…層間絶縁膜
１４…下部配線層
１６ａ、１６ｂ、１６ｃ…中間配線層
１８ａ、１８ｂ、１８ｃ…ビア層
２０ａ、２０ｂ、２０ｃ…中継用配線層
２２…下層電極
２４…上層電極
２６ａ、２６ｂ、２６ｃ…ビア層
２８…上部配線層
２９、２９ａ…ビア層
３０…入力部
３２…出力部
３４…スイッチ
３６…ノード
３８…容量
４０ａ、４０ｂ…窒化チタン膜
４１ａ、４１ｂ、４１ｃ…配線層
４２ａ、４２ｂ…ビア層
４４…下層電極兼下部配線層
４６…上層電極
４８…ビア層
５０…中間配線層
５２…上部配線層
５４…ビア層
５６…中間配線層
５８…ビア層
６０…窒化チタン膜
６２…ビアホール
６４…ビアホール
６６…ビアホール
６８…下部配線層
７０…下層電極
７２…ビア層
７４…中継用配線層
７６…ビア層
７８…中継用配線層
８０…ビア層
８２ａ、８２ｂ…窒化チタン膜
１００…シリコン基板
１０２…層間絶縁膜
１０４…下層電極
１０６…上層電極
１０８…下層電極
１１０…上層電極
１１２…入力部
１１４…出力部
１１６…スイッチ
１１８…ノード
１２０…容量
１２２…基板
１２４…層間絶縁膜
１２６…下層電極兼下部配線層
１２８…上層電極
１３０…ビア層
１３２…上部配線層
【発明の属する技術分野】
本発明は、半導体集積回路においてアナログ回路等に使用される容量素子及びその製造方法に関する。
【０００２】
【従来の技術】
これまで、半導体集積回路（ＩＣ）において、高周波数領域で直流成分をカットするために容量素子が一般に用いられている。そして、外部部品削減や端子数削減等によるコストダウンという理由から容量素子をＩＣに内蔵することが求められていた。また、そのほか、ノイズ対策の容易さ等の理由からも容量素子をＩＣに内蔵することが求められていた。
【０００３】
従来、ＩＣに内蔵した容量素子には必ず寄生容量が存在する。この寄生容量は、容量素子が本来有する容量の誤差となり精度の低下を招来する原因となる。また、容量自体は電力を消費することはないが、寄生容量部で無駄な電力が消費されてしまう。このため、ＩＣにおける駆動増幅器にとっても、寄生容量が大きいとその分だけ駆動能力を上げる必要があり、この結果、消費電力が大きくなるという悪循環に陥ることにもなる。このように、ＩＣに内蔵した容量素子の寄生容量は、ＩＣの高速性能化の足かせともなっていた。
【０００４】
かかる寄生容量を低減すべく、ＭＯＳ（Metal-Oxide-Semiconductor）容量から、以下に述べる２層Ｐｏｌｙ容量やＭＩＭ（Metal-Insulator-Metal）容量等のプロセス開発がなされてきた。また、寄生容量の回路への影響を低減するための工夫が回路面やレイアウト面からなされてきた。
【０００５】
図１３は、従来の容量素子の構造を示す概略図であり、図１３（ａ）は、２層Ｐｏｌｙ容量の構造を示す断面図、図１３（ｂ）は、ＭＩＭ容量の構造を示す断面図である。
【０００６】
２層Ｐｏｌｙ容量は、図１３（ａ）に示すように、シリコン基板１００上の層間絶縁膜１０２中に、多結晶シリコン膜からなる下層電極１０４及び上層電極１０６を形成したものである。一方、ＭＩＭ容量は、図１３（ｂ）に示すように、シリコン基板１００上の層間絶縁膜１０２中にアルミニウムや、銅、窒化チタン等の金属からなる下層電極１０８及び上層電極１１０を形成したものである。最近は、寄生容量及び寄生抵抗の点で有利なＭＩＭ容量が主流となりつつある。
【０００７】
ＩＣに内蔵された容量素子は、その構造上、下層電極に寄生容量が付き易くなっている。このため、このような容量素子をＩＣに組み込むときには、回路的に寄生容量の影響を受け難い側に下層電極を使用する。すなわち、例えば、電位が固定される側に下層電極を使用する。そして、回路的に寄生容量の影響を受けやすい側に上層電極を使用するのが一般的となっている。
【０００８】
従来のＭＩＭ容量をＩＣに適用した例として、サンプル・アンド・ホールド回路に適用した場合を図１４を用いて説明する。図１４（ａ）は、サンプル・アンド・ホールド回路に用いられたＭＩＭ容量の構造を示す断面図であり、図１４（ｂ）は、ＭＩＭ容量の構造を示す上面図である。なお、図１４（ａ）の断面図は、図１４（ｂ）のＡ−Ａ′線断面を示している。また、図１４に示す容量素子には、配線層間等に形成された複数の層間絶縁膜が存在するが、以下の図１４の説明では、これら層間絶縁膜を一括して層間絶縁膜１２４と呼ぶこととする。
【０００９】
図１４（ａ）に示すように、サンプル・アンド・ホールド回路では、入力電圧が入力される入力部１１２と、出力電圧を出力する出力部１１４が、スイッチ１１６を介して接続されている。スイッチ１１６と出力部１１４との間には、ノード１１８が設けられ容量１２０が接続されている。容量１２０のノード１１８に対向する側が接地され電位が固定されている。この容量１２０として、ＭＩＭ容量が用いられる。
【００１０】
ＭＩＭ容量では、図１４（ａ）に示すように、基板１２２上に層間絶縁膜１２４を介して容量の下層電極としても機能する下層電極兼下部配線層１２６が形成されている。下層電極兼下部配線層１２６の上には、層間絶縁膜１２４を介して上層電極１２８が形成されている。そして、上層電極１２８上側には、層間絶縁膜１２４中に形成されたビア層１３０を介して上層電極１２８に接続する上部配線層１３２が形成されている。
【００１１】
サンプル・アンド・ホールド回路では、その動作中にノード１１８が高いインピーダンスとなる期間がある。このため、容量１２０に寄生容量が存在すると、その寄生容量を介してノイズが乗り易くなり誤差の原因となる。そこで、このようなサンプル・アンド・ホールド回路にＭＩＭ容量を適用する場合には、一般に、図１４（ａ）に示すように上層配線１２８がノード１１８に接続される。一方、下層電極兼下部配線層１２６が、接地され電位が固定される側となっている。このように、寄生容量の付き易い傾向にあるＭＩＭ容量の下層電極を固定電位とすることにより、寄生容量の影響を可能な限り低減しようとする工夫がなされていた。
【００１２】
【発明が解決しようとする課題】
上述のように、ＩＣに内蔵した容量素子の寄生容量を低減し或いは除去するために、プロセス開発や回路設計等の種々の観点からのアプローチがこれまでなされてきた。
【００１３】
しかしながら、上述した従来の容量素子では、十分に寄生容量を低減することができなかった。また、従来のＭＩＭ容量の構造では、外来ノイズの影響を受けやすいという難点も存在していた。
【００１４】
本発明の目的は、容量の精度低下や無駄な消費電力等の原因となる寄生容量を従来のものに比べて大幅に低減し、また、外部ノイズを遮蔽しうる容量素子及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的は、基板上に第１の絶縁膜を介して形成された下層電極と、前記下層電極上に第２の絶縁膜を介して形成された上層電極と、前記上層電極上に第３の絶縁膜を介して形成され、前記上層電極と電気的に接続された上部配線層と、前記基板と前記下層電極との間に形成され、前記上部配線層と電気的に接続された下部配線層と、前記第１乃至第３の絶縁膜に形成されたビアホール内に埋め込まれて形成され、前記上部配線層、前記下部配線層、及び中継用配線層を電気的に接続する複数の側部配線層とを有し、前記上部配線層、及び前記下部配線層が前記上層電極、及び前記下層電極を上下方向から被い、且つ前記複数の側部配線層が前記上層電極、及び前記下層電極を側方から囲むように形成された容量素子により達成される。
【００１７】
また、上記目的は、基板上に、第１の絶縁膜を介して下部配線層を形成する工程と、前記第１の絶縁膜上及び前記下部配線層上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜に埋め込まれ、前記第下部配線層に電気的に接続された第１のビア層を形成する工程と、前記第１のビア層が埋め込まれた前記第２の絶縁膜上に、前記第１のビア層を介して前記下部配線層に電気的に接続された中間配線層を形成する工程と、前記第２の絶縁膜上及び前記中間配線層上に、第３の絶縁膜を形成する工程と、前記第３の絶縁膜に埋め込まれ、前記中間配線層に電気的に接続された第２のビア層を形成する工程と、前記第２のビア層が埋め込まれた前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、前記第４の絶縁膜に埋め込まれ、前記第２のビア層に電気的に接続された中継用配線層を形成する工程と、前記中継用配線層が埋め込まれた前記第４の絶縁膜上に、下層電極を形成する工程と、前記下層電極上に、第５の絶縁膜を介して上層電極を形成する工程と、前記第４の絶縁膜上及び前記上層電極上に、第６の絶縁膜を形成する工程と、前記第６の絶縁膜に埋め込まれ、前記上層電極に電気的に接続された第３のビア層と、前記第６の絶縁膜に埋め込まれ、前記中継用配線層に電気的に接続された複数の側部配線層とを形成する工程と、前記第３のビア層及び前記複数の側部配線層が埋め込まれた前記第６の絶縁膜上に、前記第３のビア層と前記複数の側部配線層とに電気的に接続された上部配線層を形成する工程とを有し、前記下部配線層を形成する工程では、前記上層電極及び前記下層電極を下方から被うように前記下部配線層を形成し、前記複数の側部配線層を形成する工程では、前記上層電極及び前記下層電極を側方から囲むように前記複数の側部配線層を形成し、前記上部配線層を形成する工程では、前記上層電極及び前記下層電極を上方から被うように前記上部配線層を形成することを特徴とする容量素子の製造方法により達成される。
【００１９】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による容量素子及びその製造方法について図１乃至図４を用いて説明する。図１は、本実施形態による容量素子の構造を示す概略図、図２乃至図４は、本実施形態による容量素子の製造方法を示す工程断面図である。
【００２０】
まず、本実施形態による容量素子について図１を用いて説明する。図１（ａ）は、本実施形態による容量素子の構造を示す断面図、図１（ｂ）は、本実施形態による容量素子の構造を示す上面図である。図１（ａ）では、本実施形態による容量素子を、サンプル・アンド・ホールド回路に適用した場合を示している。サンプル・アンド・ホールド回路は、一般に、ＩＣ等においてＡ／Ｄ変換器等の入力電圧を標本化し、保持するために使用される回路である。なお、図１（ａ）は、図１（ｂ）のＡ−Ａ′線断面を示している。また、本実施形態による容量素子には、配線層間等に形成された複数の層間絶縁膜が存在するが、便宜上以下の説明では、これら層間絶縁膜を一括して層間絶縁膜１２と呼ぶこととする。
【００２１】
本実施形態による容量素子では、基板１０上に、層間絶縁膜１２を介して下部配線層１４が形成されている。下部配線層１４の上には、層間絶縁膜１２を介し中間配線層１６ａが形成されている。中間配線層１６ａ上には、層間絶縁膜１２を介してＭＩＭ容量の下層電極２２が形成されている。中間配線層と１６ａと下層電極２２とは、ビア層１８ａ、中継用配線層２０ａを介して電気的に接続されている。
【００２２】
下層電極２２上には、層間絶縁膜１２を介してＭＩＭ容量の上層電極２４が形成されている。上層電極２４上には、層間絶縁膜１２を介して上部配線層２８が形成されている。上層電極２４と上部配線層２８とは、ビア層２６ａを介して電気的に接続されている。
【００２３】
また、上部配線層２８は、ビア層２９、中間配線層１６ｂ、ビア層１８ｂ、中継用配線層２０ｂ、ビア層２６ｂを介して下部配線層１４に電気的に接続されている。中間配線層１６ｂは、中間配線層１６ａと同層に形成されている。中継用配線層２０ｂは、中継用配線層２０ａと同層に形成されている。
【００２４】
また、中継用配線層２０ａ、２０ｂと同層に中継用配線層２０ｃが形成されており、上部配線層２８と中継用配線層２０ｃとがビア層２６ｃを介して接続されている。ビア層２６ｃ及び中継用配線層２０ｃは、図１（ｂ）に示すように、下層電極２２及び上層電極２４の周囲を囲むように複数形成されている。
【００２５】
図１（ａ）に示すように、サンプル・アンド・ホールド回路では、入力電圧が入力される入力部３０と、出力電圧を出力する出力部３２が、スイッチ３４を介して接続されている。スイッチ３４と出力部３２との間には、ノード３６が設けられ容量３８が接続されている。容量３８のノード３６に対向する側が接地され電位が固定されている。この容量３８として、上記構造を有する本実施形態による容量素子が用いられる。
【００２６】
すなわち、サンプル・アンド・ホールド回路において、本実施形態による容量素子の中間配線層１６ａがノード３６に接続され、下部配線層１４に電気的に接続している上部配線層２８が、接地され電位が常時固定される側となっている。
【００２７】
本実施形態による容量素子は、下層電極２２と基板１０との間に形成された下部配線層１４と、下部配線層１４と上部配線層２８とを接続するビア層２９等からなる配線類と、下層電極２２及び上層電極２４の側方に形成されたビア層２６ｃとを有することに特徴がある。このように、ＭＩＭ容量の下層電極２２及び上層電極２４を配線類で被うことにより寄生容量が生じるのを防止することができる。さらに、ＭＩＭ容量の下層電極２２及び上層電極２４を被う配線類がシールドとして機能し、外来ノイズを遮蔽することができる。
【００２８】
ここで、上記構造を有する本実施形態による容量素子をサンプル・アンド・ホールド回路の容量３８として適用した場合の効果について説明する。
【００２９】
サンプル・アンド・ホールド回路では、スイッチ３４を短時間オンにすることにより、容量３８に入力電位を充電する。この期間をサンプリング期間という。次いで、スイッチ３４をオフにすると、容量３８に充電された電圧は保持され次にスイッチ３４をオンにするまで保持された電位は変化しない。この期間をホールド期間という。このホールド期間中は、ノード３６が高いインピーダンスとなるため、容量３８に寄生容量が存在すると、その寄生容量を介してノイズが乗りやすく誤差の原因となる。
【００３０】
本実施形態による容量素子のように、配線類により被われた下層電極２２を寄生容量の影響を受けやすいノード３６側の電極として使用し、上層電極２４を固定電位側とすることにより、寄生容量に影響されず、より精度の高い回路を実現することができる。
【００３１】
次に、本実施形態による容量素子の製造方法について図２乃至図４を用いて説明する。
【００３２】
まず、基板１０上に層間絶縁膜１２を形成する。次いで、層間絶縁膜１２上に、例えばアルミニウム膜を形成し、下部配線層１４にパターニングする（図２（ａ））。
【００３３】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に、下部配線層１４に達するビアホールを形成する。次いで、全面に金属膜を形成しビアホールに金属膜を埋め込む。次いで、ＣＭＰ（Chemical Mechanical Polishing）により、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、下部配線層１４に電気的に接続するビア層２９を形成する（図２（ｂ））。
【００３４】
次いで、全面に、例えばアルミニウム膜を形成し、通常のリソグラフィー技術により、中間配線層１６ａ、１６ｂにパターニングする（図２（ｃ））。
【００３５】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に、中間配線層１６ａに達するビアホールと、中間配線層１６ｂに達するビアホールとを形成する。次いで、全面に金属膜を形成し、これらビアホールに金属膜を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、中間配線層１６ａに電気的に接続するビア層１８ａと、中間配線層１６ｂに電気的に接続するビア層１８ｂとを形成する（図２（ｄ））。
【００３６】
次いで、銅配線プロセスに適用されるダマシン法を用いて中継用配線層２０ａ、２０ｂ、２０ｃを形成する。すなわち、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中にビア層１８ａ、１８ｂに達する溝と、いずれにも達しない溝とを形成する。次いで、全面に例えば銅膜を形成し、これら溝中に銅膜を埋め込む。 次いで、ＣＭＰにより、溝に埋め込まれたもの以外の余分な銅膜を除去する。こうして、ビア層１８ａに電気的に接続する中継用配線層２０ａと、ビア層１８ｂに電気的に接続する中継用配線層２０ｂと、いずれにも接続しない中継用配線層２０ｃとを形成する（図３（ａ））。
【００３７】
次いで、全面に、窒化チタン膜４０ａ、層間絶縁膜１２、窒化チタン膜４０ｂを順次形成する。（図３（ｂ））。
【００３８】
次いで、通常のリソグラフィー技術により、積層された窒化チタン膜４０ａ、層間絶縁膜１２、窒化チタン膜４０ｂをパターニングし、溝に埋め込まれた中継用配線層２０ａと接触する下層電極２２と、層間絶縁膜１２を介して下層電極２２に対向する上層電極２４とを形成する（図３（ｃ））。
【００３９】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に上層電極２４に達するビアホールと、中継用配線層２０ｂ、２０ｃに達するビアホールとを形成する。次いで、全面に金属膜を形成し、これらビアホールに金属膜を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、上層電極２４に電気的に接続するビア層２６ａと、中継用配線層２０ｂに電気的に接続するビア層２６ｂと、中継用配線層２０ｃに電気的に接続するビア層２６ｃとを形成する（図４（ａ））。
【００４０】
次いで、ビア層２６ａ、２６ｂ、２６ｃに接続する上部配線層２８を形成する。次いで、全面に、層間絶縁膜１２を形成し、本実施形態による容量素子の製造を終了する（図４（ｂ））。
【００４１】
このように、本実施形態によれば、ＭＩＭ容量の下層電極２２及び上層電極２４を配線類により上下側方から被うので、寄生容量が生じるのを防止することができ、また、外来ノイズを遮断することができる。
【００４２】
［第２実施形態］
本発明の第２実施形態による容量素子及びその製造方法について図５を用いて説明する。図５は、本実施形態による容量素子の構造を示す断面図である。なお、第１実施形態による容量素子及びその製造方法と同一の構成要素については同一の符号を付し説明を省略或いは簡略にする。
【００４３】
本実施形態による容量素子は、第１実施形態による容量素子の中継用配線層２０ａ、２０ｂ、２０ｃと中間配線層１６ａ、１６ｂとの間に、配線層を一層追加し、下層電極２２に対してアレイ状の配線パターンからなる配線容量を形成したものである。
【００４４】
すなわち、中継用配線層２０ａ、２０ｂ、２０ｃには、ビア層１８ａ、１８ｂ、１８ｃを介して、配線層４１ａ、４１ｂ、４１ｃが接続されている。
【００４５】
配線層４１ａのいずれかに、ビア層４２ａを介して中間配線層１６ａが接続している。配線層４１ｂは、ビア層４２ｂを介して中間配線層１６ｂに接続している。また、下部配線層１４には、中間配線層１６ａに接続していない配線層４１ａに対向するように、中間配線層１６ｃがビア層２９ａを介して接続されている。中継用配線層２０ａと配線層４１ａと中間配線層１６ｃとはほぼ同一の面積を有している。また、配線層４１ａと中間配線層１６ｃとは層間絶縁膜１２を介して対向している。
【００４６】
このように、本実施形態による容量素子は、中継用配線層２０ａ及び配線層４１ａと、中間配線層１６ｃとからなるアレイ状の配線パターンが配線間容量をなしていることに主たる特徴がある。このように、ＭＩＭ容量の下層電極２２と下部配線層１４との間にアレイ状の配線パターンからなる配線間容量を形成することにより、これらがＭＩＭ容量に対して一定比率の容量となるため、ＭＩＭ容量の精度の低下を防止することができる。
【００４７】
本実施形態による容量素子は、第１実施形態による容量素子の製造方法において、中継用配線層２０ａ、２０ｂ、２０ｃを形成する工程の前段に、配線層４１ａ、４１ｂ、４１ｃを形成する工程を追加することにより製造することができる。なお、中間配線層１６ａ、１６ｂを製造する際に、ビア層２９ａを介して下部配線層１４に接続され、配線層４１ａに対向する中間配線層１６ｃを同時に形成する必要がある。
【００４８】
このように、本実施形態によれば、ＭＩＭ容量の下層電極２２及び上層電極２４を配線類により上下側方から被うので、寄生容量が生じるのを防止することができ、また、外来ノイズを遮断することができる。さらに、下層電極２２に対してアレイ状の配線間容量を形成するので、より精度の高い容量を実現することができる。
【００４９】
なお、上記実施形態では、中継用配線層２０ａ及び配線層４１ａとの２層とからなるアレイ状の配線パターンを形成していたが、配線層４１ａのみならず複数の配線層を追加してアレイ状の配線パターンを構成してもよい。
【００５０】
この際、追加する複数の配線層及び配線層間のビア層を、同じ配線マスク及び同じビアマスクを用いたリソグラフィー技術により、配線層及びビア層を積み重ねて形成してもよい。こうすることで、簡単にアレイ状の配線パターンを形成することができる。
【００５１】
また、配線間容量を形成する中継用配線層２０ａ及び配線層４１ａと対向する中間配線層１６ｃの組み合わせの数は、下層電極の面積に比例するように設定することが望ましい。これにより、より正確に容量を算出することができ、より精度の高いＭＩＭ容量を得ることができる。
【００５２】
［第３実施形態］
本発明の第３実施形態による容量素子及びその製造方法について図６乃至図９を用いて説明する。図６は、本実施形態による容量素子の構造を示す概略図、図７乃至図９は、本実施形態による容量素子の製造方法を示す工程断面図である。なお、第１実施形態による容量素子及びその製造方法と同一の構成要素については同一の符号を付し説明を省略或いは簡略にする。
【００５３】
まず、本実施形態による容量素子について図６を用いて説明する。図６（ａ）は、本実施形態による容量素子の構造を示す断面図、図６（ｂ）は、本実施形態による容量素子の構造を示す上面図である。図６（ａ）では、第１実施形態と同様に、本実施形態による容量素子をサンプル・アンド・ホールド回路に適用した場合を示している。なお、図６（ａ）は、図６（ｂ）のＡ−Ａ′線断面を示している。
【００５４】
本実施形態による容量素子では、基板１０上に、層間絶縁膜１２を介してＭＩＭ容量の下層電極として機能する下層電極兼下部配線層４４が形成されている。下層電極兼下部配線層４４の上には、層間絶縁膜１２を介してＭＩＭ容量の上層電極４６が形成されている。上層電極４６上には、層間絶縁膜１２を介して中間配線層５０が形成されている。上層電極４６と中間配線層５０とは、ビア層４８を介して電気的に接続されている。
【００５５】
中間配線層５０上には、層間絶縁膜１２を介して上部配線層５２が形成されている。上部配線層５２は、ビア層５４、中間配線層５６、ビア層５８を介して下層電極兼下部配線層４４に電気的に接続されている。中間配線層５６は、中間配線層５０と同層に形成されている。
【００５６】
図６（ａ）に示すように、第１実施形態と同様に、サンプル・アンド・ホールド回路の容量３８として、上記構造を有する本実施形態による容量素子が用いられる。すなわち、サンプル・アンド・ホールド回路において、本実施形態による容量素子の中間配線層５０がノード３６に接続され、下層電極兼下部配線層４４に電気的に接続している上部配線層５２が、接地され電位が常時固定される側となっている。
【００５７】
本実施形態による容量素子は、上層電極４６の上側に、下層電極兼下部配線層４４に接続され、下層電極兼下部配線層４４とともにＭＩＭ容量の上層電極４６を挟む上部配線層５２を有することに主たる特徴がある。このように、下層電極兼下部配線層４４と上部配線層５２とにより上層電極４６を挟む構造とすることにより、寄生容量が生ずるのを抑えることができる。また、上部配線層５２がシールドとして機能し、外来のノイズから上層電極４６を遮断することができる。
【００５８】
次に、本実施形態による容量素子の製造方法について図７乃至９を用いて説明する。
【００５９】
まず、基板１０上に層間絶縁膜１２を形成する。次いで、層間絶縁膜１２上に、例えばアルミニウム膜を形成する。次いで、形成したアルミニウム膜を通常のリソグラフィー技術により、ＭＩＭ容量の下層電極及び配線として機能する下層電極兼下部配線層４４にパターニングする（図７（ａ））。
【００６０】
次いで、全面に、層間絶縁膜１２と窒化チタン膜６０とを順次形成する（図７（ｂ））。
【００６１】
次いで、通常のリソグラフィー技術により、層間絶縁膜１２及び窒化チタン膜６０をパターニングし、層間絶縁膜１２を介して下層電極兼下部配線層４４に対向する上層電極４６を形成する（図７（ｃ））。
【００６２】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に、上層電極４６に達するビアホール６２と、下層電極兼下部配線層４４に達するビアホール６４とを形成する（図７（ｄ））。
【００６３】
次いで、全面に金属膜を形成しビアホール６２、４４に金属膜を埋め込む。次いで、ＣＭＰにより、ビアホール６２、４４に埋め込まれたもの以外の余分な金属膜を除去する。こうして、上層電極４６に電気的に接続するビア層４８と、下層電極兼下部配線層４４に電気的に接続するビア層５４とを形成する（図８（ａ））。
【００６４】
次いで、全面に、例えばアルミニウム膜を形成する。次いで、通常のリソグラフィー技術により、形成したアルミニウム膜を各ビア層４８、５４に接続する中間配線層５０、５６にパターニングする（図８（ｂ））。
【００６５】
次いで、全面に、層間絶縁膜１２を形成し、下層電極兼下部配線層４４に接続する中間配線層５６に達するビアホール６６を形成する（図８（ｃ））。
【００６６】
次いで、全面に、金属膜を形成しビアホール６６に金属膜を埋め込む。次いで、ＣＭＰにより、ビアホール６６に埋め込まれたもの以外の余分な金属膜を除去する。こうして、中間配線層５６に電気的に接続するビア層５８を形成する（図９（ａ））。
【００６７】
次いで、全面に、例えばアルミニウム膜を形成し、通常のリソグラフィー技術により、アルミニウム膜をビア層５８に接続する上部配線層５２にパターニングする（図９（ｂ））。
【００６８】
次いで、全面に、層間絶縁膜１２を形成し、本実施形態による容量素子の製造を終了する（図９（ｃ））。
【００６９】
このように、本実施形態によれば、ＭＩＭ容量の上層電極４６を下層電極兼下部配線層４４と、下層電極兼下部配線層４４に電気的に接続された上部配線層５２とにより被うので、寄生容量が生じるのを防止することができ、また、外来ノイズを遮断することができる。
【００７０】
なお、第１実施形態において、ビア層２６ｃ及び中継用配線層２０ｃを、下層電極２２及び上層電極２４の周囲と囲むように複数形成していたように、本実施形態においても、下層電極兼下部配線層４４に接続されたビア層等を上層電極４６の周囲を囲むように複数形成してもよい。こうすることで、より効果的に外来ノイズを遮断することができる。
【００７１】
［第４実施形態］
本発明の第４実施形態による容量素子及びその製造方法について図１０乃至図１２を用いて説明する。図１０は、本実施形態による容量素子の構造を示す概略図、図１１及び図１２は、本実施形態による容量素子の製造方法を示す工程断面図である。なお、第１乃至第３実施形態による容量素子及びその製造方法と同一の構成要素については同一の符号を付し説明を省略或いは簡略にする。
【００７２】
まず、本実施形態による容量素子について図１０を用いて説明する。図１０（ａ）は、本実施形態による容量素子の構造を示す断面図、図１０（ｂ）は、本実施形態による容量素子の構造を示す上面図である。図１０（ａ）では、第１実施形態と同様に、本実施形態による容量素子をサンプル・アンド・ホールド回路に適用した場合を示している。なお、図１０（ａ）は、図１０（ｂ）のＡ−Ａ′線断面を示している。
【００７３】
本実施形態による容量素子では、図１０（ａ）に示すように、基板１０上に層間絶縁膜１２を介して下部配線層６８が形成されている。下部配線層６８上には、層間絶縁膜１２を介してＭＩＭ容量の下層電極７０が形成されている。下部配線層６８と下層電極７０とは、ビア層７２、中継用配線層７４を介して電気的に接続されている。
【００７４】
下層電極７０上には、層間絶縁膜１２を介してＭＩＭ容量の上層電極４６が形成されている。上層電極４６上には、層間絶縁膜１２を介して中間配線層５０が形成されている。上層電極４６と中間配線層５０とは、ビア層４８を介して電気的に接続されている。
【００７５】
中間配線層５０の上には、層間絶縁膜１２を介して上部配線層５２が形成されている。上部配線層５２は、ビア層７６、中継用配線層７８、ビア層８０、中間配線層５６、ビア層５８を介して下部配線層６８に電気的に接続されている。中継用配線層７８は、中継用配線層７４と同層に形成されている。中間配線層５６は、中間配線層５０と同層に形成されている。
【００７６】
サンプル・アンド・ホールド回路においては、第３実施形態と同様に、中間配線層５０がノード３６に接続され、下層電極７０に接続する上部配線層５２が、接地され電位が固定される側となっている。
【００７７】
本実施形態による容量素子は、上層電極４６の上側に、下部配線層６８に電気的に接続され、下部配線層６８とともにＭＩＭ容量の上層電極４６を挟む上部配線層５２を有することに主たる特徴がある。このように、下部配線層６８と上部配線層５２とにより上層電極４６を挟む構造とすることにより、寄生容量が生ずるのを抑えることができる。また、上部配線層５２がシールドとして機能し、外来のノイズから上層電極４６を遮断することができる。
【００７８】
次に、本実施形態による容量素子の製造方法について図１１及び図１２を用いて説明する。
【００７９】
まず、基板１０上に層間絶縁膜１２を形成する。次いで、層間絶縁膜１２上に、例えばアルミニウム膜を形成する。次いで、形成したアルミニウム膜を通常のリソグラフィー技術により、下部配線層６８にパターニングする（図１１（ａ））。
【００８０】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に下部配線層６８に達するビアホールを形成する。次いで、全面に、金属膜を形成しビアホール中に金属膜を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、下部配線層６８に電気的に接続するビア層７２、７６を形成する（図１１（ｂ））。
【００８１】
次いで、銅配線プロセスに適用されるダマシン法を用いて中継用配線層７４、７８を形成する。すなわち、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中にビア層７２、７６に達する溝を形成する。次いで、全面に例えば銅膜を形成し溝中に銅膜を埋め込む。次いで、ＣＭＰにより、溝に埋め込まれたもの以外の余分な銅膜を除去する。こうして、ビア層７２、７６に電気的に接続する中継用配線層７４、７８を形成する（図１１（ｃ））。
【００８２】
次いで、全面に、窒化チタン膜８２ａ、層間絶縁膜１２、窒化チタン膜８２ｂを順次形成する。（図１１（ｄ））。
【００８３】
次いで、通常のリソグラフィー技術により、積層された窒化チタン膜８２ａ、層間絶縁膜１２、窒化チタン膜８２ｂをパターニングし、溝に埋め込まれた中継用配線層７４と接触する下層電極７０と、層間絶縁膜１２を介して下層電極７０に対向する上層電極４６とを形成する（図１２（ａ））。
【００８４】
次いで、全面に、層間絶縁膜１２を形成し、層間絶縁膜１２中に上層電極４６に達するビアホールと、中継用配線層７８に達するビアホールとを形成する。次いで、全面に金属膜を形成しビアホールに金属膜を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め込まれたもの以外の余分な金属膜を除去する。こうして、上層電極４６に電気的に接続するビア層４８と、中継用配線層７８に電気的に接続するビア層８０とを形成する（図１２（ｂ））。
【００８５】
次いで、第１実施形態と同様に、ビア層４８に接続する中間配線層５０と、ビア層８０に接続する中間配線層５６とを形成する。次いで、全面に層間絶縁膜１２を形成した後、中間配線層５６にビア層５８を介して接続する上部配線層５２を形成する。次いで、全面に層間絶縁膜１２を形成し、本実施形態による容量素子の製造を終了する（図１２（ｃ））。
【００８６】
このように、本実施形態によれば、ＭＩＭ容量の上層電極４６を下部配線層６８と、下部配線層６８に電気的に接続する上部配線層５２とにより被うので、寄生容量が生じるのを防止することができ、また、外来ノイズを遮断することができる。
【００８７】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００８８】
例えば、上記実施形態では、下部配線層１４や、中間配線層１６ａ、１６ｂ、上部配線層２８、下層電極兼下部配線層４４、中間配線層５０、上部配線層５２、中間配線層５６、下部配線層６８等の配線層を、通常のリソグラフィー技術によりアルミニウム配線として形成していたが、これら配線層を、ダマシン法により銅配線として形成してもよい。
【００８９】
また、上記実施形態では、本発明による容量素子をサンプル・アンド・ホールド回路に適用した場合を示していたが、適用可能な回路はサンプル・アンド・ホールド回路に限定されるものではない。他の回路に適用する場合においても、サンプル・アンド・ホールド回路に適用した場合と同様に電位等を考慮して、上層電極及び下層電極の接続を決定することが望ましい。
【００９０】
以上詳述したように、本発明による容量素子及びその製造方法の特徴をまとめると以下の通りになる。
【００９１】
（付記１） 基板上に第１の絶縁膜を介して形成された下層電極と、前記下層電極に対して第２の絶縁膜を介して対向する上層電極と、前記基板と前記下層電極の間に形成され、前記上層電極に電気的に接続された下部配線層とを有することを特徴とする容量素子。
【００９２】
（付記２） 付記１記載の容量素子において、前記上層電極に電気的に接続され、前記下層電極を側方から被うように形成された側部配線層を更に有することを特徴とする容量素子。
【００９３】
（付記３） 付記１又は２記載の容量素子において、前記下層電極と前記下部配線層との間に、前記下層電極に接続された第１の配線パターンと、前記第１の配線パターンに対向し、前記下部配線層に接続された第２の配線パターンとを更に有することを特徴とする容量素子。
【００９４】
（付記４） 付記３記載の容量素子において、前記第１の配線パターンは、複数の配線容量用配線層がアレイ状に配列されたものであり、前記第２の配線パターンは、前記第１の配線パターンの配線容量用配線層の各々に対向するように配列された複数の配線容量用配線層がアレイ状に配列されたものであることを特徴とする容量素子。
【００９５】
（付記５） 基板上に第１の絶縁膜を介して形成された下層電極と、前記下層電極に対して第２の絶縁膜を介して対向する上層電極と、前記基板と前記下層電極の間に形成され、前記下層電極に電気的に接続された下部配線層と、前記上層電極上に第３の絶縁膜を介して形成され、前記下部配線層に電気的に接続された上部配線層とを有することを特徴とする容量素子。
【００９６】
（付記６） 付記５記載の容量素子において、前記下層電極に電気的に接続され、前記下層電極を側方から被うように形成された側部配線層を更に有することを特徴とする容量素子。
【００９７】
（付記７） 基板上に第１の絶縁膜を介して下層電極を形成する工程と、前記下層電極に対して第２の絶縁膜を介して対向する上層電極を形成する工程とを有する容量素子の製造方法であって、前記基板と前記下層電極の間に、前記上層電極に電気的に接続された下部配線層を形成する工程を更に有することを特徴とする容量素子の製造方法。
【００９８】
（付記８） 付記７記載の容量素子の製造方法において、前記上層電極に電気的に接続され、前記下層電極を側方から被う側部配線層を形成する工程を更に有することを特徴とする容量素子の製造方法。
【００９９】
（付記９） 付記７又は８記載の容量素子の製造方法において、前記下層電極と前記下部配線層との間に、前記下層電極に接続された第１の配線パターンを形成する工程と、前記第１の配線パターンに対向し、前記下部配線層に接続された第２の配線パターンとを形成する工程とを更に有することを特徴とする容量素子の製造方法。
【０１００】
（付記１０） 付記９記載の容量素子の製造方法において、複数の配線容量用配線層をアレイ状に配列するように形成して前記第１の配線パターンを形成し、前記第１の配線パターンの配線容量用配線層の各々に対向するように、複数の配線容量用配線層をアレイ状に配列するように形成して前記第２の配線パターンを形成することを特徴とする容量素子の製造方法。
【０１０１】
（付記１１） 付記９又は１０記載の容量素子の製造方法において、前記第１の配線パターン及び前記第２の配線パターンの形成には、同一の配線形成用マスク及びビア形成用マスクを用いることを特徴とする容量素子の製造方法。
【０１０２】
（付記１２） 基板上に第１の絶縁膜を介して下層電極を形成する工程と、前記下層電極に対して第２の絶縁膜を介して対向する上層電極を形成する工程と、前記基板と前記下層電極の間に、前記下層電極に電気的に接続された下部配線層を形成する工程と、前記上層電極上に第３の絶縁膜を介して、前記下部配線層に電気的に接続された上部配線層を形成する工程とを有することを特徴とする容量素子の製造方法。
【０１０３】
（付記１３） 付記１２記載の容量素子の製造方法において、前記下層電極に電気的に接続され、前記下層電極を側方から被う側部配線層を形成する工程を更に有することを特徴とする容量素子の製造方法。
【０１０４】
【発明の効果】
以上の通り、本発明によれば、基板上に第１の絶縁膜を介して形成された下層電極と、下層電極に対して第２の絶縁膜を介して対向する上層電極と、基板と下層電極の間に形成され、上層電極に電気的に接続された下部配線層とを有するので、容量の精度低下や無駄な消費電力等の原因となる寄生容量を従来のものに比べて大幅に低減することができ、また、外部ノイズを遮蔽することができる。
【０１０５】
また、基板上に第１の絶縁膜を介して形成された下層電極と、下層電極に対して第２の絶縁膜を介して対向する上層電極と、基板と前記下層電極の間に形成され、下層電極に電気的に接続された下部配線層と、上層電極上に第３の絶縁膜を介して形成され、下部配線層に電気的に接続された上部配線層とを有するので、同様に寄生容量を大幅に低減することができ、また、外来ノイズを遮蔽することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による容量素子の構造を示す概略図である。
【図２】本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その３）である。
【図５】本発明の第２実施形態による容量素子の構造を示す断面図である。
【図６】本発明の第３実施形態による容量素子の構造を示す概略図である。
【図７】本発明の第３実施形態による容量素子の製造方法を示す工程断面図（その１）である。
【図８】本発明の第３実施形態による容量素子の製造方法を示す工程断面図（その２）である。
【図９】本発明の第３実施形態による容量素子の製造方法を示す工程断面図（その３）である。
【図１０】本発明の第４実施形態による容量素子の構造を示す概略図である。
【図１１】本発明の第４実施形態による容量素子の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第４実施形態による容量素子の製造方法を示す工程断面図（その２）である。
【図１３】従来の容量素子の構造を示す概略図である。
【図１４】従来の容量素子をサンプリング・アンド・ホールド回路に適用した場合を示す概略図である。
【符号の説明】
１０…基板
１２…層間絶縁膜
１４…下部配線層
１６ａ、１６ｂ、１６ｃ…中間配線層
１８ａ、１８ｂ、１８ｃ…ビア層
２０ａ、２０ｂ、２０ｃ…中継用配線層
２２…下層電極
２４…上層電極
２６ａ、２６ｂ、２６ｃ…ビア層
２８…上部配線層
２９、２９ａ…ビア層
３０…入力部
３２…出力部
３４…スイッチ
３６…ノード
３８…容量
４０ａ、４０ｂ…窒化チタン膜
４１ａ、４１ｂ、４１ｃ…配線層
４２ａ、４２ｂ…ビア層
４４…下層電極兼下部配線層
４６…上層電極
４８…ビア層
５０…中間配線層
５２…上部配線層
５４…ビア層
５６…中間配線層
５８…ビア層
６０…窒化チタン膜
６２…ビアホール
６４…ビアホール
６６…ビアホール
６８…下部配線層
７０…下層電極
７２…ビア層
７４…中継用配線層
７６…ビア層
７８…中継用配線層
８０…ビア層
８２ａ、８２ｂ…窒化チタン膜
１００…シリコン基板
１０２…層間絶縁膜
１０４…下層電極
１０６…上層電極
１０８…下層電極
１１０…上層電極
１１２…入力部
１１４…出力部
１１６…スイッチ
１１８…ノード
１２０…容量
１２２…基板
１２４…層間絶縁膜
１２６…下層電極兼下部配線層
１２８…上層電極
１３０…ビア層
１３２…上部配線層
Claims (4)
- 基板上に第１の絶縁膜を介して形成された下層電極と、
前記下層電極上に第２の絶縁膜を介して形成された上層電極と、
前記上層電極上に第３の絶縁膜を介して形成され、前記上層電極と電気的に接続された上部配線層と、
前記基板と前記下層電極との間に形成され、前記上部配線層と電気的に接続された下部配線層と、
前記第１乃至第３の絶縁膜に形成されたビアホール内に埋め込まれて形成され、前記上部配線層、前記下部配線層、及び中継用配線層を電気的に接続する複数の側部配線層とを有し、
前記上部配線層、及び前記下部配線層が前記上層電極、及び前記下層電極を上下方向から被い、且つ前記複数の側部配線層が前記上層電極、及び前記下層電極を側方から囲むように形成された容量素子。 - 請求項１記載の容量素子において、
前記下層電極と前記下部配線層との間に、前記下層電極に接続された第１の配線パターンと、
前記第１の配線パターンと前記下部配線層との間に、前記下部配線層に接続された第２の配線パターンとを更に有する
ことを特徴とする容量素子。 - 請求項２記載の容量素子において、
前記第１の配線パターンは、複数の配線容量用配線層が平面的にアレイ状に配列されたものであり、
前記第２の配線パターンは、前記第１の配線パターンの配線容量用配線層の各々に平行な複数の配線容量用配線層が平面的にアレイ状に配列されたものである
ことを特徴とする容量素子。 - 基板上に、第１の絶縁膜を介して下部配線層を形成する工程と、
前記第１の絶縁膜上及び前記下部配線層上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に埋め込まれ、前記第下部配線層に電気的に接続された第１のビア層を形成する工程と、
前記第１のビア層が埋め込まれた前記第２の絶縁膜上に、前記第１のビア層を介して前記下部配線層に電気的に接続された中間配線層を形成する工程と、
前記第２の絶縁膜上及び前記中間配線層上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に埋め込まれ、前記中間配線層に電気的に接続された第２のビア層を形成する工程と、
前記第２のビア層が埋め込まれた前記第３の絶縁膜上に、第４の絶縁膜を形成する工程と、
前記第４の絶縁膜に埋め込まれ、前記第２のビア層に電気的に接続された中継用配線層を形成する工程と、
前記中継用配線層が埋め込まれた前記第４の絶縁膜上に、下層電極を形成する工程と、
前記下層電極上に、第５の絶縁膜を介して上層電極を形成する工程と、
前記第４の絶縁膜上及び前記上層電極上に、第６の絶縁膜を形成する工程と、
前記第６の絶縁膜に埋め込まれ、前記上層電極に電気的に接続された第３のビア層と、前記第６の絶縁膜に埋め込まれ、前記中継用配線層に電気的に接続された複数の側部配線層とを形成する工程と、
前記第３のビア層及び前記複数の側部配線層が埋め込まれた前記第６の絶縁膜上に、前記第３のビア層と前記複数の側部配線層とに電気的に接続された上部配線層を形成する工程とを有し、
前記下部配線層を形成する工程では、前記上層電極及び前記下層電極を下方から被うように前記下部配線層を形成し、
前記複数の側部配線層を形成する工程では、前記上層電極及び前記下層電極を側方から 囲むように前記複数の側部配線層を形成し、
前記上部配線層を形成する工程では、前記上層電極及び前記下層電極を上方から被うように前記上部配線層を形成する
ことを特徴とする容量素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332371A JP3977053B2 (ja) | 2001-10-30 | 2001-10-30 | 容量素子及びその製造方法 |
| KR1020020014653A KR100777902B1 (ko) | 2001-10-30 | 2002-03-19 | 용량 소자 및 그 제조 방법 |
| US10/102,798 US6646860B2 (en) | 2001-10-30 | 2002-03-22 | Capacitor and method for fabricating the same |
| TW091105610A TW543053B (en) | 2001-10-30 | 2002-03-22 | Capacitor and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332371A JP3977053B2 (ja) | 2001-10-30 | 2001-10-30 | 容量素子及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003133424A JP2003133424A (ja) | 2003-05-09 |
| JP2003133424A5 JP2003133424A5 (ja) | 2005-04-07 |
| JP3977053B2 true JP3977053B2 (ja) | 2007-09-19 |
Family
ID=19147793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001332371A Expired - Lifetime JP3977053B2 (ja) | 2001-10-30 | 2001-10-30 | 容量素子及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6646860B2 (ja) |
| JP (1) | JP3977053B2 (ja) |
| KR (1) | KR100777902B1 (ja) |
| TW (1) | TW543053B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6873185B2 (en) * | 2002-06-19 | 2005-03-29 | Viasic, Inc. | Logic array devices having complex macro-cell architecture and methods facilitating use of same |
| JP2004327619A (ja) * | 2003-04-23 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| US6940707B2 (en) * | 2003-07-03 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Differential capacitor, differential antenna element, and differential resonator |
| US7390518B2 (en) * | 2003-07-11 | 2008-06-24 | Cadbury Adams Usa, Llc | Stain removing chewing gum composition |
| US7187536B2 (en) * | 2003-08-28 | 2007-03-06 | Tessera, Inc. | Structure and method of making a capacitor having low equivalent series resistance |
| JP3954561B2 (ja) * | 2003-11-27 | 2007-08-08 | 沖電気工業株式会社 | 半導体集積回路の多層化電源ラインおよびそのレイアウト方法 |
| US7335966B2 (en) * | 2004-02-26 | 2008-02-26 | Triad Semiconductor, Inc. | Configurable integrated circuit capacitor array using via mask layers |
| US7449371B2 (en) * | 2004-04-02 | 2008-11-11 | Triad Semiconductor | VIA configurable architecture for customization of analog circuitry in a semiconductor device |
| US7334208B1 (en) | 2004-11-09 | 2008-02-19 | Viasic, Inc. | Customization of structured ASIC devices using pre-process extraction of routing information |
| KR100794521B1 (ko) | 2005-12-17 | 2008-01-16 | 삼성전자주식회사 | 커패시터 어레이 |
| JP2007294848A (ja) * | 2006-03-30 | 2007-11-08 | Eudyna Devices Inc | キャパシタおよび電子回路 |
| US7411270B2 (en) * | 2006-04-03 | 2008-08-12 | Freescale Semiconductor, Inc. | Composite capacitor and method for forming the same |
| US7692309B2 (en) * | 2007-09-06 | 2010-04-06 | Viasic, Inc. | Configuring structured ASIC fabric using two non-adjacent via layers |
| US7626802B2 (en) * | 2007-10-19 | 2009-12-01 | Oh Young Joo | Metal capacitor and manufacturing method thereof |
| JP5104403B2 (ja) * | 2008-02-29 | 2012-12-19 | 富士通株式会社 | キャパシタ |
| US8362589B2 (en) * | 2008-11-21 | 2013-01-29 | Xilinx, Inc. | Integrated capacitor with cabled plates |
| US9287350B2 (en) * | 2014-07-22 | 2016-03-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal capacitor |
| JP6384553B2 (ja) * | 2017-02-07 | 2018-09-05 | 株式会社ソシオネクスト | 容量素子、容量アレイおよびａ／ｄ変換器 |
| FI128165B (en) | 2018-05-18 | 2019-11-29 | Corle Oy | body sensor |
| CN110323334B (zh) * | 2019-07-09 | 2023-03-24 | 四川中微芯成科技有限公司 | 一种用寄生电容做adc电容的结构及方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508301B2 (ja) | 1989-10-23 | 1996-06-19 | 日本電気株式会社 | 半導体集積回路 |
| US5330931A (en) * | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
| US5814850A (en) * | 1995-08-22 | 1998-09-29 | Nippon Steel Corporation | Semiconductor device including a capacitor responsible for a power supply voltage to semiconductor device and capable of blocking an increased voltage |
| US5633781A (en) * | 1995-12-22 | 1997-05-27 | International Business Machines Corporation | Isolated sidewall capacitor having a compound plate electrode |
| US5926359A (en) * | 1996-04-01 | 1999-07-20 | International Business Machines Corporation | Metal-insulator-metal capacitor |
| US6078072A (en) * | 1997-10-01 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor |
| JP3842111B2 (ja) * | 2001-11-13 | 2006-11-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-10-30 JP JP2001332371A patent/JP3977053B2/ja not_active Expired - Lifetime
-
2002
- 2002-03-19 KR KR1020020014653A patent/KR100777902B1/ko active IP Right Grant
- 2002-03-22 US US10/102,798 patent/US6646860B2/en not_active Expired - Lifetime
- 2002-03-22 TW TW091105610A patent/TW543053B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6646860B2 (en) | 2003-11-11 |
| TW543053B (en) | 2003-07-21 |
| US20030081371A1 (en) | 2003-05-01 |
| JP2003133424A (ja) | 2003-05-09 |
| KR100777902B1 (ko) | 2007-11-21 |
| KR20030035765A (ko) | 2003-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3977053B2 (ja) | 容量素子及びその製造方法 | |
| JP4947849B2 (ja) | 半導体装置およびその製造方法 | |
| JP4937489B2 (ja) | 受動素子を有する半導体デバイスおよびそれを作製する方法 | |
| US5949098A (en) | Semiconductor integrated circuit having an improved arrangement of power supply lines to reduce noise occurring therein | |
| JP4707330B2 (ja) | 半導体装置およびその製造方法 | |
| US20140091431A1 (en) | Semiconductor device | |
| JP3746979B2 (ja) | 半導体装置及びその製造方法 | |
| KR101337075B1 (ko) | 집적 커패시터의 차폐 | |
| US6417556B1 (en) | High K dielectric de-coupling capacitor embedded in backend interconnect | |
| JP2010140972A (ja) | 半導体装置 | |
| JP2010225880A (ja) | 半導体装置及びその製造方法 | |
| US6323099B1 (en) | High k interconnect de-coupling capacitor with damascene process | |
| WO2003061010A2 (en) | Integrated ground shield | |
| JP2001177056A (ja) | 半導体集積回路装置 | |
| JP2004119461A (ja) | 半導体装置及びその製造方法 | |
| JP2005072233A (ja) | 半導体装置 | |
| KR101159112B1 (ko) | 가변 용량 캐패시터 및 그 제조방법 | |
| JPH07312415A (ja) | 半導体集積回路 | |
| JPS63108763A (ja) | 半導体集積回路 | |
| KR20030093115A (ko) | 반도체 집적 회로 장치 | |
| US6977805B2 (en) | Capacitor element, semiconductor integrated circuit and method of manufacturing those | |
| JPH04286150A (ja) | 半導体集積回路装置 | |
| US20050115740A1 (en) | Multilayered power supply line for semiconductor integrated circuit and layout method thereof | |
| JP2544749B2 (ja) | 半導体集積回路 | |
| JPS63184358A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040601 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040601 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050509 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070518 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070619 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070620 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3977053 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140629 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |