JP2007294848A - キャパシタおよび電子回路 - Google Patents

Abstract

【課題】キャパシタの極性による容量値の差を抑制することが可能なキャパシタおよび電子回路を提供すること
【解決手段】本発明は、基板（１０）上に設けられた下部電極（１２ａ、１２ｂ）と、下部電極（１２ａ、１２ｂ）上に設けられた誘電体膜（１４ａ、１４ｂ）と、誘電体膜（１４ａ、１４ｂ）上に設けられた上部電極（１６ａ、１６ｂ）とを有する２つのサブキャパシタ（２０ａ、２０ｂ）と、２つのサブキャパシタ（２０ａ、２０ｂ）のそれぞれの下部電極（１２ａ、１２ｂ）は、それぞれ他方の上部電極（１６ｂ、１６ａ）と相互に接続する２つの接続部（Ｌ１，Ｌ２）と、を具備するキャパシタおよび電子回路である。
【選択図】図２

Description

本発明は、キャパシタおよび電子回路に関し、特に、２つのサブキャパシタを有するキャパシタおよび電子回路に関する。

基板上に下部電極、誘電体膜および上部電極を形成したＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタは例えば集積回路等の電子回路に用いられている。電子回路の中には、対称な２つの回路を有する電子回路がある。このような対称な２つの回路は対称に動作することが求められる。対称な２つの回路を有する電子回路として、例えばフッシュプル型増幅回路がある。プッシュプル型増幅回路は、２組の増幅回路が対称に接続され、互いに逆相で動作する増幅回路である。プッシュプル型増幅回路によれば、入力アナログ信号を例えばバランを用い逆相の２つの信号に分離し、それぞれの信号をそれぞれ増幅回路に入力する。２つの増幅回路の出力信号を例えばバランを用い合成し、出力信号とする。これにより、大電力を増幅（例えばＢ級動作）させる場合も歪を低減することができる。

特許文献１には、複数のキャパシタの電極の極性を交互に配置したＭＩＭキャパシタが開示されている。
特開２００５−７２３１１号公報

従来の課題について図１を参照に説明する。裏面に裏面金属膜３０が設けられた基板１０の表面上に下部電極１２、誘電体膜１４および上部電極１６からなるＭＩＭキャパシタ２０が設けられている。下部電極１２は端子Ｔ１、上部電極１６は端子Ｔ２に接続されている。このようなキャパシタ２０においては、誘電体膜１４による真性容量Ｃ０以外に、下部電極１２と裏面金属膜３０との間に寄生容量Ｃｆが付加される。このため、端子Ｔ１には真性容量Ｃ０に加え寄生容量Ｃｆに関連した容量が付加される。一方、端子２には寄生容量Ｃｆに関連した容量は付加されない。よって、端子Ｔ１と端子Ｔ２の極性を入れ換えると（つまりキャパシタの極性により）、その容量値が異なってしまう。

例えば、プッシュプル型増幅回路の２組の増幅回路の間に接続されたキャパシタにおいては、極性によって容量値が異なると、２つの増幅回路は対称な動作とはならない。よって、プッシュプル型増幅回路の出力信号の２次歪が増加してしまう。このように、対称な２つの回路の間に接続されたキャパシタはキャパシタの極性による容量値の差が小さいことが求められている。

本発明は、上記課題に鑑みなされたものであり、キャパシタの極性による容量値の差を抑制することが可能なキャパシタおよび電子回路を提供することを目的とする。

本発明は、基板上に設けられた下部電極と、該下部電極上に設けられた誘電体膜と、該誘電体膜上に設けられた上部電極とを有する２つのサブキャパシタと、前記２つのサブキャパシタのそれぞれの下部電極は、それぞれ他方の上部電極と相互に接続する２つの接続部と、を具備することを特徴とするキャパシタである。本発明によれば、キャパシタの極性による容量値の差を抑制することが可能となる。

上記構成において、前記下部電極が設けられている基板表面の反対の面である基板裏面に設けられた金属膜を具備する構成とすることができる。この構成によれば、基板表面に設けられた下部電極と基板裏面に設けられた金属膜とからなる寄生容量に起因したキャパシタの極性による容量値の差を抑制することが可能となる。

上記構成において、前記２つのサブキャパシタのそれぞれの下部電極の面積は同じである構成とすることができる。この構成によれば、キャパシタの極性による容量値の差を一層抑制することができる。

上記構成において、前記２つの接続部のそれぞれは、前記２つのサブキャパシタの隣接する辺に複数設けられてなる構成とすることができる。この構成によれば、他の素子との磁界結合を抑制することができる。

上記構成において、前記基板と前記下部電極との間に設けられた絶縁膜を具備する構成とすることができる。この構成によれば、基板と下部電極との間に絶縁膜が設けられた場合もキャパシタの極性による容量値の差を抑制することができる。なお、前記絶縁膜が、単層または多層の配線を含む膜のであってもキャパシタの極性による容量値の差を抑制することができる。

上記構成において、前記上部電極上に設けられた別の誘電体膜と、該別の誘電体膜上に設けられた配線と、を具備する構成とすることができる。この構成によれば、上部電極と配線との間に生じる寄生容量に起因したキャパシタの極性による容量値の差を抑制することができる。

上記構成において、前記配線は、グランド配線である構成とすることができる。この構成によれば、上部電極と配線との間に生じる寄生容量が存在する場合もキャパシタの極性による容量値の差を抑制することができる。

また、上記構成において、前記配線はグランドプレートであり、前記配線上に１層または複数層の配線層が設けられている構成とすることができる。この構成によれば、上部電極と配線との間に生じる寄生容量がグランド配線より大きい場合もキャパシタの極性による容量値の差を抑制することができる。

本発明は、２つの対称な回路と、前記２つの対称な回路の間に接続されたキャパシタと、を具備し、前記キャパシタは、基板上に設けられた下部電極と、該下部電極上に設けられた誘電体膜と、該誘電体膜上に設けられた上部電極とを有する２つのサブキャパシタと、前記２つのサブキャパシタのそれぞれの下部電極は、それぞれ他方の上部電極と相互に接続する２つの接続部と、を具備することを特徴とする電子回路である。本発明によれば、２つの対称な回路を対称に動作させることができる。

上記構成において、前記下部電極が設けられている基板表面の反対の面である基板裏面に設けられた金属膜を具備する構成とすることができる。この構成によれば、基板表面に設けられた下部電極と基板裏面に設けられた金属膜とからなる寄生容量に起因したキャパシタの極性による容量値の差を抑制し、２つの対称な回路を対称に動作させることができる。

上記構成において、前記２つのサブキャパシタのそれぞれの下部電極の面積は同じである構成とすることができる。この構成によれば、２つの対称な回路を一層対称に動作させることができる。

上記構成において、前記２つの接続部のそれぞれは、前記２つのサブキャパシタの隣接する辺に複数設けられてなる構成とすることができる。この構成によれば、キャパシタと他の素子との磁界結合を抑制することができる。

上記構成において、前記２つの対称な回路はプッシュプル型増幅回路を構成する構成とすることができる。この構成によれば、プッシュプル型増幅回路の２次歪を抑制することができる。

本発明によれば、キャパシタの極性による容量値の差を抑制することが可能なキャパシタおよび電子回路を提供することができる。

以下に、図面を参照に本発明の実施例について説明する。

図２は実施例１に係るキャパシタの断面模式図である。ＧａＡｓ基板１０の裏面（基板裏面）に例えば金からなる裏面金属膜３０が設けられている。基板１０の表面（裏面と反対の面である基板表面）上に例えば金からなる下部電極１２ａおよび１２ｂ、下部電極１２ａおよび１２ｂ上にそれぞれ例えば窒化シリコン膜からなる誘電体膜１４ａおよび１４ｂ、並びに誘電体膜１４ａおよび１４ｂ上に例えば金からなる上部電極１６ａおよび１６ｂが設けられている。つまり、下部電極１２ａおよび１２ｂが設けられている基板表面の反対の面である基板裏面に裏面金属膜３０が設けられている。下部電極１２ａおよび１２ｂ、誘電体膜１４ａおよび１４ｂ並びに上部電極１６ａおよび１６ｂはそれぞれ真性容量Ｃ０１およびＣ０２のサブキャパシタ２０ａおよび２０ｂを構成する。

下部電極１２ａと上部電極１６ｂとは接続部Ｌ１により接続され、下部電極１２ｂと上部電極１６ａとは接続部Ｌ２により接続されている。このように、２つの接続部Ｌ１およびＬ２は、２つのサブキャパシタ２０ａおよび２０ｂの一方の下部電極１２ａまたは１２ｂと他方の上部電極１６ｂまたは１６ａとを交互に接続している。つまり、下部電極１２ａと上部電極１６ｂとが接続され、下部電極１２ｂと上部電極１６ａとが接続されている。２つのサブキャパシタ２０ａおよび２０ｂ並びに接続部Ｌ１およびＬ２はキャパシタ２１を形成している。キャパシタ２１からの出力は下部電極１２ａおよび１２ｂに接続する端子Ｔ１およびＴ２により行われる。端子Ｔ１およびＴ２はそれぞれ上部電極１６ａおよび１６ｂに接続されていても良い。つまり、キャパシタ２１の出力は、２つの下部電極１２ａおよび１２ｂまたは２つの上部電極１６ａまたは１６ｂから引き出されている。

図３は実施例１に係るキャパシタの平面図である。基板１０上に２つのサブキャパシタ２０ａおよび２０ｂが形成され、サブキャパシタ２０ａおよび２０ｂは２つの接続配線１８ａ、１８ｂ（接続部Ｌ１およびＬ２に相当する）により接続されている。図４は図３のＡ−Ａ断面図である。サブキャパシタ２０ａの下部電極１２ａとサブキャパシタ２０ｂの上部電極１６ｂとが金からなる接続配線１８ａにより接続されている。接続配線１８ａが下部電極１２ａに接続する領域の誘電体膜１４ａおよび上部電極１６ａは図３および図４の領域１９のように除去されている。これにより、接続配線１８ａは下部電極１２ａと接続することができる。

実施例１によれば、図２のように、サブキャパシタ２０ａの下部電極１２ａには寄生容量Ｃｆ１が付加され、サブキャパシタ２０ｂの下部電極１２ｂには寄生容量Ｃｆ２が付加される。２つのサブキャパシタ２０ａおよび２０ｂの上部電極および下部電極が２つの接続部Ｌ１およびＬ２により交互に接続されている。これにより、端子Ｔ１には寄生容量Ｃｆ１に関連した容量が付加され、端子Ｔ２には寄生容量Ｃｆ２に関連した容量が付加される。よって、キャパシタ２０の極性による容量値の差を抑制することができる。

また、２つのサブキャパシタ２０ａおよび２０ｂのそれぞれの下部電極１２ａおよび１２ｂの面積を同じとすることが好ましい。これにより、寄生容量Ｃｆ１とＣｆ２はほとんど同じとなり、キャパシタ２０の極性による容量値の差を一層抑制することができる。

また、図３において、接続配線１８ａおよび１８ｂは近づけることが好ましい。接続配線１８ａと１８ｂには逆方向の電流が流れるため、電流のループが発生する。このため、キャパシタ２０以外の素子との磁界結合が生じてしまう。接続配線１８ａおよび１８ｂは近づけることにより、電流のループを小さくし磁界結合の発生を抑制することができる。

図５は実施例２に係るキャパシタの平面図である。実施例１と同じ部材は同じ符号を付し説明を省略する。実施例２においては、２つの接続配線１８ａおよび１８ｂがそれぞれ複数設けられている。つまり、２つの接続配線１８ａおよび１８ｂのそれぞれは、２つのサブキャパシタ２０ａおよび２０ｂの隣接する辺（図５のサブキャパシタ２０ａと２０ｂとの間の辺）に複数設けられている。これにより、サブキャパシタ２０ａとサブキャパシタ２０ｂとの間を流れる電流を分散することができる。よって、電流のループに起因した他の素子との磁界結合を抑制することができる。

実施例１および実施例２において、マイクロ波用回路は配線をマイクロストリップラインとして用いるため基板１０の裏面に裏面金属膜３０が設けられる。よって、下部電極１２に寄生容量Ｃｆが付加される。このように、マイクロストリップラインを用いたマイクロ波回路に実施例１および実施例２のキャパシタを用いることが有効である。

また、実施例１および実施例２においては、基板１０としてＧａＡｓ基板を用いた例を示した。基板１０はＳｉやＩｎＰ等の半導体基板を用いることもできる。また、セラミック基板等の絶縁基板を用いることもできる。特に、トランジスタ等の能動素子とキャパシタを同じ基板に集積化するモノリシックＩＣにおいては、キャパシタ２０が設けられる基板１０の厚さは１００μｍ程度となり寄生容量Ｃｆが大きくなる。よって、実施例１および２を用いることが有効である。

実施例１および実施例２の下部電極１２ａ、１２ｂ、上部電極１６ａ、１６ｂ、裏面金属膜３０および接続配線１８ａおよび１８ｂは金の例であったが、アルミニウム、銅等、その他の金属膜を用いることができる。また、誘電体膜は窒化シリコン以外にも酸化シリコン等、その他の誘電体膜を用いることができる。接続部Ｌ１およびＬ２として、接続配線１８ａおよび１８ｂを用いる例であったが、サブキャパシタ２０ａおよび２０ｂの下部電極１２ａ、１２ｂと上部電極１６ａ、１６ｂとを交互に接続していれば配線には限られない。

実施例３は実施例１に係るキャパシタを２つの対称な回路を有する電子回路に用いた例であり、プッシュプル型増幅回路の例である。図６は、実施例３に係る電子回路の回路図である。２つの対称な増幅回路４０と５０（回路）とが設けられている。増幅回路４０はＦＥＴ４１を有している。入力されたＲＦ信号の入力ＲＦｉｎ１はＦＥＴ４１のゲートと、抵抗４５およびキャパシタ４４を介しＲＦ信号の出力ＲＦｏｕｔ１と、抵抗４６を介し電源Ｖｇとに接続される。ＦＥＴ４１のソースは、抵抗４７を介し接地され、増幅回路５０と共通のキャパシタ６０に接続される。ＦＥＴ４１のドレインは出力ＲＦｏｕｔ１に接続される。出力ＲＦｏｕｔ１には例えば１２Ｖが印加されている。増幅回路５０は増幅回路４０と対称に設けられ、各ＦＥＴ、キャパシタおよび抵抗はＧａＡｓ基板１０上に形成されている。

２つの増幅回路４０および５０の間に接続されたキャパシタ６０が極性により容量値が異なると、増幅回路４０および５０は逆位相のＲＦ信号を非対称に増幅してしまう。そうすると、増幅回路４０および５０の出力を合成した際、２次歪が生じてしまう。実施例２によれば、キャパシタ６０として実施例１のキャパシタを用いることにより、増幅回路４０および５０を対称に動作させることができる。よって、２次歪を抑制することができる。

キャパシタ６０に用いる実施例１のキャパシタ２１を構成する２つのサブキャパシタ２０ａおよび２０ｂのそれぞれの下部電極１２ａおよび１２ｂの面積は、２次歪を抑制する範囲で任意に設定することができる。特に、これらの面積を同じとすることが好ましい。これにより、キャパシタ２０の極性による容量値の差を一層抑制することができる。また、実施例２に係るキャパシタをキャパシタ６０に用いることもできる。

実施例３においては、２つの対称な回路を有する電子回路としてプッシュプル型増幅回路を例に説明した。２つの対称に回路を有する電子回路においては、２つの回路は対称に動作することが求められる。よって、２つの回路の間に接続されたキャパシタに極性による容量値の差があると、２つの回路は対称に動作することができない。よって、このような電子回路に実施例１または実施例２のキャパシタを用いることにより、２つの回路を対称に動作させることができる。

図７は実施例４に係るキャパシタを示す断面模式図である。図７を参照に、基板１０上に絶縁膜１１が設けられ、絶縁膜１１上にサブキャパシタ２０ａおよび２０ｂの下部電極１２ａおよび１２ｂが設けられている。その他の構成は実施例１の図２と同じであり説明を省略する。実施例４のように、基板１０と下部電極１２ａおよび１２ｂとの間に絶縁膜１１を設けてもよい。このように、本発明は、下部電極が基板上に直に設けられる構造に限定されるものではない。基板１０と下部電極１２ａおよび１２ｂとの間に絶縁膜１１を設けられている場合も、下部電極１２ａおよび１２ｂ下の寄生的な容量成分Ｃｆ１およびＣｆ２の影響を抑制することができる。また、絶縁膜１１は単層または多層の配線を含む層間絶縁膜であってもよい。

図８は実施例５に係るキャパシタを示す断面模式図である。図８を参照に、上部電極１６ａおよび１６ｂ上に層間絶縁膜のような別の誘電体膜３２が設けられ、別の誘電体膜３２上に配線３４が設けられている。配線３４の上に層間絶縁膜３３、３５および３７が積層されている。層間絶縁膜３３、３５および３７の上にはそれぞれ配線３６、３８および３９が設けられている。その他の構成は実施例１の図２と同じであり説明を省略する。

実施例５の構成によれば、上部電極１６ａおよび１６ｂと配線３４との間に生じる寄生容量Ｃｆ１´およびＣｆ２´に起因したキャパシタの極性による容量値の差を抑制することができる。また、配線３４がグランド配線の場合、寄生容量Ｃｆ１´およびＣｆ２´が存在するため実施例１のように、２つの接続部Ｌ１およびＬ２は、２つのサブキャパシタ２０ａおよび２０ｂのそれぞれの下部電極１２ａおよび１２ｂがそれぞれ他方の上部電極１６ｂおよび１６ａと相互に接続することが有効である。

さらに、実施例５は配線３４上に１層または複数層の配線層が設けられた構成を有している。配線３４をグランド配線とし全体を覆うパターン（グランドプレーン）とすることにより、１層または複数層の配線層（配線３６、３８、３９）と配線３４とでマイクロストリップラインを形成することができる。また、配線３４がグランドプレートとなることにより、上部電極１６ａ、１６ｂと配線３４との寄生容量Ｃｆ１´、Ｃｆ２´が前記グランド配線の場合よりも大きくなる。よって、２つの接続部Ｌ１およびＬ２は、２つのサブキャパシタ２０ａおよび２０ｂのそれぞれの下部電極１２ａおよび１２ｂがそれぞれ他方の上部電極１６ｂおよび１６ａと相互に接続することが有効である。

実施例１から実施例５において、裏面金属膜３０が接地されている場合、寄生容量Ｃｆ１およびＣｆ２が大きくなる、よって、２つの接続部Ｌ１およびＬ２は、２つのサブキャパシタ２０ａおよび２０ｂのそれぞれの下部電極１２ａおよび１２ｂがそれぞれ他方の上部電極１６ｂおよび１６ａと相互に接続することが有効である。

さらに、実施例２のキャパシタに実施例４の絶縁膜１１を設けることもできる。また、実施例５の別の誘電体膜３２および配線３４を設けることもできる。さらに、実施例３のキャパシタ６０に実施例４のキャパシタ２１ａまたは実施例５のキャパシタ２１ｂを用いることもできる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は従来のキャパシタの断面模式図である。 図２は実施例１に係るキャパシタの断面模式図である。 図３は実施例１に係るキャパシタの平面図である。 図４は図３のＡ−Ａ断面図である。 図５は実施例２に係るキャパシタの平面図である。 図６は実施例３に係る電子回路の回路図である。 図７は実施例４に係るキャパシタの断面模式図である。 図８は実施例５に係るキャパシタの断面模式図である。

符号の説明

１０ 基板
１１ 絶縁膜
１２、１２ａ、１２ｂ 下部電極
１４、１４ａ、１４ｂ 誘電体膜
１６、１６ａ、１６ｂ 上部電極
１８ａ、１８ｂ 接続配線
２０ａ、２０ｂ サブキャパシタ
２１、２１ａ、２１ｂ キャパシタ
３０ 裏面金属膜
３２ 別の誘電体膜
３３、３５、３７ 層間絶縁膜
３４ 配線
３６、３８，３９ 配線
４０、５０ 増幅回路

Claims (14)

1. 基板上に設けられた下部電極と、該下部電極上に設けられた誘電体膜と、該誘電体膜上に設けられた上部電極とを有する２つのサブキャパシタと、
   前記２つのサブキャパシタのそれぞれの下部電極は、それぞれ他方の上部電極と相互に接続する２つの接続部と、を具備することを特徴とするキャパシタ。
2. 前記下部電極が設けられている基板表面の反対の面である基板裏面に設けられた金属膜を具備することを特徴とする請求項１記載のキャパシタ。
3. 前記２つのサブキャパシタのそれぞれの下部電極の面積は同じであることを特徴とする請求項１記載のキャパシタ。
4. 前記２つの接続部のそれぞれは、前記２つのサブキャパシタの隣接する辺に複数設けられてなることを特徴とする請求項１記載のキャパシタ。
5. 前記基板と前記下部電極との間に設けられた絶縁膜を具備することを特徴とする請求項１記載のキャパシタ。
6. 前記上部電極上に設けられた別の誘電体膜と、該別の誘電体膜上に設けられた配線と、を具備することを特徴とする請求項１記載のキャパシタ。
7. 前記配線は、グランド配線であることを特徴とする請求項６記載のキャパシタ。
8. 前記配線はグランドプレートであり、前記配線上に１層または複数層の配線層が設けられていることを特徴とする請求項６記載のキャパシタ。
9. 前記絶縁膜は、単層または多層の配線を含むことを特徴とする請求項５記載のキャパシタ。
10. ２つの対称な回路と、前記２つの対称な回路の間に接続されたキャパシタと、を具備し、
    前記キャパシタは、基板上に設けられた下部電極と、該下部電極上に設けられた誘電体膜と、該誘電体膜上に設けられた上部電極とを有する２つのサブキャパシタと、
    前記２つのサブキャパシタのそれぞれの下部電極は、それぞれ他方の上部電極と相互に接続する２つの接続部と、を具備することを特徴とする電子回路。
11. 前記下部電極が設けられている基板表面の反対の面である基板裏面に設けられた金属膜を具備することを特徴とする請求項１０記載の電子回路。
12. 前記２つのサブキャパシタのそれぞれの下部電極の面積は同じであることを特徴とする請求項１０記載の電子回路。
13. 前記２つの接続部のそれぞれは、前記２つのサブキャパシタの隣接する辺に複数設けられてなることを特徴とする請求項１０記載の電子回路。
14. 前記２つの対称な回路はプッシュプル型増幅回路を構成することを特徴とする請求項１０記載の電子回路。

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