JP2004327619A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004327619A JP2004327619A JP2003118742A JP2003118742A JP2004327619A JP 2004327619 A JP2004327619 A JP 2004327619A JP 2003118742 A JP2003118742 A JP 2003118742A JP 2003118742 A JP2003118742 A JP 2003118742A JP 2004327619 A JP2004327619 A JP 2004327619A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
【課題】十分な容量を得ることができ、破壊の危険性が非常に小さく、製造工程及びコストの増加も非常に小さい構造のバイパスコンデンサを備えた半導体集積回路装置及びその製造方法を提供する。
【解決手段】本発明の実施の一形態に係る半導体集積回路装置は、電源電位電極配線と接地電位電極配線との間に、それぞれ少なくとも一層の層間接続配線を介して接続されたＭＩＭ構造キャパシタを備えているものである。
【選択図】 図１
【解決手段】本発明の実施の一形態に係る半導体集積回路装置は、電源電位電極配線と接地電位電極配線との間に、それぞれ少なくとも一層の層間接続配線を介して接続されたＭＩＭ構造キャパシタを備えているものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置及びその製造方法に係り、特に、電源電位ノードと接地電位ノードとの間に配設されるバイパスコンデンサ（ｂｙ−ｐａｓｓ ｃａｐａｃｉｔｏｒ）及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路においては、外部から電源電位ノード及び接地電位ノードを介して混入してくる電源ノイズを電源電位ノードと接地電位ノードとの間で相殺する等のＥＭＩ（Ｅｌｅｃｔｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁障害）対策として、両ノード間にバイパスコンデンサが配設される。
【０００３】
半導体集積回路の電源電位ノード及び接地電位ノード間にバイパスコンデンサを形成する従来の形態としては、以下の５種類が挙げられる。
【０００４】
従来の第１の形態は、ｎチャネルＭＯＳトランジスタのソース電位及びドレイン電位を接地電位とし且つゲート電位を電源電位にすること、又は、ｐチャネルＭＯＳトランジスタのソース電位及びドレイン電位を電源電位とし且つゲート電位を接地電位とすることにより、ゲート絶縁膜を誘電体とするバイパスコンデンサを形成するものである。
【０００５】
従来の第２の形態は、電源電位及び接地電位電極パッドを相互に隣接させて配置し、両電極パッドの一方から引き出された金属配線を層間絶縁膜を介して両電極パッドの他方の下に重ね合わせることにより、層間絶縁膜を誘電体とするバイパスコンデンサを形成するものである。
【０００６】
従来の第３の形態は、ＬＳＩパッケージ内部において電源電位及び接地電位リードフレームを相互に隣接させて配置し、それらのリードフレーム間のみを強誘電体によってモールドすることにより、そのモールド材を誘電体とするバイパスコンデンサを形成するものである。
【０００７】
従来の第４の形態は、実装基板上においてＬＳＩの電源端子及び接地端子の近傍にバイパスコンデンサを別個の部品として実装し接続するものである。
【０００８】
従来の第５の形態は、ＤＲＡＭ混載ＬＳＩ等において電極パッド下にダミートレンチが存在する場合に、そのダミートレンチを利用してバイパスコンデンサを形成するものである（例えば、特許文献１参照。）。
【０００９】
尚、種々のキャパシタのなかには、ＭＩＭ（金属−絶縁体−金属）構造キャパシタがあるが、その小型化及び容量の増大を図るための構造がこれまでに提案されている（例えば、特許文献２参照。）。
【００１０】
【特許文献１】
特開平８−２７４２５８号公報
【特許文献２】
特開２００１−１０２５２９号公報
【００１１】
【発明が解決しようとする課題】
しかし、上記従来の各形態には、それぞれ以下のような問題点がある。
【００１２】
従来の第１の形態においては、内部の回路に使用されているトランジスタの面積率が高いＬＳＩでは、バイパスコンデンサを形成するための面積が制限されるので、大きな容量を得るのが困難であり、また、ゲート絶縁膜を誘電体として用いているので、ゲート絶縁膜破壊の危険に晒され易い。
【００１３】
従来の第２の形態においては、誘電体として使用される層間絶縁膜が厚いので、大きな容量を得ることが困難であり、また、電極パッド下に異なる電位の配線を敷くので、ウェーハ測定の際の針圧により電源・接地間ショートが発生し易い。
【００１４】
従来の第３の形態においては、モールドの一部にのみ異なる材料を使用するので、モールド工程が煩雑化し、工程数も増加する。
【００１５】
従来の第４の形態においては、実装部品が増加するので、実装レベルでの故障率の増加、実装面積及び容積の増加を招く。
【００１６】
従来の第５の形態においては、ＤＲＡＭ混載ＬＳＩ以外の回路装置の場合、トレンチキャパシタを形成するために必要な工程が増加し、製造時間及びコストの増加を招く。
【００１７】
本発明は上記問題点に鑑みてなされたものであり、その目的は、十分な容量を得ることができ、破壊の危険性が非常に小さく、製造工程及びコストの増加も非常に小さい構造のバイパスコンデンサを備えた半導体集積回路装置及びその製造方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明の実施の一形態に係る半導体集積回路装置の第一の観点によれば、電源電位電極配線と接地電位電極配線との間に、それぞれ少なくとも一層の層間接続配線を介して接続されたＭＩＭ構造キャパシタを備えていることを特徴とする。
【００１９】
本発明の実施の一形態に係る半導体集積回路装置の第二の観点によれば、
少なくとも一層の層間接続配線を介して電源電位電極配線に接続された一方側金属電極と、
少なくとも一層の層間接続配線を介して接地電位電極配線に接続された他方側金属電極と、
上記一方側金属電極及び上記他方側金属電極間に挟み込まれた絶縁誘電体と、
を備えていることを特徴とする。
【００２０】
本発明の実施の一形態に係る半導体集積回路装置の製造方法の第一の観点によれば、
ＭＩＭ構造キャパシタを形成し、
上記ＭＩＭ構造キャパシタを層間絶縁膜により被覆し、
上記ＭＩＭ構造キャパシタの一方側金属電極及び他方側金属電極上の上記層間絶縁膜にそれぞれコンタクトホールを開口し、
上記コンタクトホール内に層間接続配線を形成し、
上記層間接続配線を介して上記一方側金属電極及び上記他方側金属電極にそれぞれ接続される電源電位電極配線及び接地電位電極配線を形成することを特徴とする。
【００２１】
本発明の実施の一形態に係る半導体集積回路装置の製造方法の第二の観点によれば、
一方側金属電極を形成し、
上記一方側金属電極上の一部に絶縁誘電体を形成し、
上記絶縁誘電体上に他方側金属電極を形成し、
上記一方側金属電極及び上記他方側金属電極並びに上記絶縁誘電体を層間絶縁膜により被覆し、
上記一方側金属電極及び上記他方側金属電極上の上記層間絶縁膜にそれぞれコンタクトホールを開口し、
上記コンタクトホール内に層間接続配線を形成し、
上記層間接続配線を介して上記一方側金属電極及び上記他方側金属電極にそれぞれ接続される電源電位電極配線及び接地電位電極配線を形成することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明に係る半導体集積回路装置の実施の形態について、図面を参照しながら説明する。
【００２３】
ＲＦモジュール、ＡＤコンバータ及びＤＡコンバータ、オペアンプ等のアナログ回路を混載する半導体集積回路では、ＭＩＭ構造キャパシタがよく用いられる。
【００２４】
そこで、本発明の各実施の形態に係る半導体集積回路装置においては、電源電位電極パッド及び接地電位電極パッド、又は、電源電位電源リング及び接地電位電源リングを電気的に接続する経路を構成する配線層間のいずれかの箇所にＭＩＭ構造キャパシタを形成し、電源電位ノード及び接地電位ノード間のバイパスコンデンサとして機能させる。
【００２５】
図１は、本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す断面図であり、図２は、本発明の第１の実施の形態に係る半導体集積回路装置の概略構成を示す平面図である。図１は、図２の平面図における線ＸＸ’に沿った断面図であるが、図２は、理解を容易にするため、主要な構成要素のみを示している。
【００２６】
本発明の第１の実施の形態に係る半導体集積回路装置は、一方側金属電極３ｂと、一方側金属電極３ｂ上に形成された絶縁誘電体４と、絶縁誘電体４上に形成された他方側金属電極３ａと、他方側金属電極３ａ上に形成された第１の層間接続配線２ａと、第１の層間接続配線２ａ上に形成された第１の金属配線層６ａと、第１の金属配線層６ａ上に形成された第２の層間接続配線５ａと、第２の層間接続配線５ａ上に形成された電源電位電極パッド１ａと、一方側金属電極３ｂ上に形成された第３の層間接続配線２ｂと、第３の層間接続配線２ｂ上に形成された第２の金属配線層６ｂと、第２の金属配線層６ｂ上に形成された第４の層間接続配線５ｂと、第４の層間接続配線５ｂ上に形成された接地電位電極パッド１ｂと、を備えている。
【００２７】
尚、金属電極、層間接続配線（ビア配線）、金属配線層及び電極パッドの間の間隙部には、層間絶縁膜１０が形成されている。そして、電極パッド間の間隙部に形成された層間絶縁膜１０上には、電極パッドと層間絶縁膜との境界部を被覆するように保護膜７が形成されている。電源電位電極パッド１ａは、電源電位Ｖが供給され且つ外部からの配線が接続される電極パッドであり、接地電位電極パッド１ｂは、接地され且つ外部からの配線が接続される電極パッドである。
【００２８】
そして、一方側金属電極３ｂ及び他方側金属電極３ａと、それらの電極間に挟み込まれた絶縁誘電体４とによりＭＩＭ構造キャパシタが構成されている。
【００２９】
本発明の第１の実施の形態に係る半導体集積回路装置の構成は、要約すると、少なくとも一層の層間接続配線を介して接地電位電極パッド１ｂに接続された一方側金属電極３ｂと、少なくとも一層の層間接続配線を介して電源電位電極パッド１ａに接続された他方側金属電極３ａと、一方側金属電極３ｂ及び他方側金属電極３ａ間に挟み込まれた絶縁誘電体４と、を備えているものである。
【００３０】
次に、本発明の第１の実施の形態に係る半導体集積回路装置の製造方法について説明する。尚、以下の説明では、本発明の第１の実施の形態に係る半導体集積回路装置のうち図１に表示されている部分のみについて、その製造方法を説明する。
【００３１】
層間絶縁膜１０は、図示されている部分全体が一度に形成されるわけではなく、他の積層構造物に対応して段階的に積層され形成される。
【００３２】
先ず最初に、層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより一方側金属電極３ｂを形成する。
【００３３】
一方側金属電極３ｂを形成後、一方側金属電極３ｂ上に絶縁誘電材料を堆積及びパターニングすることにより、一方側金属電極３ｂ上の一部に絶縁誘電体４を形成する。
【００３４】
絶縁誘電体４を形成後、層間絶縁膜１０を堆積し、絶縁誘電体４の上面が露出するように層間絶縁膜１０の上面を平坦化することにより、絶縁誘電体４の上面と同じ高さまで層間絶縁膜１０を形成する。
【００３５】
層間絶縁膜１０を堆積し平坦化した後、絶縁誘電体４及び層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、少なくとも絶縁誘電体４の上面を被覆するように他方側金属電極３ａを形成する。
【００３６】
他方側金属電極３ａを形成後、所定の厚さまで層間絶縁膜１０を堆積し、層間絶縁膜１０の上面を平坦化する。
【００３７】
層間絶縁膜１０を堆積し平坦化した後、一方側金属電極３ｂ及び他方側金属電極３ａ上の層間絶縁膜１０にコンタクトホールを開口し、コンタクトホールが埋め込まれるように層間接続配線材料を堆積して、層間絶縁膜１０上の不要な層間接続配線材料を除去することにより、他方側金属電極３ａ上に第１の層間接続配線２ａを、一方側金属電極３ｂ上に第３の層間接続配線２ｂをそれぞれ形成する。
【００３８】
第１の層間接続配線２ａ及び第３の層間接続配線２ｂを形成後、第１の層間接続配線２ａ及び第３の層間接続配線２ｂ並びに層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、第１の層間接続配線２ａに接続された第１の金属配線層６ａ、及び、第３の層間接続配線２ｂに接続された第２の金属配線層６ｂを形成する。
【００３９】
第１の金属配線層６ａ及び第２の金属配線層６ｂを形成後、所定の厚さまで層間絶縁膜１０を堆積し、層間絶縁膜１０の上面を平坦化する。
【００４０】
層間絶縁膜１０を堆積し平坦化した後、第１の金属配線層６ａ及び第２の金属配線層６ｂ上の層間絶縁膜１０にコンタクトホールを開口し、コンタクトホールが埋め込まれるように層間接続配線材料を堆積して、層間絶縁膜１０上の不要な層間接続配線材料を除去することにより、第１の金属配線層６ａ上に第２の層間接続配線５ａを、第２の金属配線層６ｂ上に第４の層間接続配線５ｂをそれぞれ形成する。
【００４１】
第２の層間接続配線５ａ及び第４の層間接続配線５ｂを形成後、第２の層間接続配線５ａ及び第４の層間接続配線５ｂ並びに層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、第２の層間接続配線５ａに接続された電源電位電極パッド１ａ、及び、第４の層間接続配線５ｂに接続された接地電位電極パッド１ｂを形成する。
【００４２】
電源電位電極パッド１ａ及び接地電位電極パッド１ｂを形成後、層間絶縁膜１０を堆積し、電源電位電極パッド１ａ及び接地電位電極パッド１ｂの上面が露出するように層間絶縁膜１０の上面を平坦化することにより、電源電位電極パッド１ａ及び接地電位電極パッド１ｂの上面と同じ高さまで層間絶縁膜１０を形成する。
【００４３】
そして、電極パッド間の間隙部に形成された層間絶縁膜１０上に、電極パッドと層間絶縁膜１０との境界部を被覆するように保護膜７を形成すると、図１及び図２に示す本発明の第１の実施の形態に係る半導体集積回路装置が完成する。
【００４４】
本発明の第１の実施の形態に係る半導体集積回路装置及びその製造方法は、上記構成により、相互に隣接する電源電位電極パッド及び接地電位電極パッド間に、それぞれ少なくとも一層の層間接続配線を介してＭＩＭ構造キャパシタをバイパスコンデンサとして接続しているので、破壊の危険性、製造工程及びコストの増加を非常に小さく抑制しながら、十分な容量を有するバイパスコンデンサによって電源ノイズを除去又は抑制することができ、従って、外部から混入する電源ノイズ及びＬＳＩ内部から発生する電源ノイズを電源入出力ノードにおいて遮断することができ、さらに、バイパスコンデンサを実装基板上から排除して実装面積及び容積を低減することができる。
【００４５】
図３は、本発明の第２の実施の形態に係る半導体集積回路装置の構成を示す断面図であり、図４は、本発明の第２の実施の形態に係る半導体集積回路装置の概略構成を示す平面図である。図３は、図４の平面図における線ＹＹ’に沿った断面図であるが、図４は、理解を容易にするため、主要な構成要素のみを示している。
【００４６】
本発明の第２の実施の形態に係る半導体集積回路装置は、一方側金属電極３ｂと、一方側金属電極３ｂ上に形成された絶縁誘電体４と、絶縁誘電体４上に形成された他方側金属電極３ａと、他方側金属電極３ａ上に形成された第１の層間接続配線２ａと、半導体集積回路本体１１の周縁部に環状に形成され且つ一部が第１の層間接続配線２ａ上に形成された環状接地電位電極配線８と、一方側金属電極３ｂ上に形成された第２の層間接続配線２ｂと、半導体集積回路本体１１の周縁部に環状に形成され且つ一部が第２の層間接続配線２ｂ上に形成された環状電源電位電極配線９と、を備えている。
【００４７】
尚、金属電極、層間接続配線及び環状電極配線（電源リング）の間の間隙部には、層間絶縁膜１０が形成されている。環状電源電位電極配線９には電源電位Ｖが供給されており、環状接地電位電極配線８は接地されている。
【００４８】
そして、一方側金属電極３ｂ及び他方側金属電極３ａと、それらの電極間に挟み込まれた絶縁誘電体４とによりＭＩＭ構造キャパシタが構成されている。
【００４９】
本発明の第２の実施の形態に係る半導体集積回路装置の構成は、要約すると、少なくとも一層の層間接続配線を介して環状電源電位電極配線９に接続された一方側金属電極３ｂと、少なくとも一層の層間接続配線を介して環状接地電位電極配線８に接続された他方側金属電極３ａと、一方側金属電極３ｂ及び他方側金属電極３ａ間に挟み込まれた絶縁誘電体４と、を備えているものである。
【００５０】
次に、本発明の第２の実施の形態に係る半導体集積回路装置の製造方法について説明する。尚、以下の説明では、本発明の第２の実施の形態に係る半導体集積回路装置のうち図３に表示されている部分のみについて、その製造方法を説明する。
【００５１】
層間絶縁膜１０は、図示されている部分全体が一度に形成されるわけではなく、他の積層構造物に対応して段階的に積層され形成される。
【００５２】
先ず最初に、層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより一方側金属電極３ｂを形成する。
【００５３】
一方側金属電極３ｂを形成後、一方側金属電極３ｂ上に絶縁誘電材料を堆積及びパターニングすることにより、一方側金属電極３ｂ上の一部に絶縁誘電体４を形成する。
【００５４】
絶縁誘電体４を形成後、層間絶縁膜１０を堆積し、絶縁誘電体４の上面が露出するように層間絶縁膜１０の上面を平坦化することにより、絶縁誘電体４の上面と同じ高さまで層間絶縁膜１０を形成する。
【００５５】
層間絶縁膜１０を堆積し平坦化した後、絶縁誘電体４及び層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、少なくとも絶縁誘電体４の上面を被覆するように他方側金属電極３ａを形成する。
【００５６】
他方側金属電極３ａを形成後、所定の厚さまで層間絶縁膜１０を堆積し、層間絶縁膜１０の上面を平坦化する。
【００５７】
層間絶縁膜１０を堆積し平坦化した後、一方側金属電極３ｂ及び他方側金属電極３ａ上の層間絶縁膜１０にコンタクトホールを開口し、コンタクトホールが埋め込まれるように層間接続配線材料を堆積して、層間絶縁膜１０上の不要な層間接続配線材料を除去することにより、他方側金属電極３ａ上に第１の層間接続配線２ａを、一方側金属電極３ｂ上に第２の層間接続配線２ｂをそれぞれ形成する。
【００５８】
第１の層間接続配線２ａ及び第２の層間接続配線２ｂを形成後、第１の層間接続配線２ａ及び第２の層間接続配線２ｂ並びに層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、第１の層間接続配線２ａに接続された環状接地電位電極配線８、及び、第２の層間接続配線２ｂに接続された環状電源電位電極配線９を形成する。
【００５９】
環状接地電位電極配線８及び環状電源電位電極配線９を形成後、層間絶縁膜１０を堆積し、環状接地電位電極配線８及び環状電源電位電極配線９の上面が露出するように層間絶縁膜１０の上面を平坦化することにより、環状接地電位電極配線８及び環状電源電位電極配線９の上面と同じ高さまで層間絶縁膜１０を形成すると、図３及び図４に示す本発明の第２の実施の形態に係る半導体集積回路装置が完成する。
【００６０】
本発明の第２の実施の形態に係る半導体集積回路装置及びその製造方法は、上記構成により、相互に隣接する環状電源電位電極配線及び環状接地電位電極配線、即ち、電源電位及び接地電位の電源リング間に、それぞれ少なくとも一層の層間接続配線を介してＭＩＭ構造キャパシタをバイパスコンデンサとして接続しているので、破壊の危険性、製造工程及びコストの増加を非常に小さく抑制しながら、十分な容量を有するバイパスコンデンサによって電源ノイズを除去又は抑制することができ、従って、外部から混入する電源ノイズ及びＬＳＩ内部から発生する電源ノイズを電源入出力ノードにおいて遮断することができ、さらに、バイパスコンデンサを実装基板上から排除して実装面積及び容積を低減することができる。
【００６１】
以上、説明したように、本発明の各実施の形態に係る半導体集積回路装置及びその製造方法は、少なくとも一層の層間接続配線を介して電源電位電極配線又は接地電位電極配線に接続された一方側金属電極と、少なくとも一層の層間接続配線を介して接地電位電極配線又は電源電位電極配線に接続された他方側金属電極と、一方側金属電極及び他方側金属電極間に挟み込まれた絶縁誘電体とを形成しているので、即ち、電源電位電極配線と接地電位電極配線との間に、それぞれ少なくとも一層の層間接続配線を介して接続されたＭＩＭ構造キャパシタを形成しているので、上述のような効果を得ることができる。
【００６２】
電源電位電極配線又は接地電位電極配線と一方側金属電極又は他方側金属電極とは、少なくとも一層の層間接続配線を介して接続されているが、二層以上の層間接続配線及び少なくとも一層の金属配線層を介して接続されていてもよい。
【００６３】
【発明の効果】
本発明の実施の一形態に係る半導体集積回路装置及びその製造方法によれば、電源電位電極配線と接地電位電極配線との間に、それぞれ少なくとも一層の層間接続配線を介して接続されたＭＩＭ構造キャパシタを形成しているので、破壊の危険性、製造工程及びコストの増加を非常に小さく抑制しながら、十分な容量を有するバイパスコンデンサによって電源ノイズを除去又は抑制することができ、従って、外部から混入する電源ノイズ及びＬＳＩ内部から発生する電源ノイズを電源入出力ノードにおいて遮断することができ、さらに、バイパスコンデンサを実装基板上から排除して実装面積及び容積を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体集積回路装置の概略構成を示す平面図である。
【図３】本発明の第２の実施の形態に係る半導体集積回路装置の構成を示す断面図である。
【図４】本発明の第２の実施の形態に係る半導体集積回路装置の概略構成を示す平面図である。
【符号の説明】
１ａ 電源電位電極パッド
１ｂ 接地電位電極パッド
２ａ，２ｂ，５ａ，５ｂ 層間接続配線
３ａ，３ｂ ＭＩＭ構造キャパシタの金属電極
４ ＭＩＭ構造キャパシタの絶縁誘電体
６ａ，６ｂ 金属配線層
８ 環状接地電位電極配線（接地電位電源リング）
９ 環状電源電位電極配線（電源電位電源リング）
１１ 半導体集積回路本体
【発明の属する技術分野】
本発明は半導体集積回路装置及びその製造方法に係り、特に、電源電位ノードと接地電位ノードとの間に配設されるバイパスコンデンサ（ｂｙ−ｐａｓｓ ｃａｐａｃｉｔｏｒ）及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路においては、外部から電源電位ノード及び接地電位ノードを介して混入してくる電源ノイズを電源電位ノードと接地電位ノードとの間で相殺する等のＥＭＩ（Ｅｌｅｃｔｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁障害）対策として、両ノード間にバイパスコンデンサが配設される。
【０００３】
半導体集積回路の電源電位ノード及び接地電位ノード間にバイパスコンデンサを形成する従来の形態としては、以下の５種類が挙げられる。
【０００４】
従来の第１の形態は、ｎチャネルＭＯＳトランジスタのソース電位及びドレイン電位を接地電位とし且つゲート電位を電源電位にすること、又は、ｐチャネルＭＯＳトランジスタのソース電位及びドレイン電位を電源電位とし且つゲート電位を接地電位とすることにより、ゲート絶縁膜を誘電体とするバイパスコンデンサを形成するものである。
【０００５】
従来の第２の形態は、電源電位及び接地電位電極パッドを相互に隣接させて配置し、両電極パッドの一方から引き出された金属配線を層間絶縁膜を介して両電極パッドの他方の下に重ね合わせることにより、層間絶縁膜を誘電体とするバイパスコンデンサを形成するものである。
【０００６】
従来の第３の形態は、ＬＳＩパッケージ内部において電源電位及び接地電位リードフレームを相互に隣接させて配置し、それらのリードフレーム間のみを強誘電体によってモールドすることにより、そのモールド材を誘電体とするバイパスコンデンサを形成するものである。
【０００７】
従来の第４の形態は、実装基板上においてＬＳＩの電源端子及び接地端子の近傍にバイパスコンデンサを別個の部品として実装し接続するものである。
【０００８】
従来の第５の形態は、ＤＲＡＭ混載ＬＳＩ等において電極パッド下にダミートレンチが存在する場合に、そのダミートレンチを利用してバイパスコンデンサを形成するものである（例えば、特許文献１参照。）。
【０００９】
尚、種々のキャパシタのなかには、ＭＩＭ（金属−絶縁体−金属）構造キャパシタがあるが、その小型化及び容量の増大を図るための構造がこれまでに提案されている（例えば、特許文献２参照。）。
【００１０】
【特許文献１】
特開平８−２７４２５８号公報
【特許文献２】
特開２００１−１０２５２９号公報
【００１１】
【発明が解決しようとする課題】
しかし、上記従来の各形態には、それぞれ以下のような問題点がある。
【００１２】
従来の第１の形態においては、内部の回路に使用されているトランジスタの面積率が高いＬＳＩでは、バイパスコンデンサを形成するための面積が制限されるので、大きな容量を得るのが困難であり、また、ゲート絶縁膜を誘電体として用いているので、ゲート絶縁膜破壊の危険に晒され易い。
【００１３】
従来の第２の形態においては、誘電体として使用される層間絶縁膜が厚いので、大きな容量を得ることが困難であり、また、電極パッド下に異なる電位の配線を敷くので、ウェーハ測定の際の針圧により電源・接地間ショートが発生し易い。
【００１４】
従来の第３の形態においては、モールドの一部にのみ異なる材料を使用するので、モールド工程が煩雑化し、工程数も増加する。
【００１５】
従来の第４の形態においては、実装部品が増加するので、実装レベルでの故障率の増加、実装面積及び容積の増加を招く。
【００１６】
従来の第５の形態においては、ＤＲＡＭ混載ＬＳＩ以外の回路装置の場合、トレンチキャパシタを形成するために必要な工程が増加し、製造時間及びコストの増加を招く。
【００１７】
本発明は上記問題点に鑑みてなされたものであり、その目的は、十分な容量を得ることができ、破壊の危険性が非常に小さく、製造工程及びコストの増加も非常に小さい構造のバイパスコンデンサを備えた半導体集積回路装置及びその製造方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明の実施の一形態に係る半導体集積回路装置の第一の観点によれば、電源電位電極配線と接地電位電極配線との間に、それぞれ少なくとも一層の層間接続配線を介して接続されたＭＩＭ構造キャパシタを備えていることを特徴とする。
【００１９】
本発明の実施の一形態に係る半導体集積回路装置の第二の観点によれば、
少なくとも一層の層間接続配線を介して電源電位電極配線に接続された一方側金属電極と、
少なくとも一層の層間接続配線を介して接地電位電極配線に接続された他方側金属電極と、
上記一方側金属電極及び上記他方側金属電極間に挟み込まれた絶縁誘電体と、
を備えていることを特徴とする。
【００２０】
本発明の実施の一形態に係る半導体集積回路装置の製造方法の第一の観点によれば、
ＭＩＭ構造キャパシタを形成し、
上記ＭＩＭ構造キャパシタを層間絶縁膜により被覆し、
上記ＭＩＭ構造キャパシタの一方側金属電極及び他方側金属電極上の上記層間絶縁膜にそれぞれコンタクトホールを開口し、
上記コンタクトホール内に層間接続配線を形成し、
上記層間接続配線を介して上記一方側金属電極及び上記他方側金属電極にそれぞれ接続される電源電位電極配線及び接地電位電極配線を形成することを特徴とする。
【００２１】
本発明の実施の一形態に係る半導体集積回路装置の製造方法の第二の観点によれば、
一方側金属電極を形成し、
上記一方側金属電極上の一部に絶縁誘電体を形成し、
上記絶縁誘電体上に他方側金属電極を形成し、
上記一方側金属電極及び上記他方側金属電極並びに上記絶縁誘電体を層間絶縁膜により被覆し、
上記一方側金属電極及び上記他方側金属電極上の上記層間絶縁膜にそれぞれコンタクトホールを開口し、
上記コンタクトホール内に層間接続配線を形成し、
上記層間接続配線を介して上記一方側金属電極及び上記他方側金属電極にそれぞれ接続される電源電位電極配線及び接地電位電極配線を形成することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明に係る半導体集積回路装置の実施の形態について、図面を参照しながら説明する。
【００２３】
ＲＦモジュール、ＡＤコンバータ及びＤＡコンバータ、オペアンプ等のアナログ回路を混載する半導体集積回路では、ＭＩＭ構造キャパシタがよく用いられる。
【００２４】
そこで、本発明の各実施の形態に係る半導体集積回路装置においては、電源電位電極パッド及び接地電位電極パッド、又は、電源電位電源リング及び接地電位電源リングを電気的に接続する経路を構成する配線層間のいずれかの箇所にＭＩＭ構造キャパシタを形成し、電源電位ノード及び接地電位ノード間のバイパスコンデンサとして機能させる。
【００２５】
図１は、本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す断面図であり、図２は、本発明の第１の実施の形態に係る半導体集積回路装置の概略構成を示す平面図である。図１は、図２の平面図における線ＸＸ’に沿った断面図であるが、図２は、理解を容易にするため、主要な構成要素のみを示している。
【００２６】
本発明の第１の実施の形態に係る半導体集積回路装置は、一方側金属電極３ｂと、一方側金属電極３ｂ上に形成された絶縁誘電体４と、絶縁誘電体４上に形成された他方側金属電極３ａと、他方側金属電極３ａ上に形成された第１の層間接続配線２ａと、第１の層間接続配線２ａ上に形成された第１の金属配線層６ａと、第１の金属配線層６ａ上に形成された第２の層間接続配線５ａと、第２の層間接続配線５ａ上に形成された電源電位電極パッド１ａと、一方側金属電極３ｂ上に形成された第３の層間接続配線２ｂと、第３の層間接続配線２ｂ上に形成された第２の金属配線層６ｂと、第２の金属配線層６ｂ上に形成された第４の層間接続配線５ｂと、第４の層間接続配線５ｂ上に形成された接地電位電極パッド１ｂと、を備えている。
【００２７】
尚、金属電極、層間接続配線（ビア配線）、金属配線層及び電極パッドの間の間隙部には、層間絶縁膜１０が形成されている。そして、電極パッド間の間隙部に形成された層間絶縁膜１０上には、電極パッドと層間絶縁膜との境界部を被覆するように保護膜７が形成されている。電源電位電極パッド１ａは、電源電位Ｖが供給され且つ外部からの配線が接続される電極パッドであり、接地電位電極パッド１ｂは、接地され且つ外部からの配線が接続される電極パッドである。
【００２８】
そして、一方側金属電極３ｂ及び他方側金属電極３ａと、それらの電極間に挟み込まれた絶縁誘電体４とによりＭＩＭ構造キャパシタが構成されている。
【００２９】
本発明の第１の実施の形態に係る半導体集積回路装置の構成は、要約すると、少なくとも一層の層間接続配線を介して接地電位電極パッド１ｂに接続された一方側金属電極３ｂと、少なくとも一層の層間接続配線を介して電源電位電極パッド１ａに接続された他方側金属電極３ａと、一方側金属電極３ｂ及び他方側金属電極３ａ間に挟み込まれた絶縁誘電体４と、を備えているものである。
【００３０】
次に、本発明の第１の実施の形態に係る半導体集積回路装置の製造方法について説明する。尚、以下の説明では、本発明の第１の実施の形態に係る半導体集積回路装置のうち図１に表示されている部分のみについて、その製造方法を説明する。
【００３１】
層間絶縁膜１０は、図示されている部分全体が一度に形成されるわけではなく、他の積層構造物に対応して段階的に積層され形成される。
【００３２】
先ず最初に、層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより一方側金属電極３ｂを形成する。
【００３３】
一方側金属電極３ｂを形成後、一方側金属電極３ｂ上に絶縁誘電材料を堆積及びパターニングすることにより、一方側金属電極３ｂ上の一部に絶縁誘電体４を形成する。
【００３４】
絶縁誘電体４を形成後、層間絶縁膜１０を堆積し、絶縁誘電体４の上面が露出するように層間絶縁膜１０の上面を平坦化することにより、絶縁誘電体４の上面と同じ高さまで層間絶縁膜１０を形成する。
【００３５】
層間絶縁膜１０を堆積し平坦化した後、絶縁誘電体４及び層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、少なくとも絶縁誘電体４の上面を被覆するように他方側金属電極３ａを形成する。
【００３６】
他方側金属電極３ａを形成後、所定の厚さまで層間絶縁膜１０を堆積し、層間絶縁膜１０の上面を平坦化する。
【００３７】
層間絶縁膜１０を堆積し平坦化した後、一方側金属電極３ｂ及び他方側金属電極３ａ上の層間絶縁膜１０にコンタクトホールを開口し、コンタクトホールが埋め込まれるように層間接続配線材料を堆積して、層間絶縁膜１０上の不要な層間接続配線材料を除去することにより、他方側金属電極３ａ上に第１の層間接続配線２ａを、一方側金属電極３ｂ上に第３の層間接続配線２ｂをそれぞれ形成する。
【００３８】
第１の層間接続配線２ａ及び第３の層間接続配線２ｂを形成後、第１の層間接続配線２ａ及び第３の層間接続配線２ｂ並びに層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、第１の層間接続配線２ａに接続された第１の金属配線層６ａ、及び、第３の層間接続配線２ｂに接続された第２の金属配線層６ｂを形成する。
【００３９】
第１の金属配線層６ａ及び第２の金属配線層６ｂを形成後、所定の厚さまで層間絶縁膜１０を堆積し、層間絶縁膜１０の上面を平坦化する。
【００４０】
層間絶縁膜１０を堆積し平坦化した後、第１の金属配線層６ａ及び第２の金属配線層６ｂ上の層間絶縁膜１０にコンタクトホールを開口し、コンタクトホールが埋め込まれるように層間接続配線材料を堆積して、層間絶縁膜１０上の不要な層間接続配線材料を除去することにより、第１の金属配線層６ａ上に第２の層間接続配線５ａを、第２の金属配線層６ｂ上に第４の層間接続配線５ｂをそれぞれ形成する。
【００４１】
第２の層間接続配線５ａ及び第４の層間接続配線５ｂを形成後、第２の層間接続配線５ａ及び第４の層間接続配線５ｂ並びに層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、第２の層間接続配線５ａに接続された電源電位電極パッド１ａ、及び、第４の層間接続配線５ｂに接続された接地電位電極パッド１ｂを形成する。
【００４２】
電源電位電極パッド１ａ及び接地電位電極パッド１ｂを形成後、層間絶縁膜１０を堆積し、電源電位電極パッド１ａ及び接地電位電極パッド１ｂの上面が露出するように層間絶縁膜１０の上面を平坦化することにより、電源電位電極パッド１ａ及び接地電位電極パッド１ｂの上面と同じ高さまで層間絶縁膜１０を形成する。
【００４３】
そして、電極パッド間の間隙部に形成された層間絶縁膜１０上に、電極パッドと層間絶縁膜１０との境界部を被覆するように保護膜７を形成すると、図１及び図２に示す本発明の第１の実施の形態に係る半導体集積回路装置が完成する。
【００４４】
本発明の第１の実施の形態に係る半導体集積回路装置及びその製造方法は、上記構成により、相互に隣接する電源電位電極パッド及び接地電位電極パッド間に、それぞれ少なくとも一層の層間接続配線を介してＭＩＭ構造キャパシタをバイパスコンデンサとして接続しているので、破壊の危険性、製造工程及びコストの増加を非常に小さく抑制しながら、十分な容量を有するバイパスコンデンサによって電源ノイズを除去又は抑制することができ、従って、外部から混入する電源ノイズ及びＬＳＩ内部から発生する電源ノイズを電源入出力ノードにおいて遮断することができ、さらに、バイパスコンデンサを実装基板上から排除して実装面積及び容積を低減することができる。
【００４５】
図３は、本発明の第２の実施の形態に係る半導体集積回路装置の構成を示す断面図であり、図４は、本発明の第２の実施の形態に係る半導体集積回路装置の概略構成を示す平面図である。図３は、図４の平面図における線ＹＹ’に沿った断面図であるが、図４は、理解を容易にするため、主要な構成要素のみを示している。
【００４６】
本発明の第２の実施の形態に係る半導体集積回路装置は、一方側金属電極３ｂと、一方側金属電極３ｂ上に形成された絶縁誘電体４と、絶縁誘電体４上に形成された他方側金属電極３ａと、他方側金属電極３ａ上に形成された第１の層間接続配線２ａと、半導体集積回路本体１１の周縁部に環状に形成され且つ一部が第１の層間接続配線２ａ上に形成された環状接地電位電極配線８と、一方側金属電極３ｂ上に形成された第２の層間接続配線２ｂと、半導体集積回路本体１１の周縁部に環状に形成され且つ一部が第２の層間接続配線２ｂ上に形成された環状電源電位電極配線９と、を備えている。
【００４７】
尚、金属電極、層間接続配線及び環状電極配線（電源リング）の間の間隙部には、層間絶縁膜１０が形成されている。環状電源電位電極配線９には電源電位Ｖが供給されており、環状接地電位電極配線８は接地されている。
【００４８】
そして、一方側金属電極３ｂ及び他方側金属電極３ａと、それらの電極間に挟み込まれた絶縁誘電体４とによりＭＩＭ構造キャパシタが構成されている。
【００４９】
本発明の第２の実施の形態に係る半導体集積回路装置の構成は、要約すると、少なくとも一層の層間接続配線を介して環状電源電位電極配線９に接続された一方側金属電極３ｂと、少なくとも一層の層間接続配線を介して環状接地電位電極配線８に接続された他方側金属電極３ａと、一方側金属電極３ｂ及び他方側金属電極３ａ間に挟み込まれた絶縁誘電体４と、を備えているものである。
【００５０】
次に、本発明の第２の実施の形態に係る半導体集積回路装置の製造方法について説明する。尚、以下の説明では、本発明の第２の実施の形態に係る半導体集積回路装置のうち図３に表示されている部分のみについて、その製造方法を説明する。
【００５１】
層間絶縁膜１０は、図示されている部分全体が一度に形成されるわけではなく、他の積層構造物に対応して段階的に積層され形成される。
【００５２】
先ず最初に、層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより一方側金属電極３ｂを形成する。
【００５３】
一方側金属電極３ｂを形成後、一方側金属電極３ｂ上に絶縁誘電材料を堆積及びパターニングすることにより、一方側金属電極３ｂ上の一部に絶縁誘電体４を形成する。
【００５４】
絶縁誘電体４を形成後、層間絶縁膜１０を堆積し、絶縁誘電体４の上面が露出するように層間絶縁膜１０の上面を平坦化することにより、絶縁誘電体４の上面と同じ高さまで層間絶縁膜１０を形成する。
【００５５】
層間絶縁膜１０を堆積し平坦化した後、絶縁誘電体４及び層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、少なくとも絶縁誘電体４の上面を被覆するように他方側金属電極３ａを形成する。
【００５６】
他方側金属電極３ａを形成後、所定の厚さまで層間絶縁膜１０を堆積し、層間絶縁膜１０の上面を平坦化する。
【００５７】
層間絶縁膜１０を堆積し平坦化した後、一方側金属電極３ｂ及び他方側金属電極３ａ上の層間絶縁膜１０にコンタクトホールを開口し、コンタクトホールが埋め込まれるように層間接続配線材料を堆積して、層間絶縁膜１０上の不要な層間接続配線材料を除去することにより、他方側金属電極３ａ上に第１の層間接続配線２ａを、一方側金属電極３ｂ上に第２の層間接続配線２ｂをそれぞれ形成する。
【００５８】
第１の層間接続配線２ａ及び第２の層間接続配線２ｂを形成後、第１の層間接続配線２ａ及び第２の層間接続配線２ｂ並びに層間絶縁膜１０上に金属膜を堆積及びパターニングすることにより、第１の層間接続配線２ａに接続された環状接地電位電極配線８、及び、第２の層間接続配線２ｂに接続された環状電源電位電極配線９を形成する。
【００５９】
環状接地電位電極配線８及び環状電源電位電極配線９を形成後、層間絶縁膜１０を堆積し、環状接地電位電極配線８及び環状電源電位電極配線９の上面が露出するように層間絶縁膜１０の上面を平坦化することにより、環状接地電位電極配線８及び環状電源電位電極配線９の上面と同じ高さまで層間絶縁膜１０を形成すると、図３及び図４に示す本発明の第２の実施の形態に係る半導体集積回路装置が完成する。
【００６０】
本発明の第２の実施の形態に係る半導体集積回路装置及びその製造方法は、上記構成により、相互に隣接する環状電源電位電極配線及び環状接地電位電極配線、即ち、電源電位及び接地電位の電源リング間に、それぞれ少なくとも一層の層間接続配線を介してＭＩＭ構造キャパシタをバイパスコンデンサとして接続しているので、破壊の危険性、製造工程及びコストの増加を非常に小さく抑制しながら、十分な容量を有するバイパスコンデンサによって電源ノイズを除去又は抑制することができ、従って、外部から混入する電源ノイズ及びＬＳＩ内部から発生する電源ノイズを電源入出力ノードにおいて遮断することができ、さらに、バイパスコンデンサを実装基板上から排除して実装面積及び容積を低減することができる。
【００６１】
以上、説明したように、本発明の各実施の形態に係る半導体集積回路装置及びその製造方法は、少なくとも一層の層間接続配線を介して電源電位電極配線又は接地電位電極配線に接続された一方側金属電極と、少なくとも一層の層間接続配線を介して接地電位電極配線又は電源電位電極配線に接続された他方側金属電極と、一方側金属電極及び他方側金属電極間に挟み込まれた絶縁誘電体とを形成しているので、即ち、電源電位電極配線と接地電位電極配線との間に、それぞれ少なくとも一層の層間接続配線を介して接続されたＭＩＭ構造キャパシタを形成しているので、上述のような効果を得ることができる。
【００６２】
電源電位電極配線又は接地電位電極配線と一方側金属電極又は他方側金属電極とは、少なくとも一層の層間接続配線を介して接続されているが、二層以上の層間接続配線及び少なくとも一層の金属配線層を介して接続されていてもよい。
【００６３】
【発明の効果】
本発明の実施の一形態に係る半導体集積回路装置及びその製造方法によれば、電源電位電極配線と接地電位電極配線との間に、それぞれ少なくとも一層の層間接続配線を介して接続されたＭＩＭ構造キャパシタを形成しているので、破壊の危険性、製造工程及びコストの増加を非常に小さく抑制しながら、十分な容量を有するバイパスコンデンサによって電源ノイズを除去又は抑制することができ、従って、外部から混入する電源ノイズ及びＬＳＩ内部から発生する電源ノイズを電源入出力ノードにおいて遮断することができ、さらに、バイパスコンデンサを実装基板上から排除して実装面積及び容積を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体集積回路装置の概略構成を示す平面図である。
【図３】本発明の第２の実施の形態に係る半導体集積回路装置の構成を示す断面図である。
【図４】本発明の第２の実施の形態に係る半導体集積回路装置の概略構成を示す平面図である。
【符号の説明】
１ａ 電源電位電極パッド
１ｂ 接地電位電極パッド
２ａ，２ｂ，５ａ，５ｂ 層間接続配線
３ａ，３ｂ ＭＩＭ構造キャパシタの金属電極
４ ＭＩＭ構造キャパシタの絶縁誘電体
６ａ，６ｂ 金属配線層
８ 環状接地電位電極配線（接地電位電源リング）
９ 環状電源電位電極配線（電源電位電源リング）
１１ 半導体集積回路本体
Claims (16)
- 電源電位電極配線と接地電位電極配線との間に、それぞれ少なくとも一層の層間接続配線を介して接続されたＭＩＭ構造キャパシタを備えていることを特徴とする半導体集積回路装置。
- 前記ＭＩＭ構造キャパシタの一方側金属電極は、二層以上の層間接続配線及び少なくとも一層の金属配線層を介して前記電源電位電極配線に接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記ＭＩＭ構造キャパシタの他方側金属電極は、二層以上の層間接続配線及び少なくとも一層の金属配線層を介して前記接地電位電極配線に接続されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
- 少なくとも一層の層間接続配線を介して電源電位電極配線に接続された一方側金属電極と、
少なくとも一層の層間接続配線を介して接地電位電極配線に接続された他方側金属電極と、
前記一方側金属電極及び前記他方側金属電極間に挟み込まれた絶縁誘電体と、
を備えていることを特徴とする半導体集積回路装置。 - 前記一方側金属電極は、二層以上の層間接続配線及び少なくとも一層の金属配線層を介して前記電源電位電極配線に接続されていることを特徴とする請求項４に記載の半導体集積回路装置。
- 前記他方側金属電極は、二層以上の層間接続配線及び少なくとも一層の金属配線層を介して前記接地電位電極配線に接続されていることを特徴とする請求項４又は５に記載の半導体集積回路装置。
- 前記電源電位電極配線及び前記接地電位電極配線は、絶縁膜を介して相互に隣接していることを特徴とする請求項１乃至６のいずれかに記載の半導体集積回路装置。
- 前記電源電位電極配線は、電源電位が供給され且つ外部からの配線が接続される電源電位電極パッドであり、前記接地電位電極配線は、接地され且つ外部からの配線が接続される接地電位電極パッドであることを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路装置。
- 前記電源電位電極配線は、半導体集積回路本体の周縁部に環状に形成され且つ電源電位が供給される環状電源電位電極配線であり、前記接地電位電極配線は、半導体集積回路本体の周縁部に環状に形成され且つ接地された環状接地電位電極配線であることを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路装置。
- ＭＩＭ構造キャパシタを形成し、
前記ＭＩＭ構造キャパシタを層間絶縁膜により被覆し、
前記ＭＩＭ構造キャパシタの一方側金属電極及び他方側金属電極上の前記層間絶縁膜にそれぞれコンタクトホールを開口し、
前記コンタクトホール内に層間接続配線を形成し、
前記層間接続配線を介して前記一方側金属電極及び前記他方側金属電極にそれぞれ接続される電源電位電極配線及び接地電位電極配線を形成することを特徴とする半導体集積回路装置の製造方法。 - 一方側金属電極を形成し、
前記一方側金属電極上の一部に絶縁誘電体を形成し、
前記絶縁誘電体上に他方側金属電極を形成し、
前記一方側金属電極及び前記他方側金属電極並びに前記絶縁誘電体を層間絶縁膜により被覆し、
前記一方側金属電極及び前記他方側金属電極上の前記層間絶縁膜にそれぞれコンタクトホールを開口し、
前記コンタクトホール内に層間接続配線を形成し、
前記層間接続配線を介して前記一方側金属電極及び前記他方側金属電極にそれぞれ接続される電源電位電極配線及び接地電位電極配線を形成することを特徴とする半導体集積回路装置の製造方法。 - 前記電源電位電極配線と前記一方側金属電極との間に、前記層間接続配線を含めて、二層以上の層間接続配線及び少なくとも一層の金属配線層を形成することを特徴とする請求項１０又は１１に記載の半導体集積回路装置の製造方法。
- 前記接地電位電極配線と前記他方側金属電極との間に、前記層間接続配線を含めて、二層以上の層間接続配線及び少なくとも一層の金属配線層を形成することを特徴とする請求項１０乃至１２のいずれかに記載の半導体集積回路装置の製造方法。
- 前記電源電位電極配線及び前記接地電位電極配線は、絶縁膜を介して相互に隣接するように形成されることを特徴とする請求項１０乃至１３のいずれかに記載の半導体集積回路装置の製造方法。
- 前記電源電位電極配線は、電源電位が供給され且つ外部からの配線が接続される電源電位電極パッドとして形成され、前記接地電位電極配線は、接地され且つ外部からの配線が接続される接地電位電極パッドとして形成されることを特徴とする請求項１０乃至１４のいずれかに記載の半導体集積回路装置の製造方法。
- 前記電源電位電極配線は、半導体集積回路本体の周縁部に環状に形成され且つ電源電位が供給される環状電源電位電極配線として形成され、前記接地電位電極配線は、半導体集積回路本体の周縁部に環状に形成され且つ接地された環状接地電位電極配線として形成されることを特徴とする請求項１０乃至１４のいずれかに記載の半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003118742A JP2004327619A (ja) | 2003-04-23 | 2003-04-23 | 半導体集積回路装置及びその製造方法 |
| US10/618,020 US6876059B2 (en) | 2003-04-23 | 2003-07-14 | Semiconductor integrated circuit device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003118742A JP2004327619A (ja) | 2003-04-23 | 2003-04-23 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004327619A true JP2004327619A (ja) | 2004-11-18 |
Family
ID=33296377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003118742A Abandoned JP2004327619A (ja) | 2003-04-23 | 2003-04-23 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6876059B2 (ja) |
| JP (1) | JP2004327619A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372153B2 (en) * | 2003-10-07 | 2008-05-13 | Taiwan Semiconductor Manufacturing Co., Ltd | Integrated circuit package bond pad having plurality of conductive members |
| JP3954561B2 (ja) * | 2003-11-27 | 2007-08-08 | 沖電気工業株式会社 | 半導体集積回路の多層化電源ラインおよびそのレイアウト方法 |
| JP2005183696A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7075179B1 (en) * | 2004-12-17 | 2006-07-11 | Lsi Logic Corporation | System for implementing a configurable integrated circuit |
| JP2006190889A (ja) * | 2005-01-07 | 2006-07-20 | Fujitsu Ltd | 半導体装置とその製造方法 |
| TWM272116U (en) * | 2005-01-28 | 2005-08-01 | Innolux Display Corp | Display base plate and liquid crystal display device using it |
| CN101546763B (zh) * | 2008-03-24 | 2010-12-22 | 扬智科技股份有限公司 | 内嵌存储器装置及制程方法 |
| US8866260B2 (en) * | 2009-02-27 | 2014-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM decoupling capacitors under a contact pad |
| US8410579B2 (en) * | 2010-12-07 | 2013-04-02 | Xilinx, Inc. | Power distribution network |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434950A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体集積回路装置 |
| JPH0897375A (ja) * | 1994-07-26 | 1996-04-12 | Toshiba Corp | マイクロ波集積回路装置及びその製造方法 |
| US5574621A (en) | 1995-03-27 | 1996-11-12 | Motorola, Inc. | Integrated circuit capacitor having a conductive trench |
| US6147857A (en) * | 1997-10-07 | 2000-11-14 | E. R. W. | Optional on chip power supply bypass capacitor |
| US6285050B1 (en) * | 1997-12-24 | 2001-09-04 | International Business Machines Corporation | Decoupling capacitor structure distributed above an integrated circuit and method for making same |
| JP2001102529A (ja) | 1999-09-28 | 2001-04-13 | Hitachi Ltd | Ｍｉｍ構造の容量素子及びそれを有する半導体集積回路装置 |
| JP3977053B2 (ja) * | 2001-10-30 | 2007-09-19 | 富士通株式会社 | 容量素子及びその製造方法 |
-
2003
- 2003-04-23 JP JP2003118742A patent/JP2004327619A/ja not_active Abandoned
- 2003-07-14 US US10/618,020 patent/US6876059B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040212040A1 (en) | 2004-10-28 |
| US6876059B2 (en) | 2005-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100729360B1 (ko) | 반도체 장치의 커패시터 구조체 및 그 제조 방법 | |
| JP3977053B2 (ja) | 容量素子及びその製造方法 | |
| US5585664A (en) | Semiconductor integrated circuit device | |
| JP2004327619A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP4932980B2 (ja) | オン・ダイ型のデカップリング・キャパシタンスを有する半導体ダイ | |
| US6198153B1 (en) | Capacitors with silicized polysilicon shielding in digital CMOS process | |
| US7239005B2 (en) | Semiconductor device with bypass capacitor | |
| JPH1012825A (ja) | 半導体集積回路装置 | |
| WO2003061010A2 (en) | Integrated ground shield | |
| JP2004095754A (ja) | キャパシタ | |
| KR100649067B1 (ko) | Ｍｉｓ 커패시터 및 ｍｉｓ 커패시터 제조 방법 | |
| WO2000035004A1 (en) | Integrated circuit | |
| US6977805B2 (en) | Capacitor element, semiconductor integrated circuit and method of manufacturing those | |
| JP2005072233A (ja) | 半導体装置 | |
| JPH05283611A (ja) | 半導体装置 | |
| US20050115740A1 (en) | Multilayered power supply line for semiconductor integrated circuit and layout method thereof | |
| JPS63184358A (ja) | 半導体集積回路 | |
| JPH0196947A (ja) | 半導体装置及びその製造方法 | |
| JPH07130951A (ja) | 半導体集積回路装置 | |
| JPH08298307A (ja) | 半導体装置 | |
| JPH07135296A (ja) | 半導体集積回路装置 | |
| KR101100755B1 (ko) | 아날로그 회로의 캐패시터 및 그의 제조 방법 | |
| JPH0669422A (ja) | 半導体集積回路 | |
| JP2005175214A (ja) | 半導体装置およびその製造方法 | |
| JPH09246476A (ja) | 半導体集積回路の電源線及びそのレイアウト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050311 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050421 |