KR101100755B1

KR101100755B1 - 아날로그 회로의 캐패시터 및 그의 제조 방법

Info

Publication number: KR101100755B1
Application number: KR1020040115855A
Authority: KR
Inventors: 최성욱
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-12-30
Filing date: 2004-12-30
Publication date: 2011-12-30
Also published as: KR20060077066A

Abstract

본 발명은 동일 면적 상에서 보다 큰 캐패시턴스 용량을 갖는 아날로그회로의 캐패시터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 아날로그회로의 캐패시터는 제1전극, 상기 제1전극 상에 상기 제1전극보다 적은 면적을 갖는 제1유전막과 제2전극의 적층, 상기 제1유전막과 제2전극 적층의 일측 측벽을 덮으면서 상기 제2전극을 덮는 제2유전막, 및 상기 제2유전막 상에 형성되며 상기 제1전극과 연결되고 상기 제2전극의 일부 측벽과 상부를 감싸는 형태로 중첩되는 제3전극을 포함하고, 이와 같은 본 발명은 제2전극 위에 일부 중첩되는 제3전극을 형성해주므로써 동일 면적을 갖는 칩에서 두배 이상으로 캐패시턴스 용량(제1전극과 제2전극의 중첩에 의한 캐패시턴스외에 제2전극과 제3전극의 중첩에 의한 캐패시턴스 증가)을 증가시킬 수 있는 효과가 있다.

아날로그회로, 캐패시터, MIM, 캐패시턴스 용량, 중첩

Description

아날로그 회로의 캐패시터 및 그의 제조 방법{CAPACITOR OF ANALOG CIRCUIT AND METHOD FOR MANUFACTURING THE SAME}

도 1a는 종래기술에 따른 아날로그 회로의 MIM 캐패시터의 제조 방법을 개략적으로 도시한 도면,

도 1b는 도 1a의 MIM 캐패시터의 구조를 도시한 평면도,

도 2는 본 발명의 실시예에 따른 아날로그 회로의 MIM 캐패시터의 구조를 도시한 구조 단면도,

도 3a 내지 도 3e는 본 발명의 실시예에 따른 아날로그 회로의 MIM 캐패시터의 제조 방법을 도시한 공정 단면도,

도 4는 도 3e의 MIM 캐패시터의 구조를 도시한 평면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 필드산화막

23 : 제1전극 24 : 제1유전막

25 : 제2전극 26 : 제2유전막

27 : 제3전극 28 : 층간절연막

29a, 29b : 비아콘택 30a, 30b : 메탈배선

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시턴스의 용량을 증가시키기 위한 아날로그 회로의 캐패시터 및 그의 제조 방법에 관한 것이다.

아날로그(Analog) 회로에는 캐패시터와 저항이 대부분 사용되게 된다. 이때, 아날로그 특성을 결정짓는 중요한 항목중 하나가 캐패시터의 선형(Lineality) 특성이며, 이를 개선하기 위하여 MOS(Metal-Oxide-Silicon) 캐패시터에서 PIP(Poly-Insulator-Poly) 캐패시터로 발전하였으며 최근에는 MIM(Metal-Insulator-Metal) 캐패시터로 그 구조가 개발되고 있다.

아날로그(Analog) 회로 구성에서 주로 사용되는 MIM(Metal Insulator Metal) 캐패시터는 캐패시턴스 용량을 많이 필요로 하지 않아 칩내에서 차지하는 영역이 작았으나, 최근에는 MIM 캐패시터의 캐패시턴스 용량을 크게 사용하고자 하는 필요성이 커지고 있는 상황이다.

도 1a는 종래기술에 따른 아날로그 회로의 MIM 캐패시터의 제조 방법을 개략적으로 도시한 도면이다.

도 1a를 참조하면, 반도체기판(11) 상에 필드산화막(12)을 형성하고, 필드산화막(12) 상에 메탈막을 증착한 후 패터닝하여 캐패시터의 제1전극(13)을 형성한 다.

이어서, 제1전극(13) 상에 유전막(14)을 증착하고, 유전막(14) 상에 메탈막을 증착한 후, 메탈막을 패터닝하여 캐패시터의 제2전극(15)을 형성한다. 이때, 유전막(14)도 패터닝하고, 제2전극(15)은 통상적으로 탑플레이트(Top plate)라고 일컫는다.

다음으로, 제2전극(15)을 포함한 전면에 층간절연막(16)을 형성한 후, 층간절연막(16)을 선택적으로 패터닝하여 제1전극과 제2전극을 각각 오픈시키는 비아홀을 형성한다.

이어서, 비아홀에 매립되는 비아콘택(17)을 형성한 후, 비아콘택(17) 상에 메탈막을 증착한 후 패터닝하여 제1전극(13)과 연결되는 제1메탈배선(18a)과 제2전극(15)과 연결되는 제2메탈배선(18b)을 각각 형성한다. 이때, 제1메탈배선(18a)과 제2메탈배선(18b)은 동일 평면상에 위치한다.

도 1b는 도 1a의 MIM 캐패시터의 구조를 도시한 평면도이다.

도 1b에 도시된 바와 같이, 제1전극(13) 상에 제1전극보다 면적이 작은 제2전극(15)이 오버랩되고, 제1전극(13)에는 비아콘택을 통해 연결된 제1메탈배선(18a)이 배치되며, 제2전극(15) 상에는 비아콘택을 통해 연결되는 제2메탈배선(18b)이 배치된다.

도 1b에서 MIM 캐패시터의 캐패시턴스 용량은 x× y×α(단위캐패시턴스) 가 된다.

그러나, 종래기술의 MIM 캐패시터는 칩면적상의 한계에 의해 큰 캐패시턴스 용량을 갖는 MIM 캐패시터를 구현하기 어렵다. 즉, 캐패시턴스 용량이 x× y×α(단위캐패시턴스)으로 한정된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 동일 면적 상에서 보다 큰 캐패시턴스 용량을 갖는 아날로그회로의 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 아날로그회로의 캐패시터는 제1전극, 상기 제1전극 상에 상기 제1전극보다 적은 면적을 갖는 제1유전막과 제2전극의 적층, 상기 제1유전막과 제2전극 적층의 일측 측벽을 덮으면서 상기 제2전극을 덮는 제2유전막, 및 상기 제2유전막 상에 형성되며 상기 제1전극과 연결되고 상기 제2전극의 일부 측벽과 상부를 감싸는 형태로 중첩되는 제3전극을 포함하는 것을 특징으로 한다.

그리고, 본 발명의 아날로그회로의 캐패시터 제조 방법은 제1전극을 형성하는 단계, 상기 제1전극 상에 제1유전막과 제2전극의 적층을 형성하는 단계, 상기 제1유전막과 제2전극의 적층의 일부 측벽을 덮으면서 상기 제2전극을 덮는 제2유전막을 형성하는 단계, 및 상기 제2유전막 상에 상기 제1전극과 연결되고 상기 제2전극의 일부 측벽과 상부를 감싸는 형태로 중첩되는 제3전극을 형성하는 단계를 포함 하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 아날로그 회로의 MIM 캐패시터의 구조를 도시한 구조 단면도이다.

도 2에 도시된 바와 같이, 반도체기판(21) 상에 필드산화막(22)이 형성되고, 필드산화막(22) 상에 캐패시터의 제1전극(23)이 형성된다.

그리고, 제1전극(23) 상에 제1전극(23)보다 적은 면적을 갖는 제1유전막(24)과 제2전극(25)의 적층이 형성되고, 제1유전막(24)과 제2전극(25)의 적층구조의 일측 측벽을 덮으면서 제2전극(25)을 덮는 제2유전막(26), 제2유전막(27) 상에 형성되며 제1전극(23)과 연결되고 제2전극(25)의 일측 측벽과 상부를 감싸는 형태를 갖는 제3전극(27)이 형성된다.

그리고, 제1전극(23)과 제2전극(25)에 각각 비아콘택(29a)을 통해 연결되는 메탈배선(30a, 30b)이 층간절연막(28) 상에 형성된다.

도 2와 같이, 본 발명의 캐패시터는 제1전극(23), 제1유전막(24), 제2전극(25), 제2유전막(26) 및 제3전극(27)으로 구성되며, 제1전극(23)에 연결되는 제3전극(27)이 제2전극과 일부 중첩되어 형성되어, 캐패시턴스 용량을 증가시키고 있다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 아날로그 회로의 MIM 캐패시터 의 제조 방법을 개략적으로 도시한 도면이다.

도 3a에 도시된 바와 같이, 반도체기판(21) 상에 필드산화막(22)을 형성하고, 필드산화막(22) 상에 메탈막을 증착한 후 패터닝하여 캐패시터의 제1전극(23)을 형성한다.

이어서, 제1전극(23) 상에 제1유전막(24)와 캐패시터의 제2전극(25)의 적층구조를 형성한다.

자세히 살펴보면, 먼저 제1유전막(24) 상에 제2전극(25)이 될 메탈막을 증착한 후, 메탈막 및 제1유전막(24)을 패터닝한다. 여기서, 제2전극(25)은 통상적으로 탑플레이트(Top plate)라고 일컫는다.

도 3b에 도시된 바와 같이, 제2전극(25)을 포함한 전면에 제2유전막(26)을 증착한 후, 선택적으로 패터닝하여 제1유전막(24)와 제2전극(25)의 적층구조의 일측 측벽을 덮으면서 적층구조의 상부를 덮는 형태로 제2유전막(26)을 잔류시킨다.

상기 제2유전막(26)은 제1전극(23)의 표면을 노출시킨다.

도 3c에 도시된 바와 같이, 제2유전막(26)을 포함한 전면에 메탈막을 증착한 후 선택적으로 패터닝하여 제3전극(27)을 형성한다.

이때, 제3전극(27)은 제1유전막(24), 제2전극(25) 및 제2유전막(26)의 순서로 적층된 구조의 일측 측벽을 덮으면서 적층 구조의 상부를 일부 덮는 형태로 형성된다. 즉, 제3전극(27)은 3차원적으로 제1유전막(24), 제2전극(25) 및 제2유전막(26)의 순서로 적층된 구조를 감싸는 형태로 형성된다.

따라서, 제3전극(27)은 제1전극(23)과 연결되는 구조를 갖고, 제2유전막(26) 에 의해 제2전극(25)과 전기적으로 절연되는 구조를 갖는다.

도 3d에 도시된 바와 같이, 제3전극(27)을 포함한 전면에 층간절연막(28)을 형성한 후, 층간절연막(28)을 선택적으로 패터닝하여 제1전극(23)과 제2전극(25)을 각각 오픈시키는 비아홀(28a, 28b)을 형성한다.

이때, 제1전극(23)을 오픈시키는 비아홀(28a)은 층간절연막(28)을 식각하여 형성한 것이고, 제2전극(25)을 오픈시키는 비아홀(28b)은 층간절연막(28)과 제2유전막(26)을 식각하여 형성한 것이다.

도 3e에 도시된 바와 같이, 비아홀(28a, 28b)에 매립되는 비아콘택(29a, 29b)을 형성한 후, 비아콘택(29a, 29b) 상에 메탈막을 증착한 후 패터닝하여 제1전극(23)과 연결되는 제1메탈배선(30a)과 제2전극(25)과 연결되는 제2메탈배선(30b)을 각각 형성한다. 이때, 제1메탈배선(30a)과 제2메탈배선(30b)은 동일 평면상에 위치한다.

전술한 바와 같이, 본 발명은 제1전극(23)과 연결되는 제3전극(27)을 추가로 형성해주므로써 MIM 캐패시터의 캐패시턴스 용량을 증가시키고 있다.

도 4는 도 3e의 MIM 캐패시터의 구조를 도시한 평면도이다.

도 4에 도시된 바와 같이, 제1전극(23) 상에 제1전극(23)보다 면적이 작은 제2전극(25)이 중첩되고, 제1전극(23)에는 비아콘택(29a)을 통해 연결된 제1메탈배선(30a)이 배치되며, 제2전극(25) 상에는 비아콘택(29b)을 통해 연결되는 제2메탈배선(30b)이 배치된다.

그리고, 제2전극(25)의 일부와 중첩되는 제3전극(27)이 형성된다.

위와 같은 구조에서, 캐패시턴스 용량은 제2전극(25)의 두께를 t라고 가정할 때, {2x×y+(2x+y)×t}×α가 된다. 여기서, α는 단위캐패시턴스이다.

캐패시턴스 용량은 제1전극(23)과 제2전극(25)간 중첩에 의한 x×y×α와, 제2전극(25)과 제3전극(27)간 중첩에 의한 x×y×α, 그리고, 제3전극(27)과 제2전극(25)의 측벽에서의 (2x+y)×t×α가 된다.

결국, 본 발명은 칩면적상의 한계를 극복하기 위해 제1전극(23)과 연결되면서 제2전극(25)과 중첩되는 제3전극(27)을 추가로 형성해주므로써, 두배 이상 즉, {x×y+(2x+y)×t}×α만큼의 캐패시턴스 용량이 증가한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 제2전극 위에 일부 중첩되는 제3전극을 형성해주므로써 동일 면적을 갖는 칩에서 두배 이상으로 캐패시턴스 용량을 증가시킬 수 있는 효과가 있다.

Claims

제1전극;

상기 제1전극 상에 상기 제1전극보다 적은 면적을 갖는 제1유전막과 제2전극의 적층;

상기 제1유전막과 제2전극 적층의 일측 측벽을 덮으면서 상기 제2전극을 덮는 제2유전막; 및

상기 제2유전막 상에 형성되며 상기 제1전극과 물리적으로 직접 연결되고 상기 제2전극의 일부 측벽과 상부를 감싸는 형태로 중첩되는 제3전극;

을 포함하는 아날로그회로의 캐패시터.
제1항에 있어서,

상기 제1전극, 제2전극 및 상기 제3전극은, 메탈막인 것을 특징으로 하는 아날로그회로의 캐패시터.
제1전극을 형성하는 단계;

상기 제1전극 상에 상기 제 1 전극보다 적은 면적을 갖는 제1유전막과 제2전극의 적층을 형성하는 단계;

상기 제1유전막과 제2전극의 적층의 일부 측벽을 덮으면서 상기 제2전극을 덮는 제2유전막을 형성하는 단계; 및

상기 제2유전막 상에 상기 제1전극과 연결되고 상기 제2전극의 일부 측벽과 상부를 감싸는 형태로 중첩되는 제3전극을 형성하는 단계;

를 포함하는 아날로그회로의 캐패시터 제조 방법.
제3항에 있어서,

상기 제3전극을 형성하는 단계는,

상기 제2유전막을 포함한 전면에 메탈막을 증착하는 단계; 및

상기 메탈막을 선택적으로 패터닝하여 상기 제2전극의 상부와 일부 중첩되면서 상기 제2전극의 측벽을 감싸는 형태를 갖는 제3전극을 형성하는 단계;

를 포함하는 것을 특징으로 하는 아날로그회로의 캐패시터 제조 방법.
제3항에 있어서,

상기 제2유전막을 형성하는 단계는,

상기 제2전극을 포함한 전면에 제2유전막을 형성하는 단계; 및

상기 제2유전막을 선택적으로 패터닝하여 상기 제1전극을 노출시키면서 상기 제2전극의 일부 측벽과 상기 제2전극의 상부를 덮는 형태로 잔류시키는 단계

를 포함하는 것을 특징으로 하는 아날로그회로의 캐패시터 제조방법.
제3항에 있어서,

상기 제1전극, 제2전극 및 상기 제3전극은, 메탈막으로 형성하는 것을 특징으로 하는 아날로그회로의 캐패시터 제조 방법.