KR100816245B1 - 커패시터 및 그 제조방법 - Google Patents

커패시터 및 그 제조방법 Download PDF

Info

Publication number
KR100816245B1
KR100816245B1 KR1020060133249A KR20060133249A KR100816245B1 KR 100816245 B1 KR100816245 B1 KR 100816245B1 KR 1020060133249 A KR1020060133249 A KR 1020060133249A KR 20060133249 A KR20060133249 A KR 20060133249A KR 100816245 B1 KR100816245 B1 KR 100816245B1
Authority
KR
South Korea
Prior art keywords
metal layer
insulating layer
lower metal
layer
forming
Prior art date
Application number
KR1020060133249A
Other languages
English (en)
Inventor
김도훈
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060133249A priority Critical patent/KR100816245B1/ko
Application granted granted Critical
Publication of KR100816245B1 publication Critical patent/KR100816245B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따른 커패시터 소자는 기판상에 형성된 하부 절연층; 상기 하부 절연층에 폭이 서로 다른 복수로 형성된 하부 금속층; 상기 하부 금속층을 포함하는 상기 하부 절연층 상에 상기 하부 금속층 중 넓은 폭을 가지는 하부 금속층을 노출하도록 일부 비아홀을 포함하여 형성된 상부 절연층; 상기 비아홀을 매립하여 형성된 비아플러그; 및 상기 비아플러그를 포함하는 상부 절연층 상에 폭이 서로 다른 복수로 형성된 상부 금속층;을 포함하는 것을 특징으로 한다.
MIM, 커패시터, 셀프얼라인

Description

커패시터 및 그 제조방법{Capacator and Method for manufacturing the same}
도 1은 종래기술에 의한 커패시터의 평면도.
도 2는 본발명의 실시예에 따른 커패시터의 단면도.
도 3 내지 도 6은 본 발명의 실시예에 따른 커패시터의 제조방법의 공정단면도.
본 발명은 커패시터 및 그 제조방법에 관한 것이다.
현재, 반도체 소자 중에서 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변 경되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자, 예를 RF CMOS장치에서 주로 이용되고 있다.
최근에 MIM 구조는 비아 홀(via hole)에서 형성되는 형태에서 금속 탑 플레이트 형태로 이루어지고 있다. 이는 스텝 커버리지(step coverage)로 인한 리키지(leakage) 문제에 보다 유리한 공정으로 여겨지고 있기 때문이다. 특히 디바이스(device)의 집적화가 이루어지면서 DUV를 사용하는 미세 선폭 금속 공정에서도 MIM 공정이 도입되고 있다.
종래의 MIM형 캐패시터 제조 방법의 실시예 2 가지를 보면 다음과 같다.
제 1 실시예는 트렌치 비아 형태의 MIM형 캐패시터로, 우선 제 1 절연체의 표면에 하부 전극을 패터닝(patterning)한다. 전표면에 제 2 절연체를 덮는다. 제 2 절연체 표면을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)한다.하부 전극의 중앙 영역의 제 2 절연체를 건식 식각(dry etch)하여 트렌치 비아를 형성한다. 전표면에 유전체 및 배리어 금속(barrier metal)을 차례로 증착한다. 전표면에 텅스텐-플러그(W-plug)를 덮는다. 텅스텐-플러그의 표면을 화학적 기계적 연마한다. MIM형 캐패시터 영역의 텅스텐-플러그 표면에 상부 전극을 형성시킴으로써 MIM형 캐패시터를 완성한다.
제 2 실시예는 두 금속 사이에 MIM의 상부 전극에 해당되는 두 번째 탑 플레이트(top plate)를 형성시키는 형태로, 먼저 제 1 절연체의 전표면에 하부 전극용 금속, 유전체, 및 상부 전극에 해당되는 두 번째 탑 플레이트를 차례로 증착한다. MIM 영역을 제외한 상부 전극에 해당되는 두 번째 탑 플레이트를 제거한다. 하부 전극 영역을 제외한 하부 전극용 금속과 유전체를 제거한다. 전표면에 제 2 절연체를 증착한다. 제 2 절연체 표면을 화학적 기계적 연마한다. 제 2 절연체에 비아공정을 적용하여 두 번째 탑 플레이트와 하부 전극과의 플러그를 형성한다. 표면에 플러그와 접촉하는 상부 전극을 형성함으로써 MIM 캐패시터가 완성된다.
도 1은 종래기술에 의한 커패시터의 평면도이다.
한편, 종래기술에 의한 MIM 커패시터를 형성하기 위해서 각 메탈레이어(Metal Layer)방향을 도 1과 같이 크로스(cross)로 구성하게 된다.
그런데, 종래기술에 따라 메탈레이어를 크로스로 구성할 경우 형성되는 커패시턴스(Capacitance)가 적은 단점이 있다. 그 이유는 상부금속층과 하부금속층의 역할을 하는 메탈레이어가 크로스로 될 경우에는 그 겹치는 부분만 상부/하부 금속층으로 역할을 하기 때문에 겹치는 면적이 작아 커패시턴스가 작을 수 밖에 없다.
본 발명은 종래기술과 다른 메탈층을 구성함으로써 높은 커패시턴스를 얻을 수 있는 커패시터 및 그 제조방법을 제공하고자 한다.
또한, 본 발명은 커패시터를 제조함에 있어서 별도의 얼라인(align)이 필요없는 커패시터 및 그 제조방법을 제공하고자 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 커패시터 소자는 기판상에 형성된 하부 절연층; 상기 하부 절연층에 폭이 서로 다른 복수로 형성된 하부 금속 층; 상기 하부 금속층을 포함하는 상기 하부 절연층 상에 상기 하부 금속층 중 넓은 폭을 가지는 하부 금속층을 일부 노출하도록 비아홀을 포함하여 형성된 상부 절연층; 상기 비아홀을 매립하여 형성된 비아플러그; 및 상기 비아플러그를 포함하는 상부 절연층 상에 폭이 서로 다른 복수로 형성된 상부 금속층;을 포함하는 것을 특징으로 한다.
또한, 상기의 목적을 달성하기 위한 본 발명에 따른 커패시터 소자의 제조방법은 기판상에 하부 절연층을 형성하는 단계; 상기 하부 절연층에 폭이 서로 다른 복수의 하부 금속층을 형성하는 단계; 상기 하부 금속층을 포함하는 상기 하부 절연층 상에 상부 절연층을 형성하는 단계; 상기 하부 금속층 중 넓은 폭을 가지는 하부 금속층을 일부 노출하도록 상기 상부 절연층에 비아홀을 형성하는 단계; 상기 비아홀을 매립하는 비아플러그를 형성하는 단계; 및 상기 비아플러그를 포함하는 상부 절연층 상에 폭이 서로 다른 복수의 상부 금속층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면 종래기술이 MIM 커패시터를 형성하기 위해 금속층간에 크로스 형태를 취한 것과는 달리 금속층간에 평행한 방향으로 배치를 함으로써 높은 커패시턴스를 얻을 수 있는 장점이 있다.
또한, 종래기술이 커패시터를 형성하기 위한 얼라인(align)을 정밀하게 하여야 하지만, 본 발명에서는 상부 금속층과 하부 금속층의 크기가 다름으로 인하여 셀플얼라인(Self-Align)이 가능한 장점이 있다.
이하, 본 발명의 실시예에 따른 커패시터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본발명의 실시예에 따른 커패시터의 단면도이다.
본 발명의 실시예에 따른 커패시터는 기판상에 형성된 하부 절연층; 상기 하부 절연층에 폭이 서로 다른 복수로 형성된 하부 금속층; 상기 하부 금속층을 포함하는 상기 하부 절연층 상에 상기 하부 금속층 중 넓은 폭을 가지는 하부 금속층을 노출하도록 비아홀을 포함하여 형성된 상부 절연층; 상기 비아홀을 매립하여 형성된 비아플러그; 및 상기 비아플러그를 포함하는 상부 절연층 상에 폭이 서로 다른 복수로 형성된 상부 금속층;을 포함하는 것을 특징으로 한다.
이때, 상기 상부 금속층은 상기 하부 금속층과 평행하도록 상부 금속층이 형성될 수 있다.
또한, 상기 상부 금속층은 상기 상부 금속층 중 폭이 넓은 상부 금속층이 상기 하부 금속층 중 폭이 좁은 하부 금속층과 상하 대칭되어 한쌍의 커패시터 역할을 할 수 있도록 형성될 수 있다.
또한, 상기 상부 금속층 중 넓은 상부 금속층의 폭이 상기 하부 금속층 중 폭이 넓은 하부 금속층과 폭과 서로 동일 하도록 형성될 수 있다.
또한, 상기 상부 금속층 중 폭이 넓은 상부 금속층이 상기 하부 금속층 중 폭이 넓은 하부 금속층과 상기 비아플러그에 의해 전기적으로 연결될 수 있다.
즉, 본 발명의 실시예에 따른 커패시터는 종래기술이 MIM 커패시터를 형성하기 위해 금속층간에 크로스 형태를 취한 것과는 달리 상부 금속층과 하부 금속층의 크기가 다르게 형성하면서 금속층간에 평행한 방향으로 배치를 함으로써 높은 커패 시턴스를 얻을 수 있는 효과가 있다.
그 이유는 상부금속층과 하부금속층의 역할을 하는 메탈레이어가 크로스가 아닌 평행으로 형성될 경우에는 그 겹치는 면적이 넓게됨으로써 커패시턴스가 높게 되는 효과가 있다.
이하, 본 발명의 실시예에 따른 커패시터의 제조방법을 도 2 내지 도 6을 참조하여 설명한다.
우선, 도 3과 같이 기판(미도시)상에 제1 절연층(110)을 형성한다.
다음으로, 상기 제1 절연층(110)상에 폭이 서로 다른 복수의 제1 금속층(212, 214)을 형성한다.
상기 제1 금속층은 상기 제1 절연층(110)에 제1 금속층용 금속을 형성한 후 소정의 마스크 패턴(미도시)를 이용한 식각에 의해 형성할 수 있다.
다음으로, 상기 제1 금속층(212, 214)를 포함하는 상기 제1 절연층(110) 상에 제2 절연층(120)을 형성하고 CMP 등에 의한 평탄화공정을 진행할 수 있다.
다음으로, 도 4와 같이 상기 제1 금속층(212,214) 및 상기 제2 절연층(120)상에 제3 절연층(130)을 형성한다.
그 후 상기 제1 금속층 중 넓은 폭을 가지는 제1 하부 금속층(212)을 일부 노출하도록 상기 제3 절연층(130)에 비아홀을 형성을 위한 패턴(410)을 형성한다.
다음으로 도 5와 같이, 상기 비아홀 패턴(410)을 하드 마스크로 하여 상기 제3 절연층(130)을 식각하여 비아홀(미도시)을 형성하고, 상기 비아홀에 비아플러그(310)를 형성한다.
그 후, 상기 비아플러그(310)를 포함하는 제3 절연층(130) 상에 폭이 서로 다른 복수의 제2 금속층(222, 224)을 형성한다.
이때, 상기 제2 금속층(222, 224)은 종래기술과 달리 상기 제1 금속층(212, 214)과 평행하도록 형성함으로써 높은 커패시턴스를 얻는 것을 특징으로 한다. 그 이유는 상부금속층과 하부금속층의 역할을 하는 메탈레이어가 크로스가 아닌 평행으로 형성될 경우에는 그 겹치는 면적이 넓게됨으로써 커패시턴스가 높게 되는 효과가 있다.
또한, 종래기술이 커패시터를 형성하기 위한 얼라인(align)을 정밀하게 하여야 하지만, 본 발명에서는 대칭되는 제1 금속층과 제2 금속층의 크기가 다름으로 인하여 셀플얼라인(Self-Align)이 가능한 효과가 있다.
구체적으로, 도 5와 같이 상기 비아플러그(310)를 포함하는 제3 절연층(130) 상에 제2 금속층용 금속(220)을 형성하고, 서로 다른 복수의 제2 금속층(222, 224)을 형성하기 위한 마스크 패턴(420)을 형성한다.
다음으로, 도 6과 같이 상기 제2 금속층용 마스크 패턴(420)을 하드 마스크로 하여 상기 제2 금속층용 금속(220)을 식각하여 제2 금속층(222,224)를 형성한다.
이때, 상기 제2 금속층 중 폭이 넓은 제2 금속층(222)이 상기 제1 금속층 중 폭이 좁은 제1 금속층(214)과 상하 대칭되도록 형성된다.
또한, 상기 제2 금속층 중 넓은 제2 금속층(222)의 폭이 상기 제1 금속층 중 폭이 넓은 제1 금속층(212)과 폭이 서로 동일 하도록 형성될 수 있다.
또한, 상기 제2 금속층 중 폭이 넓은 제2 금속층(222)이 상기 제1 금속층 중 폭이 넓은 제1 금속층(212)과 상기 비아플러그(310)에 의해 전기적으로 연결되도록 형성될 수 있다.
그 후, 상기 제2 금속층(222,224)을 포함하는 제3 절연층(130) 상에 제4 절연층(140)을 형성하고 CMP 등에 의한 평탄화공정을 진행할 수 있다.
다음으로, 상기 기술한 공정을 반복함으로써 도 2와 같은 다층 구조의 MIM커패시터를 제조할 수 있다.
즉, 상기 제4 절연층(140) 상에 제5 절연층(150)이 제2 비아플러그(320)을 포함하여 형성된다.
다음으로, 상기 제5 절연층(150) 상에 서로 폭이 다른 복수의 제3 금속층(232,234)이 형성되고, 그 제3 금속층 사이에 제6 절연층(160)이 형성된다.
다음으로, 상기 제6 절연층(160) 상에 제3 비아플러그(330)를 포함하여 제7 절연층(170)이 형성된다.
다음으로, 상기 제7 절연층(170) 상에 서로 폭이 다른 복수의 제4 금속층(242,244)이 형성되고, 그 제4 금속층 사이에 제8 절연층(180)이 형성된다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 커패시터소자 및 그 제조방법에 의하면 종래기술이 MIM 커패시터를 형성하기 위해 금속층간에 크로스 형태를 취한 것과는 달리 금속층간에 평행한 방향으로 배치를 함으로써 높은 커패시턴스를 얻을 수 있는 효과가 있다.
또한, 종래기술이 커패시터를 형성하기 위한 얼라인(align)을 정밀하게 하여야 하지만, 본 발명에서는 상부 금속층과 하부 금속층의 크기가 다름으로 인하여 셀플얼라인(Self-Align)이 가능한 효과가 있다.

Claims (10)

  1. 기판상에 형성된 하부 절연층;
    상기 하부 절연층에 폭이 서로 다른 복수로 형성된 하부 금속층;
    상기 하부 금속층을 포함하는 상기 하부 절연층 상에 상기 하부 금속층 중 넓은 폭을 가지는 하부 금속층을 일부 노출하도록 비아홀을 포함하여 형성된 상부 절연층;
    상기 비아홀을 매립하여 형성된 비아플러그; 및
    상기 비아플러그를 포함하는 상부 절연층 상에 폭이 서로 다른 복수로 형성된 상부 금속층;을 포함하며,
    상기 상부 금속층은
    상기 하부 금속층과 평행하도록 상부 금속층이 형성된 것을 특징으로 하는 커패시터.
  2. 삭제
  3. 기판상에 형성된 하부 절연층;
    상기 하부 절연층에 폭이 서로 다른 복수로 형성된 하부 금속층;
    상기 하부 금속층을 포함하는 상기 하부 절연층 상에 상기 하부 금속층 중 넓은 폭을 가지는 하부 금속층을 일부 노출하도록 비아홀을 포함하여 형성된 상부 절연층;
    상기 비아홀을 매립하여 형성된 비아플러그; 및
    상기 비아플러그를 포함하는 상부 절연층 상에 폭이 서로 다른 복수로 형성된 상부 금속층;을 포함하며,
    상기 상부 금속층은
    상기 상부 금속층 중 폭이 넓은 상부 금속층이 상기 하부 금속층 중 폭이 좁은 하부 금속층과 상하 대칭되어 한쌍의 커패시터 역할을 하도록 형성된 것을 특징으로 하는 커패시터.
  4. 제3 항에 있어서,
    상기 상부 금속층 중 넓은 상부 금속층의 폭이 상기 하부 금속층 중 폭이 넓은 하부 금속층과 폭과 서로 동일 하도록 형성된 것을 특징으로 하는 커패시터.
  5. 제3 항에 있어서,
    상기 상부 금속층 중 폭이 넓은 상부 금속층이 상기 하부 금속층 중 폭이 넓은 하부 금속층과 상기 비아플러그에 의해 전기적으로 연결된 것을 특징으로 하는 커패시터.
  6. 기판상에 하부 절연층을 형성하는 단계;
    상기 하부 절연층에 폭이 서로 다른 복수의 하부 금속층을 형성하는 단계;
    상기 하부 금속층을 포함하는 상기 하부 절연층 상에 상부 절연층을 형성하는 단계;
    상기 하부 금속층 중 넓은 폭을 가지는 하부 금속층을 일부 노출하도록 상기 상부 절연층에 비아홀을 형성하는 단계;
    상기 비아홀을 매립하는 비아플러그를 형성하는 단계; 및
    상기 비아플러그를 포함하는 상부 절연층 상에 폭이 서로 다른 복수의 상부 금속층을 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터의 제조방법.
  7. 제6 항에 있어서,
    상기 상부 금속층을 형성하는 단계는
    상기 하부 금속층과 평행하도록 상부 금속층을 형성하는 것을 특징으로 하는 커패시터의 제조방법.
  8. 제6 항에 있어서,
    상기 상부 금속층을 형성하는 단계는
    상기 상부 금속층 중 폭이 넓은 상부 금속층이 상기 하부 금속층 중 폭이 좁은 하부 금속층과 상하 대칭되어 한쌍의 커패시터를 형성하는 것을 특징으로 하는 커패시터의 제조방법.
  9. 제8 항에 있어서,
    상기 상부 금속층 중 넓은 상부 금속층의 폭이 상기 하부 금속층 중 폭이 넓은 하부 금속층과 폭이 서로 동일 하도록 형성하는 것을 특징으로 하는 커패시터의 제조방법.
  10. 제8 항에 있어서,
    상기 상부 금속층을 형성하는 단계는
    상기 상부 금속층 중 폭이 넓은 상부 금속층이 상기 하부 금속층 중 폭이 넓 은 하부 금속층과 상기 비아플러그에 의해 전기적으로 연결되도록 형성되는 것을 특징으로 하는 커패시터의 제조방법.
KR1020060133249A 2006-12-23 2006-12-23 커패시터 및 그 제조방법 KR100816245B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060133249A KR100816245B1 (ko) 2006-12-23 2006-12-23 커패시터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060133249A KR100816245B1 (ko) 2006-12-23 2006-12-23 커패시터 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100816245B1 true KR100816245B1 (ko) 2008-03-21

Family

ID=39411511

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060133249A KR100816245B1 (ko) 2006-12-23 2006-12-23 커패시터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100816245B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960705367A (ko) * 1993-09-22 1996-10-09 에프. 피. 터핀 집적 회로용 캐패시터 구조 및 그 제조 방법(Structure and Method of Making a Capacitor for an lntegrated Circuit)
KR20060060462A (ko) * 2004-11-30 2006-06-05 삼성에스디아이 주식회사 평판 표시 패널, 평판 표시 패널의 형성방법 및 이를이용한 평판 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960705367A (ko) * 1993-09-22 1996-10-09 에프. 피. 터핀 집적 회로용 캐패시터 구조 및 그 제조 방법(Structure and Method of Making a Capacitor for an lntegrated Circuit)
KR20060060462A (ko) * 2004-11-30 2006-06-05 삼성에스디아이 주식회사 평판 표시 패널, 평판 표시 패널의 형성방법 및 이를이용한 평판 표시 장치

Similar Documents

Publication Publication Date Title
KR100902581B1 (ko) 반도체 소자의 스택 커패시터 및 그의 형성방법
KR100881488B1 (ko) Ｍｉｍ 캐패시터를 갖는 반도체 소자 및 그의 제조방법
KR100869749B1 (ko) 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
KR100897824B1 (ko) 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
US8084803B2 (en) Capacitor and method of manufacturing the same
KR20010057669A (ko) 적층형 캐패시터를 갖는 반도체 장치의 제조 방법
KR100370131B1 (ko) Ｍｉｍ 캐패시터 및 그의 제조방법
KR100816245B1 (ko) 커패시터 및 그 제조방법
KR20000013840A (ko) 커패시터 및 그의 제조방법
KR100515378B1 (ko) 박막 커패시터 제조 방법
KR20030055797A (ko) 반도체 장치의 커패시터 제조방법
KR20040007155A (ko) Ｍｉｍ 구조의 커패시터 제조방법
KR100641983B1 (ko) 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법
KR20040015792A (ko) 집적 회로용 콘택의 제조 방법 및 상기 콘택을 가진반도체 소자
US20230275017A1 (en) Semiconductor structure and method for forming the same
KR100764336B1 (ko) 반도체소자의 저장전극 및 그 제조방법
US9349813B2 (en) Method for fabricating semiconductor device
US20240008260A1 (en) Semiconductor devices having contact plugs
JP2008277434A (ja) 半導体装置及びその製造方法
KR20090064805A (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR100431819B1 (ko) 반도체소자의 캐패시터 형성방법
KR20040022082A (ko) 금속 절연체 금속 캐패시터 제조 방법
KR20010094721A (ko) 반도체 소자의 제조방법
KR100847839B1 (ko) 반도체 소자의 커패시터 및 그 형성방법
CN114220917A (zh) 具有mim电容器的半导体器件及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120221

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee