KR100641536B1 - 높은 정전용량을 갖는 금속-절연체-금속 커패시터의 제조방법 - Google Patents

높은 정전용량을 갖는 금속-절연체-금속 커패시터의 제조방법 Download PDF

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Abstract

본 발명의 금속-절연체-금속(MIM) 커패시터의 제조 방법에 따르면, 먼저 반도체 기판 위의 절연막 위에 하부 금속막, 제1 유전체막, 제1 상부 금속막, 제2 유전체막 및 제2 상부 금속막을 순차적으로 형성한다. 다음에 제1 마스크막 패턴을 이용한 제1 패터닝공정을 수행하여 하부 금속막 위에 제1 유전체막 패턴, 제2 상부 금속막 패턴, 제2 유전체막 패턴 및 제2 상부 금속막 패턴이 순차적으로 적층된 제1 구조체를 형성한다. 다음에 제2 마스크막 패턴을 이용한 제2 패터닝공정을 수행하여 제1 상부 금속막 패턴 위에 제2 유전체막 패턴 및 제2 상부 금속막 패턴이 순차적으로 적층된 제2 구조체를 형성한다. 다음에 제2 구조체가 형성된 결과물 전면에 금속간 절연막을 형성한다. 다음에 금속간 절연막을 관통하여 하부 금속막 패턴에 연결되는 제1 비아 컨택, 제2 상부 금속막 패턴에 연결되는 제2 비아 컨택, 및 제1 상부 금속막 패턴에 연결되는 제3 비아 컨택을 형성한다. 그리고 금속간 절연막 위에 제1 비아 컨택 및 제2 비아 컨택을 전기적으로 연결시키는 제1 금속 배선막 및 제2 비아 컨택에 전기적으로 연결되는 제2 금속 배선막을 형성한다.
커패시터, 병렬, 비아, 마스크, 정전용량

Description

높은 정전용량을 갖는 금속-절연체-금속 커패시터의 제조 방법{method of fabricating the MIM capacitor having high capacitance}
도 1 내지 도 3은 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4 내지 도 11은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 12는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법에 의해 만들어진 금속-절연체-금속 커패시터의 등가회로도이다.
본 발명은 반도체소자의 제조 방법에 관한 것으로서, 보다 상세하게는 높은 정전용량을 갖는 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 커패시터의 제조 방법에 관한 것이다.
최근 실용성이 크게 증대된 MIM 커패시터는 기존의 폴리실리콘-절연체-폴리실리콘(PIP; PolySi-Insulator-PolySi) 커패시터에 비하여 양호한 전압(Vcc) 특성 및 미스매칭(mismatching) 특성을 갖고 있다. 통상적으로 이와 같은 MIM 커패시터 의 정전용량은 1fF/㎛2로 설계하는 것이 일반적이다. 그러나 이와 같은 MIM 커패시터의 사용분야, 예컨대 아날로그/디지털(AD) 컨버터, 스위칭 커패시터 필터, 신호혼합(mixed signal), RF(Radio Frequency) 기술분야에서 높은 정전용량을 요구하기 시작하고 있는 추세이다.
도 1 내지 도 3은 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100) 위의 절연막(110) 위에 제1 장벽 금속막(121), 하부 금속막(130), 제2 장벽 금속막(122), 유전체막(140) 및 상부 금속막(150)을 순차적으로 형성한다. 도면에서 수직점선의 왼쪽인 A영역은 MIM 커패시터가 위치하는 영역이고, 오른쪽인 B영역은 금속배선이 위치하는 영역이다.
다음에 도 2를 참조하면, A영역에서는 상부 금속막(150)의 일부 표면을 노출시키고 B영역에서는 상부 금속막(150)의 모든 표면을 노출시키는 개구부를 갖는 마스크막 패턴(미도시)을 상부 금속막(150) 위에 형성한다. 그리고 이 마스크막 패턴을 식각마스크로 상부 금속막(150) 및 유전체막(140)의 노출부분을 순차적으로 제거한다. 그러면 A영역에서는 제2 장벽 금속막(122) 위에 유전체막 패턴(141) 및 상부 금속막 패턴(151)이 형성되고, B영역에서는 제2 장벽 금속막(122)의 상부 표면이 노출된다. 식각공정이 끝나면 상기 마스크막 패턴을 제거한다.
다음에 도 3을 참조하면, A영역 및 B영역에서 제2 장벽 금속막(122)의 일부표면을 노출시키는 마스크막 패턴(미도시)을 형성한다. 그리고 이 마스크막 패턴을 식각마스크 한 식각공정으로, A영역 및 B영역에서의 제2 장벽 금속막(122), 하부 금속막(130) 및 제1 장벽 금속막(121)의 노출부분을 순차적으로 제거한다. 그러면 A영역에서는 절연막(110) 위에 제1 장벽 금속막 패턴(123), 하부 금속막 패턴(132), 제2 장벽 금속막 패턴(124), 유전체막 패턴(141) 및 상부 금속막 패턴(151)이 순차적으로 적층된 MIM 커패시터가 만들어진다. 그리고 B영역에서는 제1 장벽 금속막 패턴(125), 하부 금속막 패턴(133) 및 제2 장벽 금속막 패턴(126)이 순차적으로 적층된 금속 배선막이 만들어진다.
그런데 이와 같은 종래의 방법에 있어서, MIM 커패시터의 정전용량을 증대시키는데는 한계가 있다. 예컨대 MIM 커패시터의 정전용량을 2배로 증가시키기 위해서는 별도의 MIM 커패시터를 하나 더 형성하고, 두 개의 MIM 커패시터를 병렬로 연결시켜야 한다. 그러나 이와 같은 구조의 MIM 커패시터를 형성하기 위해서는 요구되는 마스크막의 개수가 증대되어 제조비용 및 제조시간이 함께 증가한다.
본 발명이 이루고자 하는 기술적 과제는, 마스크막의 개수를 동일하게 유지하면서 정전용량을 실질적으로 2배로 증가시킬 수 있는 MIM 커패시터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조 방법은,
반도체 기판 위의 절연막 위에 하부 금속막, 제1 유전체막, 제1 상부 금속 막, 제2 유전체막 및 제2 상부 금속막을 순차적으로 형성하는 단계;
제1 마스크막 패턴을 이용한 제1 패터닝공정을 수행하여 상기 하부 금속막 위에 제1 유전체막 패턴, 제2 상부 금속막 패턴, 제2 유전체막 패턴 및 제2 상부 금속막 패턴이 순차적으로 적층된 제1 구조체를 형성하는 단계;
제2 마스크막 패턴을 이용한 제2 패터닝공정을 수행하여 상기 제1 상부 금속막 패턴 위에 제2 유전체막 패턴 및 제2 상부 금속막 패턴이 순차적으로 적층된 제2 구조체를 형성하는 단계;
상기 제2 구조체가 형성된 결과물 전면에 금속간 절연막을 형성하는 단계;
상기 금속간 절연막을 관통하여 하부 금속막 패턴에 연결되는 제1 비아 컨택, 상기 제2 상부 금속막 패턴에 연결되는 제2 비아 컨택, 및 상기 제1 상부 금속막 패턴에 연결되는 제3 비아 컨택을 형성하는 단계; 및
상기 금속간 절연막 위에 상기 제1 비아 컨택 및 제2 비아 컨택을 전기적으로 연결시키는 제1 금속 배선막 및 상기 제2 비아 컨택에 전기적으로 연결되는 제2 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 패터닝공정은, 상기 제2 상부 금속막 위에 제1 마스크막 패턴을 형성하는 단계와, 상기 제1 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 하부 금속막의 상부 표면이 노출되도록 상기 제2 상부 금속막, 제2 유전체막, 제1 상부 금속막 및 제1 유전체막의 노출부분을 순차적으로 제거하는 단계와, 그리고 상기 제1 마스크막 패턴을 제거하는 단계를 포함할 수 있다.
상기 제2 패터닝공정은, 상기 제1 구조체가 형성된 결과물 전면에 제2 마스 크막 패턴을 형성하되, 상기 마스크막 패턴은 상기 제2 상부 금속막 패턴의 일부 표면을 노출시키는 개구부를 갖도록 하는 단계와, 상기 제2 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 제1 상부 금속막 패턴의 상부 표면이 노출되도록 상기 제2 상부 금속막 및 제2 유전체막의 노출부분을 순차적으로 제거하여, 제2 유전체막 패턴 및 제2 상부 금속막 패턴이 순차적으로 적층되는 구조체를 상기 제1 상부 금속막 패턴의 노출면에 의해 상호 이격되도록 배치시키는 단계와, 그리고 상기 제2 마스크막 패턴을 제거하는 단계를 포함할 수 있다.
본 발명에 있어서, 상기 하부 금속막 패턴의 하부 및 상부에 각각 제1 장벽 금속막 및 제2 장벽 금속막을 형성하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4 내지 도 11은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4를 참조하면, C영역 및 D영역을 갖는 반도체 기판(200) 위의 절연막(210) 위에 제1 장벽 금속막(220), 하부 금속막(230), 제2 장벽 금속막(240), 제1 유전체막(250), 제1 상부 금속막(260), 제2 유전체막(270) 및 제2 상부 금속막(280)을 순차적으로 형성한다. 절연막(210)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 산화막으로 형성할 수 있다. 그리고 제1 장벽 금속막(220) 및 제2 장벽 금속막(240)은 Ti/TiN막으로 형성할 수 있다. 도면에서 수직점선의 왼쪽인 C영역은 MIM 커패시터가 위치하는 영역이고, 오른쪽인 D영역은 금속배선이 위치 하는 영역이다.
다음에 도 5를 참조하면, 제2 상부 금속막 패턴(280) 위에 개구부(310)를 갖는 제1 마스크막 패턴(300)을 형성한다. 이 제1 마스크막 패턴(300)은, C영역에서 제2 상부 금속막(280)의 일부 표면만을 덮고, D영역에서는 제2 상부 금속막(280)의 상부 표면을 모두 노출시킨다. 제1 마스크막 패턴(300)은 포토레지스트막으로 형성할 수 있다.
다음에 도 6을 참조하면, 제1 마스크막 패턴(도 5의 300)을 식각마스크로 한 식각공정으로 제2 상부 금속막(280), 제2 유전체막(270), 제1 상부 금속막(260) 및 제1 유전체막(250)의 노출부분을 순차적으로 제거한다. 그러면 C영역에서는 제2 장벽 금속막(240)의 일부 표면 위에 제1 유전체막 패턴(251), 제1 상부 금속막 패턴(261), 제2 유전체막 패턴(271) 및 제2 상부 금속막 패턴(281)이 순차적으로 적층되어 이루어지는 구조체가 만들어진다. 그리고 D영역에서는 제2 장벽 금속막(240)의 상부 표면이 노출된다. 상기 식각공정이 종료하면 제1 마스크막 패턴(300)을 제거한다.
다음에 도 7을 참조하면, 상기 도 6의 구조체에 개구부(330)를 갖는 제2 마스크막 패턴(320)을 형성한다. 이 제2 마스크막 패턴(320)은, C영역에서 제2 상부 금속막 패턴(281)의 상부 일부 표면과 제2 장벽 금속막(240)의 일부 표면을 노출시키고, D영역에서는 제2 장벽 금속막(240)의 일부 표면을 노출시킨다. 제2 마스크막 패턴(320)도 포토레지스트막으로 형성할 수 있다.
다음에 도 8을 참조하면, 제2 마스크막 패턴(도 7의 320)을 식각마스크로 한 식각공정을 수행한다. 이 식각공정은, C영역에서는 제2 장벽 금속막(도 7의 240) 및 하부 금속막(도 7의 230)의 노출부분이 순차적으로 제거되도록 하는 한편, 제2 상부 금속막 패턴(도 7의 281) 및 제2 유전체막 패턴(도 8의 271)의 노출부분도 순차적으로 제거되도록 수행된다. 그리고 D영역에서도 제2 장벽 금속막(도 7의 240) 및 하부 금속막(도 7의 230)의 노출부분이 순차적으로 제거되도록 수행된다. 상기 식각공정이 종료되면, C영역에서는 하부 금속막 패턴(231) 및 제2 장벽 금속막 패턴(241)이 순차적으로 적층되는 구조체가 제1 장벽 금속막(220) 위에 만들어지고, 제1 상부 금속막 패턴(261) 위에는 제2 유전체막 패턴(272) 및 제2 상부 금속막 패턴(282)이 순차적으로 적층되는 구조체 2개가 상호 이격되면서 만들어진다. 제2 유전체막 패턴(272) 및 제2 상부 금속막 패턴(282)이 순차적으로 적층되어 이루어지는 이 2개의 구조체에 의해 제1 상부 금속막 패턴(261)의 일부 표면은 노출된다. 그리고 D영역에서도 하부 금속막 패턴(232) 및 제2 장벽 금속막 패턴(242)이 순차적으로 적층되는 구조체가 제1 장벽 금속막(220) 위에 만들어진다. 상기 식각공정이 종료하면 제2 마스크막 패턴(320)을 제거한다.
다음에 도 9 및 도 10을 참조하면, 먼저 도 9에 도시된 바와 같이, 상기 도 8의 결과물 전면에 금속간 절연(IMD; InterMetal Dielectric)막(340)을 형성한다. 상기 금속간 절연막(340)은 산화막으로 형성할 수 있다. 그리고 도 10에 도시된 바와 같이, C영역에서는, 금속간 절연막(340)을 관통하여 제2 장벽 금속막 패턴(241)의 일부 표면을 노출시키는 제1 비아홀(351), 제2 상부 금속막 패턴(282)의 일부 표면을 노출시키는 제2 비아홀(361), 제1 상부 금속막 패턴(261)의 일부 표면을 노 출시키는 제3 비아홀(371)이 형성되도록 한다. 그리고 D영역에서도 금속간 절연막(340)을 관통하여 제2 장벽 금속막 패턴(242)의 일부 표면을 노출시키는 제4 비아홀(381)이 형성되도록 한다. 다음에 제1 비아홀(351), 제2 비아홀(361), 제3 비아홀(371) 및 제4 비아홀(381)을 각각 채우는 제1 비아 컨택(352), 제2 비아 컨택(362), 제3 비아 컨택(372) 및 제4 비아 컨택(382)을 형성한다.
다음에 도 11을 참조하면, 금속간 절연막(340) 위에 제1 비아 컨택(352) 및 제2 비아 컨택(362)을 전기적으로 연결시키는 제1 금속 배선막(390)과, 제3 비아 컨택(372)과 전기적으로 연결되는 제2 금속 배선막(400)과, 그리고 제4 비아 컨택(382)에 전기적으로 연결되는 제3 금속 배선막(410)을 형성한다.
도 12는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법에 의해 만들어진 금속-절연체-금속 커패시터의 등가회로도이다.
도 12를 참조하면, 본 발명에 따른 MIM 커패시터는 제1 커패시터(420) 및 제2 커패시터(430)가 병렬로 연결된 회로구조를 갖는다. 도 12의 등가회로도와 도 11의 MIM 커패시터의 단면구조를 비교해 보면, 제1 커패시터(420)는, 하부 금속막 패턴(231), 제1 유전체막 패턴(251) 및 제1 상부 금속막 패턴(261)이 순차적으로 적층되는 구조로 이루어진다. 그리고 제2 커패시터(430)는, 제1 상부 금속막 패턴(261), 제2 유전체막 패턴(272) 및 제2 상부 금속막 패턴(282)이 순차적으로 적층되는 구조로 이루어진다. 그리고 제1 커패시터(420) 및 제2 커패시터(430)를 병렬로 연결시키는 회로를 구성하는 배선(440)은 제1 상부 금속막 패턴(261)에 연결되는 제3 비아 컨택(372) 및 제2 금속 배선막(400)이 된다.
지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터의 제조 방법에 의하면, 기존의 MIM 커패시터의 제조 방법과 동일한 개수의 마스크막을 이용하면서도 2개의 MIM 커패시터가 병렬로 연결되는 구조를 형성할 수 있으므로 종래의 MIM 커패시터 제조 방법에 의해 만들어진 MIM 커패시터보다 대략 2배의 정전용량을 갖도록 할 수 있다는 효과가 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (4)

  1. 반도체 기판 위의 평탄한 절연막 위에 하부 금속막, 제1 유전체막, 제1 상부 금속막, 제2 유전체막 및 제2 상부 금속막을 순차적으로 형성하는 단계;
    제1 마스크막 패턴을 이용한 제1 패터닝공정을 수행하여 상기 하부 금속막 위에 제1 유전체막 패턴, 제1 상부 금속막 패턴, 제2 유전체막 패턴 및 제2 상부 금속막 패턴이 순차적으로 적층된 제1 구조체를 형성하는 단계;
    제2 마스크막 패턴을 이용한 제2 패터닝공정을 수행하여 상기 제1 상부 금속막 패턴 위에 제2 유전체막 패턴 및 제2 상부 금속막 패턴이 순차적으로 적층된 제2 구조체를 형성하는 단계;
    상기 제2 구조체가 형성된 결과물 전면에 금속간 절연막을 형성하는 단계;
    상기 금속간 절연막을 관통하여 하부 금속막 패턴에 연결되는 제1 비아 컨택, 상기 제2 상부 금속막 패턴에 연결되는 제2 비아 컨택, 및 상기 제1 상부 금속막 패턴에 연결되는 제3 비아 컨택을 형성하는 단계; 및
    상기 금속간 절연막 위에 상기 제1 비아 컨택 및 제2 비아 컨택을 전기적으로 연결시키는 제1 금속 배선막 및 상기 제3 비아 컨택에 전기적으로 연결되는 제2 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  2. 제 1항에 있어서, 상기 제1 패터닝공정은,
    상기 제2 상부 금속막 위에 제1 마스크막 패턴을 형성하는 단계;
    상기 제1 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 하부 금속막의 상부 표면이 노출되도록 상기 제2 상부 금속막, 제2 유전체막, 제1 상부 금속막 및 제1 유전체막의 노출부분을 순차적으로 제거하는 단계; 및
    상기 제1 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  3. 제 1항에 있어서, 상기 제2 패터닝공정은,
    상기 제1 구조체가 형성된 결과물 전면에 제2 마스크막 패턴을 형성하되, 상기 마스크막 패턴은 상기 제2 상부 금속막 패턴의 일부 표면을 노출시키는 개구부를 갖도록 하는 단계;
    상기 제2 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 제1 상부 금속막 패턴의 상부 표면이 노출되도록 상기 제2 상부 금속막 및 제2 유전체막의 노출부분을 순차적으로 제거하여, 제2 유전체막 패턴 및 제2 상부 금속막 패턴이 순차적으로 적층되는 구조체를 상기 제1 상부 금속막 패턴의 노출면에 의해 상호 이격되도록 배치시키는 단계; 및
    상기 제2 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  4. 제 1항에 있어서,
    상기 하부 금속막 패턴의 하부 및 상부에 각각 제1 장벽 금속막 및 제2 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
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