KR20070075017A - 엠아이엠 커패시터를 구비하는 반도체 소자 및 그 제조방법 - Google Patents

엠아이엠 커패시터를 구비하는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

반도체 소자가 제공된다. 반도체 소자는 반도체 기판 상의 제1 전극, 제1 전극 상의 제1 유전막 및 제1 유전막 상의 제2 전극을 포함하는 제1 커패시터, 제2 전극, 제2 전극 상의 제2 유전막 및 제2 유전막 상의 제3 전극을 포함하는 제2 커패시터 및 제3 전극, 제3 전극 상의 제3 유전막 및 제3 유전막 상의 제4 전극을 포함하는 제3 커패시터를 포함하되, 제1 전극은 제1 비아를 통해 제3 전극과 전기적으로 연결되며, 제2 전극은 제2 비아를 통해 제4 전극과 전기적으로 연결되고, 제1 커패시터, 제2 커패시터 및 제3 커패시터는 서로 병렬적으로 연결된 다층 커패시터를 포함한다.
엠아이엠 커패시터, 병렬 연결

Description

엠아이엠 커패시터를 구비하는 반도체 소자 및 그 제조 방법{semiconductor device including metal insulator metal capacitor and fabrication method for the same}
도 1a는 본 발명의 일 실시예에 따른 엠아이엠 커패시터를 구비하는 반도체 소자를 설명하기 위한 단면도이다.
도 1b는 도 1a의 엠아이엠 커패시터에 대한 등가회로도이다.
도 2a 내지 도 2n은 본 발명의 일 실시예에 따른 엠아이엠 커패시터를 구비하는 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100, 130, 160, 190 : 전극 131, 161 : 비아
131A, 161A : 비아 상부 201, 231, 261 : 유전막
120, 150, 180 : 전극 형성 영역 121,151 : 비아 형성 영역
121A, 151A : 비아 상부 형성 영역
200, 210, 220, 230, 240 250, 260, 270, 280 : 실리콘 질화막
300, 310, 320, 330, 340, 350, 360, 370, 380 : 실리콘 산화막
401, 402, 403, 404, 405, 406 : 포토레지스트
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 커패시턴스(capacitance)를 향상시킬 수 있는 병렬 연결된 커패시터를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
MIM 커패시터는 금속층-유전층-금속층이 순차적으로 적층되어 있는 구조를 갖는 커패시터로서 유무선 통신의 아날로그 또는 혼합(mixed) 모드 신호 응용 분야, 고주파 회로, 이미지 센서, LDI(LCD Driver IC) 분야 등에 널리 적용되고 있다.
최근 반도체 소자의 집적도가 증가함에 따라 제한된 커패시터 영역 내에서 효율적으로 정전 용량을 확보하는 커패시터의 구현 기술이 함께 요구되고 있다.
공지된 바와 같이, 일정한 전압에서 커패시터에 저장될 수 있는 전기 용량은 커패시터를 구성하는 전극의 면적에 비례하고 커패시터 전극 사이의 절연체 두께에 반비례한다. 즉 엠아이엠 커패시터의 경우 금속 전극의 면적을 넓힐수록 정전 용량을 증가시킬 수 있으나, 앞서 언급한 바와 같이 반도체 집적도의 증가로 인해 엄격한 디자인 룰(design rule)이 적용되어 전극 면적을 증가시키는 데는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 커패시턴스를 향상시키는 엠아이엠 커패시터를 구비하는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 커패시턴스를 향상시키는 엠 아이엠 커패시터를 구비하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 엠아이엠 커패시터를 구비하는 반도체 소자는 반도체 기판 상의 제1 전극,
상기 제1 전극 상의 제1 유전막 및 상기 제1 유전막 상의 제2 전극을 포함하는 제1 커패시터, 상기 제2 전극, 상기 제2 전극 상의 제2 유전막 및 상기 제2 유전막 상의 제3 전극을 포함하는 제2 커패시터 및 상기 제3 전극, 상기 제3 전극 상의 제3 유전막 및 상기 제3 유전막 상의 제4 전극을 포함하는 제3 커패시터를 포함하되, 상기 제1 전극은 제1 비아를 통해 상기 제3 전극과 전기적으로 연결되며, 상기 제2 전극은 제2 비아를 통해 상기 제4 전극과 전기적으로 연결되고, 상기 제1 커패시터, 상기 제2 커패시터 및 상기 제3 커패시터는 서로 병렬적으로 연결된 다층 커패시터를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 엠아이엠 커패시터를 구비하는 반도체 소자의 제조 방법은 반도체 기판상에 제1 전극을 형성하고, 상기 제1 전극 상에 제1 유전막을 형성하고, 상기 제1 유전막 상에 제2 전극을 형성하여 제1 커패시터를 완성하고, 이와 함께 상기 제1 전극의 상면과 연결되는 제1 비아를 형성하고, 상기 제2 전극 상에 제2 유전막을 형성하고, 상기 제 2 유전막 상에 상기 제1 비아와 연결되는 제3 전극을 형성하여 제2 커패시터를 완성하고, 이와 함께 상기 제2 전극의 상면과 연결되는 제2 비아를 형성하고, 상기 제3 전극 상에 제3 유전막을 형성하고, 상기 제3 유전막 상에 상기 제2 비아와 연결되는 제4 전극을 형성하여 제3 커패시터를 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에 있어서 영역들의 간격이나 두께는 명확성을 위해 과장되어져 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
그리고, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계 및/또는 소자는 하나 이상의 다른 구성요소, 단계 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한 본 명세서에서 커플링(coupled, coupling)이란 두 개의 구성 요소가 서로 물리적 또는 전기적으로 직접 콘택하지 않고 중간 구조를 통해 전기적으로 함께 동작(co-operate)하는 경우를 지칭하는 의미로 사용하고, 연결(connected, connecting)이란 두 개의 구성 요소가 직접 물리적 또는 전기적으로 콘택하는 경우를 지칭하는 의미로 사용한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 일 부분인 엠아이엠 커패시터를 나타낸 단면도이며, 도 1b는 도 1a의 커패시터에 대한 등가 회로도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 엠아이엠 커패시터는 반도체 기판 상의 제1 전극(100), 제1 전극 상(100)의 제1 유전막(201) 및 제1 유전막(201) 상의 제2 전극(130)을 포함하는 제1 커패시터, 제2 전극, 제2 전극(130) 상의 제2 유전막(231) 및 제2 유전막(231) 상의 제3 전극(160)을 포함하는 제2 커패시터 및 제3 전극, 제3 전극(160) 상의 제3 유전막(261) 및 제3 유전막(261) 상의 제4 전극(190)을 포함하는 제3 커패시터를 포함하는 다층 구조이다. 도 1b를 참조하면, 도 1a에 도시된 다층 구조의 커패시터는 제1 커패시터(A), 제2 커패시터(B) 및 제3 커패시터(C)가 서로 병렬 연결되어 있다. 이렇게 수개의 커패시터를 수직으로 병렬 연결함으로써 커패시터 전극의 면적(미도시)이 실질적으로 증가된 것과 같은 효과를 얻을 수 있으며, 따라서 반도체 소자의 설계상, 전극 면적이 제한되는 엠아이엠 커패시터 레이아웃(lay out) 하에서도 정전 용량을 향상시킬 수 있다.
반도체 기판(미도시)은 능동 소자, 수동 소자 영역을 포함하는 기판 또는 다른 반도체 소자를 구성하는 막질일 수 있으나, 여기에 한정하는 것은 아니다.
도 1a에 도시된 바와 같이 반도체 기판 위에는 제1 커패시터(A)가 위치한다. 제1 커패시터(A)는 제1 전극(100), 제1 유전막(201) 및 제2 전극(130)을 포함한다.
제1 전극(100)은 Al, Cu, Ti, TiN, TiW, Ta, TaN, W, WN, Pt, Ir, Ru, Rh, Os, Pd 등의 단일막 또는 이들의 적층막으로 이루어 질 수 있다. 제1 전극(100)과 상면을 같이하는 막질은 절연층을 포함할 수 있다.
제1 전극(100) 위에는 제1 유전막(201)이 위치한다. 제1 유전막(201)은 SixNy막, SixOyNz막, SiO2막, SixCy막, SixOyCz, AlxOy막, HfxOy막, TaxOy막, 고유전율(high k) 물질의 단일막 또는 이들의 적층막 등으로 이루어 질 수 있다.
제1 유전막(201) 위에는 제2 전극(130)이 위치한다. 제2전극(130)은 Al, Cu, Ti, TiN, TiW, Ta, TaN, W, WN, Pt, Ir, Ru, Rh, Os, Pd 등의 단일막 또는 이들의 적층막으로 이루어 질 수 있다. 제2 전극(130)을 포함하는 제1 층간 절연층(D)(IMD, inter metallic dielectric)은 실리콘 질화물 및/또는 실리콘 산화물의 적층막을 포함할 수 있다. 본 발명에 따른 일 실시예에서는 제1 유전막(201) 위에 제1 실리콘 산화막(300), 제2 실리콘 질화막(210), 제2 실리콘 산화막(310), 제3 실리콘 질화막(220), 제3 실리콘 산화막(320)이 순차적으로 형성된 제1 층간 절연층(D) 내에 제2 전극(130)이 위치한다.
제2 커패시터(B)는 제2 전극(130), 제2 유전막(231) 및 제3 전극(160)을 포함한다. 제2 커패시터(B)의 각 구성요소에 대한 설명은 제1 커패시터(A)에서 설명한 바와 실질적으로 동일하므로 여기서는 그 설명을 생략하기로 한다.
제3 커패시터(C)는 제3 전극(160), 제3 유전막(261) 및 제4 전극(190)을 포 함한다. 제3 커패시터(C)의 각 구성요소에 대한 설명은 제1 커패시터(A)에서 설명한 바와 실질적으로 동일하므로 여기서는 그 설명을 생략하기로 한다.
다음으로, 도 1a에 도시된 바와 같이 제1 전극(100)은 제1 비아(131)를 통해 제3 전극(130)과 전기적으로 연결되며, 제2 전극(130)은 제2 비아를(161)을 통해 제4 전극(190)과 전기적으로 연결된다.
제1 비아(131)는 제1 층간 절연막(D) 내에 위치하고, 하부에 있는 제1 전극(100)과 연결되며, 상부에 있는 제3 전극(160)과 커플링된다. 이러한 제1 비아(131)의 상단부(131A)는 공정마진을 고려하여 폭이 넓은 패드 형태로 되어있다. 제2 비아(161)는 제2 층간 절연막(E) 내에 위치하고, 하부에 있는 제3 전극(160)과 연결되며, 상부에 있는 제4 전극(190)과 커플링된다. 이러한 제2 비아(161)의 상단부(161A)는 공정마진을 고려하여 폭이 넓은 패드 형태로 되어있다.
도면으로 도시하지는 않았으나, 본 발명에 따른 또 다른 실시예에서는, 상기 설명한 제1 커패시터(A), 제2 커패시터(B) 및 제3 커패시터(C)를 포함하는 커패시터는 제3 커패시터(C)의 제4 전극(190) 위에 제4 커패시터 및 제5 커패시터를 더 포함할 수 있다.
예를 들어, 제4 커패시터(미도시)는 제4 전극, 제4 유전막 및 제5 전극을 포함한다. 제3 커패시터(C) 상부 전극인 제4 전극 위에는 제4 유전막이 위치하며, 상기 제4 유전막 위에는 제5 전극이 위치한다.
제5 커패시터(미도시)는 제5 전극, 제5 유전막 및 제5 전극을 포함한다. 제4 커패시터의 상부 전극인 제5 전극 위에 제5 유전막이 위치하며, 상기 제5 유전막 위에는 제6 전극이 위치한다.
다음으로, 제3 전극(160)은 제3 비아를 통해 상기 제5 전극과 전기적으로 연결되고, 제4 전극(190)은 제4 비아를 통해 제6 전극과 전기적으로 연결된다.
상기 제3 비아는 제3 층간 절연막(F) 내에 위치하고, 하부에 있는 제3 전극(160)과 연결되며, 상부에 있는 제4 전극(190)과 커플링된다.
상기 제4 비아는 제4 층간 절연막(미도시) 내에 위치하고, 하부에 있는 제4 금속(190)과 연결되며, 상부에 있는 제6 금속과 커플링된다.
도 1a에 도시된 커패시터 및 본 발명의 다른 실시예에 따른 적어도 하나 이상의 커패시터가 적층되어 전기적으로 연결 및/또는 커플링된 커패시터의 상부 구조(미도시)는 당해 기술분야에서 통상의 지식을 가진자에게 잘 알려진 공정을 이용하여 반도체 소자의 각 어플리케이션에 따라 다양하게 특정될 수 있다..
이하 도 2a 내지 도 2n을 참조하여 도 1a에 도시된 반도체 소자의 제조 방법을 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한 여기서 앞의 커패시터 구조에서 설명한 각 구성 요소들에 대해서는 설명의 중복을 피하기 위하여 그 설명을 생략하거나 간단하게 하기로 한다.
도 2a 및 도2n은 본 발명의 일 실시예에 따른 엠아이엠 커패시터를 구비하는 반도체 장치의 제조 과정을 순차적으로 나타낸 공정 단면도들이다.
도 2a 내지 도 2d를 참조하여, 도 1a에 도시된 제1 커패시터(A)를 형성하는 방법을 설명한다. 제1 커패시터(A)는 반도체 기판(미도시) 상에 제1 전극(100)을 형성하고, 제1 유전막(201)을 형성하며 제2 전극(130) 및 제1 비아(131)를 형성하는 것을 포함한다.
우선, 도 2a를 참조하여 반도체 기판(미도시) 상에 제1 전극(100)을 형성한다. 반도체 기판은 능동 소자, 수동 소자 및 다양한 배선들을 포함할 수 있으나 여기에 한정되는 것은 아니며, 반도체 소자의 각 어플리케이션에 따라 다양하게 특정될 수 있다. 제1 전극(100)은 다마신(damascene) 공정에 따라 절연층 내에 개구부를 형성하고, 이러한 개구부 내에 도전 물질을 충분히 형성하며, 이후 CMP(chemical mechanical polishing) 공정을 통해 평탄화함으로써 형성할 수 있다. 도전 물질은 Cu 등의 금속을 포함할 수 있으며 전기 도금 등의 방법을 이용하여 형성 할 수 있다.
다음으로, 제1 전극(100) 위에 제1 유전막(201)을 형성한다.
도 2a에 도시된 바와 같이 제1 전극(100) 및 제1 전극(100)과 상면을 같이하는 절연층의 전면에 제1 실리콘 질화막(200), 제1 실리콘 산화막(300), 제2 실리콘 질화막(210), 제2 실리콘 산화막(310), 제3 실리콘 질화막(220) 및 제3 실리콘 산화막(320)을 순차적으로 형성한다. 이러한 실리콘 질화막 또는 실리콘 산화막은 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), LPCVD(low pressure CVD), APCVD(atmospheric pressure CVD)등의 증착 방법을 사용하여 형성할 수 있으며 막질의 특성에 따라 원하는 두께로 형성할 수 있다.
그런 다음, 패턴화된 포토레지스트(400)를 식각 마스크로 이용하여, 제2 실 리콘 질화막(210)의 상면을 노출시킨다. 식각은 이온 플라즈마(ion plasma) 방식 등을 이용하여 행할 수 있으며, 제2 실리콘 질화막(210)에서 식각 정지한다. 식각 정지후 에싱(ashing) 공정 등을 이용하여 포토레지스트(400)를 제거한다.
다음으로, 도 2b에 도시된 바와 같이 포토레지스 패턴(401)을 식각 마스크로 이용하여 전극 형성 영역(120a)을 마스킹하고, 비아 형성 영역(121, 121a)을 식각한다. 여기서는 비아 형성 영역(121, 121a) 내 제3 실리콘 산화막(320)을 식각하여 제3 실리콘 질화막(220)에서 식각 정지하며, 동시에 제2 실리콘 질화막(210) 및 제1 실리콘 산화막(300)을 식각하여 제1 실리콘 질화막(200)에서 식각 정지한다. 식각은 이온 플라즈마(ion plasma) 방식 등을 이용하여 행할 수 있다. 식각 정지후 에싱(ashing) 공정 등을 이용하여 포토레지스트(401)를 제거한다. 이로써 전극 형성 영역(120a)의 제2 실리콘 질화막(210)의 상면을 노출시키고, 비아 형성 영역(121, 121a) 하부의 제1 실리콘 질화막(200)의 상면을 노출시킨다.(미도시)
그런 다음, 도 2c에 도시된 바와 같이 에치백(etch back) 공정을 수행하여 제1 전극 형성 영역(120), 제1 비아 형성 영역(121)을 완성한다.
에치백 과정을 수행함으로써 도 2b에 도시된 비아 형성 영역(121A, 121a)의 하부에 있는 제1 실리콘 질화막(200)을 식각하여 제1 전극(100)의 상면을 노출시키고, 또한 전극 형성 영역(120a)의 제2 실리콘 질화막(210) 및 제1 실리콘 산화막(300)을 식각하여 제1 실리콘 질화막(200)의 상면을 노출시킴으로써 제1 유전막(201)을 정의할 수 있다. 도면에 도시된 바와 같이, 제1 비아 형성 영역(121)의 상부(121A)는 공정마진을 고려하여 패트 형태로 형성할 수 있다.
다음으로, 도 2d에 도시된 바와 같이 제1 유전막(201) 상에 제2 전극(130)을 형성하고 제1 전극(100)의 상면과 연결되는 제1 비아(131)를 형성한다. 우선 도 2c에서 설명한 제2 전극 형성 영역(120), 제1 비아 형성 영역(121) 및 제1 비아 상부 형성 영역(121A) 에 도전 물질을 충분히 채운다. 도전 물질은 Cu 등의 금속을 포함할 수 있으며 전기 도금 등의 방법을 이용하여 형성 할 수 있다. 이후 CMP 공정 등을 통해 평탄화함으로써 제2 전극(130) 및 제1 비아(131)를 형성한다. 이와 같이 하여 제1 커패시터(A)를 완성할 수 있다.
이어서, 도 2e 내지 도 2j를 참조하여, 도 1a에 도시된 제2 커패시터(B)를 형성하는 공정을 설명한다. 제2 커패시터(B)는 제2 전극(130) 상의 제2 유전막(231), 제3 전극(160)을 형성하고 제2 전극(130)의 상면과 연결되는 제2 비아(161)를 형성하는 것을 포함한다.
우선, 도 2e에 도시된 바와 같이 제2 전극(130) 및 제2 전극(130)과 상면을 같이하는 절연층의 전면에 제4 실리콘 질화막(230), 제4 실리콘 산화막(330) 및 제5 실리콘 질화막(240)을 순차적으로 형성한다. 이러한 실리콘 질화막 또는 실리콘 산화막은 앞서 설명한 CVD 등의 증착 방법을 사용하여 형성할 수 있으며 막질의 특성에 따라 원하는 두께로 형성할 수 있다.
그런 다음, 패턴화된 포토레지스트(402)를 식각 마스크로 이용하여 제1 비아 상부(131A)의 상면을 노출시킨다. 식각은 이온 플라즈마(ion plasma) 방식 등을 이용하여 행할 수 있다. 이후 에싱(ashing) 공정 등을 이용하여 포토레지스트(402)를 제거한다.
다음으로, 도 2f에 도시된 바와 같이 제5 실리콘 산화막(340), 제6 실리콘 질화막(250) 및 제6 실리콘 산화막(360)을 순차적으로 형성한다. 이러한 실리콘 질화막 또는 실리콘 산화막은 앞서 설명한 CVD 등의 증착 방법을 사용하여 형성할 수 있으며 막질의 특성에 따라 원하는 두께로 형성할 수 있다. 이후 제6 실리콘 산화막(360)의 상면에 패턴화된 포토레지스트(403)를 형성한다.
그런 다음, 도 2g에 도시된 바와 같이 패턴화된 포토레지스트(403)를 식각 마스크로 이용하여 전극 형성 영역(150a)의 제5 실리콘 질화막(240)의 상면을 노출시키고 제1 비아 상부(131A)의 상면을 재노출시킨다. 식각은 이온 플라즈마(ion plasma) 방식 등을 이용하여 행할 수 있다. 이후 에싱(ashing) 공정 등을 이용하여 포토레지스트(403)를 제거한다.
다음으로, 도 2h에 도시된 바와 같이 포토레지스 패턴(404)을 식각 마스크로 이용하여 전극 형성 영역(150a)을 마스킹하고, 비아 형성 영역(151, 151a)을 더 식각한다. 여기서는 비아 형성 영역(151, 151a) 중 제6 실리콘 산화막(350)을 식각하여 제6 실리콘 질화막(250)에서 식각 정지하며, 동시에 제5 실리콘 질화막(240) 및 제4 실리콘 산화막(330)을 식각하여 제4 실리콘 질화막(230)에서 식각 정지한다. 식각은 이온 플라즈마(ion plasma) 방식 등을 이용하여 행할 수 있다. 식각 정지후 에싱(ashing) 공정 등을 이용하여 포토레지스트(404)를 제거한다. 이로써 전극 형성 영역(150a)의 제5 실리콘 질화막(240)을 노출시키고, 비아 형성 영역(151) 하부의 제4 실리콘 질화막(230)의 상면을 노출시킨다.(미도시)
그런 다음, 도 2i에 도시된 바와 같이 에치백(etch back) 공정을 수행하여 제3 전극 형성 영역(150), 제1 비아 형성 영역(151) 을 완성한다.
에치백 과정을 수행함으로써 도 2h에 도시된 비아 형성 영역(151, 151a)의 하부에 있는 제4 실리콘 질화막(230)을 식각하여 제2 전극(130)의 상면을 노출시킨다. 또한 전극 형성 영역(150a)의 제5 실리콘 질화막(240) 및 제4 실리콘 산화막(330)을 식각하여 제4 실리콘 질화막(230)의 상면을 노출시킴으로써 제2 유전막(231)을 정의 할 수 있다.
다음으로, 도 2j에 도시된 바와 같이 제2 유전막(231) 상에 제3 전극(160)을 형성하고 제2 전극(130)의 상면과 연결되는 제2 비아(161)를 형성한다. 우선 도 2i에서 설명한 제3 전극 형성 영역(150), 제2 비아 형성 영역(151) 및 제2 비아 상부 형성 영역(151A)에 도전 물질을 충분히 채운다. 도전 물질은 Cu 등의 금속을 포함할 수 있으며 전기 도금 등의 방법을 이용하여 형성 할 수 있다. 이후 CMP 공정 등을 통해 평탄화함으로써 제3 전극(160), 제2 비아(161) 를 형성한다. 이와 같이 하여 제2 커패시터(B)를 완성할 수 있다.
이어서, 도 2k 내지 2n을 참조하여, 도 1a에 도시된 제3 커패시터(C)를 형성하는 공정을 설명한다. 제3 커패시터(C)는 제3 전극 상의 제3 유전막(261)을 형성하고 제4 전극(190)을 형성하는 것을 포함한다.
우선, 도 2k에 도시된 바와 같이 제3 전극(160) 및 제3 전극(160)과 상면을 같이하는 절연층의 전면에 제7 실리콘 질화막(260), 제7 실리콘 산화막(360) 및 제8 실리콘 질화막(270)을 순차적으로 형성한다. 이러한 실리콘 질화막 또는 실리콘 산화막은 앞서 설명한 CVD 등의 증착 방법을 사용하여 형성할 수 있으며 막질의 특 성에 따라 원하는 두께로 형성할 수 있다.
그런 다음, 패턴화된 포토레지스트(405)를 식각 마스크로 이용하여 제2 비아 상부(161A)의 상면을 노출시킨다. 식각은 이온 플라즈마(ion plasma) 방식 등을 이용하여 행할 수 있다. 이후 에싱(ashing) 공정 등을 이용하여 포토레지스트(405)를 제거한다
다음으로, 도 2l에 도시된 바와 같이 제8 실리콘 산화막(370), 제9 실리콘 질화막(280) 및 제9 실리콘 산화막(380)을 순차적으로 형성한다. 이러한 실리콘 질화막 또는 실리콘 산화막은 앞서 설명한 CVD 등의 증착 방법을 사용하여 형성할 수 있으며 막질의 특성에 따라 원하는 두께로 형성할 수 있다.
그런 다음, 도 2m에 도시된 바와 같이, 제9 실리콘 산화막(380)의 상면에 패턴화된 포토레지스트(406)을 형성한다. 포토레지스트(406)을 식각 마스크로 이용하여 전극 형성 영역(180a)의 제8 실리콘 질화막(270)의 상면을 노출시키고, 제2 비아 상부(161A)의 상면을 재노출시킨다. 식각은 이온 플라즈마(ion plasma) 방식 등을 이용하여 행할 수 있다. 이후 에싱(ashing) 공정 등을 이용하여 포토레지스트(406)를 제거한다.
다음으로 도 2n에 도시된 바와 같이 에치백 공정을 수행하여 제4 전극 형성 영역(180)을 형성한다. 에치백 과정을 수행함으로써 전극 형성 영역의 제8 실리콘 질화막(270) 및 제7 실리콘 산화막(360)을 식각하여 제7 실리콘 질화막(260)의 상면을 노출시킴으로써 제3 유전막(261)을 정의 할 수 있다. 이후 제3 유전막(261) 및 제2 비아 상부(161A)의 상면에 제4 전극(190)을 형성하여 제3 커패시터를 형성 완성할 수 있다. 구체적으로 설명하자면, 도 2m에서 설명한 제4 전극 형성 영역(180)에 도전 물질을 충분히 채운다. 도전 물질은 Cu 등의 금속을 포함할 수 있으며 전기 도금 등의 방법을 이용하여 형성할 수 있다. 이후 CMP 공정 등을 통해 평탄화함으로써 제4 전극(190)을 형성한다.(미도시) 이와 같이 하여 제3 커패시터(C)를 형성한다.
이로써 도 1a에 도시된 본 발명의 일 실시예에 따른 반도체 소자를 완성할 수 있다. 또한, 전술한 공정들을 실질적으로 동일하게 반복 적용함으로써, 제3 전극 및 제4 전극과 병렬적으로 연결되는 또 다른 커패시터를 더 적층할 수 있음은 물론이다.
이후, 반도체 기술 분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 상기 설명한 본 발명에 따른 각각의 커패시터에 전기적 신호 입출력이 가능하도록 하는 배선들을 형성하고, 기판 상에 패시베이션층을 형성하며 상기 기판을 패키징하여 반도체 소자를 완성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명에 따른 엠아이엠 커패시터를 구비하는 반도체 소 자 및 그 제조 방법에 따르면 커패시터 전극의 면적을 증가시키지 않더라도, 하나 이상의 커패시터를 수직으로 병렬 연결함으로써 전극의 면적을 증가시키는 것과 같은 효과를 줄 수 있으며, 따라서 커패시턴스의 향상을 가져올 수 있다.

Claims (5)

  1. 반도체 기판 상의 제1 전극,
    상기 제1 전극 상의 제1 유전막 및
    상기 제1 유전막 상의 제2 전극을 포함하는 제1 커패시터;
    상기 제2 전극,
    상기 제2 전극 상의 제2 유전막 및
    상기 제2 유전막 상의 제3 전극을 포함하는 제2 커패시터; 및
    상기 제3 전극,
    상기 제3 전극 상의 제3 유전막 및
    상기 제3 유전막 상의 제4 전극을 포함하는 제3 커패시터를 포함하되,
    상기 제1 전극은 제1 비아를 통해 상기 제3 전극과 전기적으로 연결되며,
    상기 제2 전극은 제2 비아를 통해 상기 제4 전극과 전기적으로 연결되고,
    상기 제1 커패시터, 상기 제2 커패시터 및 상기 제3 커패시터는 서로 병렬적으로 연결된 다층 커패시터를 구비하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 전극, 상기 제2 전극, 상기 제3 전극 및 상기 제4 전극은 구리를 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 유전막, 상기 제2 유전막 및 상기 제3 유전막은 실리콘 질화물로 이루어진 반도체 소자
  4. 제1 항에 있어서,
    상기 제4 전극,
    상기 제4 전극 상의 제4 유전막 및
    상기 제4 유전막 상의 제5 전극을 포함하는 제4 커패시터;
    상기 제5 전극,
    상기 제5 전극 상의 제5 유전막 및
    상기 제5 유전막 상의 제6 전극을 포함하는 제5 커패시터를 더 포함하되,
    상기 제3 전극은 제3 비아를 통해 상기 제5 전극과 전기적으로 연결되고 상기 제4 전극은 제4 비아를 통해 상기 제6 전극과 전기적으로 연결되고,
    상기 제1 커패시터, 상기 제2 커패시터, 상기 제3 커패시터, 상기 제4 커패시터 및 상기 제5 커패시터는 서로 병렬적으로 연결된 다층 커패시터를 구비하는 반도체 소자.
  5. 반도체 기판상에 제1 전극을 형성하고,
    상기 제1 전극 상에 제1 유전막을 형성하고,
    상기 제1 유전막 상에 제2 전극을 형성하여 제1 커패시터를 완성하고, 이와 함께 상기 제1 전극의 상면과 연결되는 제1 비아를 형성하고;
    상기 제2 전극 상에 제2 유전막을 형성하고,
    상기 제2 유전막 상에 상기 제1 비아와 연결되는 제3 전극을 형성하여 제2 커패시터를 완성하고, 이와 함께 상기 제2 전극의 상면과 연결되는 제2 비아를 형성하고;
    상기 제3 전극 상에 제3 유전막을 형성하고,
    상기 제3 유전막 상에 상기 제2 비아와 연결되는 제4 전극을 형성하여 제3 커패시터를 완성하는 것을 포함하는 반도체 소자의 제조 방법.
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