TWI804884B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI804884B
TWI804884B TW110120866A TW110120866A TWI804884B TW I804884 B TWI804884 B TW I804884B TW 110120866 A TW110120866 A TW 110120866A TW 110120866 A TW110120866 A TW 110120866A TW I804884 B TWI804884 B TW I804884B
Authority
TW
Taiwan
Prior art keywords
electrode layer
layer
capacitor
opening
dielectric layer
Prior art date
Application number
TW110120866A
Other languages
English (en)
Other versions
TW202213512A (zh
Inventor
黃耀德
鄭詠世
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202213512A publication Critical patent/TW202213512A/zh
Application granted granted Critical
Publication of TWI804884B publication Critical patent/TWI804884B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一種形成半導體的方法，包括形成具有第一開口的第一電極層，第一開口具有第一橫向尺寸，在第一電極層上形成第一電容器絕緣體；以及在第一電容器絕緣體上方形成第二電極層，第二電極層具有第二開口。第一開口位於第二開口的正下方。第二開口具有大於第一橫向尺寸的第二橫向尺寸。上述方法還包括在第二電極層上沉積介電層，以及形成接觸開口，其包括包含第一開口的第一部分，及包含第二開口的第二部分。導電插塞在接觸開口中形成。

Description

半導體裝置及其形成方法
本發明實施例係關於半導體技術，且特別關於半導體裝置中導電結構的配置及其形成方法。
金屬-絕緣體-金屬（Metal-Insulator-Metal，MIM）電容器已廣泛用於功能電路，例如混合信號電路、類比電路、射頻電路、動態隨機存取記憶體、嵌入式動態隨機存取記憶體、邏輯運算電路等。上述金屬-絕緣層-金屬電容器具有堆疊的電容電極和絕緣體，絕緣體分隔上方的電容電極與下方的電容電極。
傳統的金屬-絕緣體-金屬電容器的電容電極可以通過導孔連接至諸如金屬墊的部件。導孔通過側面接觸件電性連接至金屬墊，其中導孔的邊緣接觸金屬墊的邊緣，而金屬墊電性連接到電容電極。由於金屬墊通常非常薄，所以接觸面積小，且接觸電阻高。
本發明實施例提供了一種半導體裝置的形成方法，包括：形成具有第一開口的第一電極層，其中第一開口具有第一橫向尺寸；在第一電極層上方形成第一電容器絕緣體；在第一電容器絕緣體上形成第二電極層，其中第二電極層具有第二開口，第一開口在第二開口正下方，其中第二開口具有大於第一橫向尺寸的第二橫向尺寸；在第二電極層上沉積介電層；形成接觸開口，包括：包含第一開口的第一部分；以及包含第二開口的第二部分；以及在接觸開口中形成第一導電插塞。
本發明實施例提供了一種半導體裝置，包括：第一介電層；電容器，包括：第一電極層，位於第一介電層上方；第一電容器絕緣體，位於第一電極層上方；以及第二電極層，位於第一電容器絕緣體上方；第一導電插塞，使第一電極層與第二電極層電性互連，第一導電插塞包括：第一部分，穿過第一電極層並延伸至第一介電層中；以及第二部分，穿過第二電極層，其中第一導電插塞的第二部分包括與第一電極層的第一頂表面接觸的第一底表面；以及第二介電層，位於第二電極層上方，其中第一導電插塞延伸至第二介電層中。
本發明實施例提供了一種半導體裝置，包括：第一導電部件及第二導電部件；第一介電層，位於第一導電部件及第二導電部件上方；電容器，包括：第一電極層，位於第一介電層上方；第一電容器絕緣體，位於第一電極層上方；以及第二電極層，位於第一電容器絕緣體上方；以及第一導電插塞，包括：第一下部，由第一電極層延伸至第一導電部件；以及第一上部，位於第一電極層上方，其中第一上部的第一底表面接觸第一電極層的第一頂表面。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例，提供了一種包括金屬-絕緣體-金屬電容器的裝置晶粒與相應晶圓及其形成方法。本揭露中繪示出了形成電容器的中間階段。形成導電插塞以穿透連接到金屬-絕緣體-金屬電容器的電容電極之金屬墊。為了減少導孔和金屬墊之間的接觸電阻，導電插塞除了通過側面接觸接觸金屬墊，也與金屬墊的頂面接觸。因此，接觸電阻有所降低。上述實施例的各種變化會進行討論。一些實施例的一些變化也會進行討論。本揭露討論的實施例將提供示例以使本揭露的標的能夠製造或使用，並且本領域中具有通常知識者將輕易理解，可以進行各種修飾而仍保持在不同實施例的考慮範圍內。在各種視圖和說明性實施例中，相似的參考標號用於指示相似的元件。儘管所討論的一些實施例以特定順序的步驟執行，這些步驟仍可以另一合乎邏輯的順序執行。
參照第1圖，提供了包括半導體基底10的晶圓2。晶圓2可以包括多個相同的裝置晶粒95。根據本揭露的一些實施例，半導體基底10是塊體矽基底或絕緣體上覆矽基底。根據本揭露的另一些實施例，還可以使用包括III族、IV族及／或V族元素的其他半導體材料，其中可包括矽鍺、矽碳及／或III-V族化合物半導體材料。諸如電晶體（由12表示）的積體電路裝置在半導體基底10的表面上形成。晶圓2還可包括層間介電質14和半導體基底10上方的互連結構16。互連結構16包括在介電層18形成的金屬線20和導孔19。以下統稱在相同水平面上的金屬線為金屬層。因此，互連結構16可以包括通過導孔19互連的多層金屬層。金屬線20和導孔19可以由銅或銅合金形成或包括銅或銅合金，儘管它們也可由其他導電材料形成。根據本揭露的一些實施例，介電層18由低介電常數的介電材料形成。例如，低介電常數介電材料的介電常數（k值）可大約小於3.0。
互連結構16可以包括頂部金屬層。頂部金屬層位處的介電層18，可以是低介電常數介電層的最上層。根據一些實施例，頂部金屬層包括金屬墊／線20A和20B。根據一些實施例，金屬墊／線20A連接到下面的裝置12。金屬墊／線20B可電性連接至下方的裝置12，或者可與下方的裝置12電性斷開。此外，金屬墊／線20B可用於讓後續形成的導電插塞落於其上，其中導電插塞被連接至於後續製程中形成的金屬-絕緣體-金屬電容器。
在頂部金屬層之上可配置（reside）介電層22。根據本揭露的一些實施例，介電層22是以具有等於或高於3.8介電常數的非低介電常數介電材料形成或包含上述材料。例如，介電層22可由氮化矽形成。替代地，介電層22可包括氧化矽層及在氧化矽層上的氮化矽層。介電層22有時被稱為第一鈍化層或pass-1。在介電層22上方配置介電層24。介電層24可代表複數層介電層，如同第2圖至第16圖中討論的。根據一些實施例，介電層24可以由未摻雜矽玻璃、氧化矽或其他類似材料形成或包括前述材料。
根據一些實施例，形成蝕刻停止層25，其可以由氮化矽、碳化矽、氧氮化矽等形成或包括前述材料。包括一層介電層或複數層介電層的介電層26，可進一步形成在蝕刻停止層25上。介電層26也可以由未摻雜矽玻璃、氧化矽等形成。鈍化層30可在在介電層26上方形成。凸塊下金屬層32（Under-Bump Metallurgy）可以穿透鈍化層30而形成。電連接器34可以是焊料區、金屬柱等或其類似物，其形成可在鈍化層30的頂部上。
根據本揭露的一些實施例中，電容器40（由40A及／或40B表示）在介電層18、介電層24，或其類似物中的任何一者中形成。例如，電容器40可以在位於鈍化層22正下方的頂層介電層18中，其相應的電容器被表示為電容器40B。電容器40也可在位於鈍化層22上方的聚合物層（如果形成的話）中形成。
根據本揭露的一些實施例中，電容器40為去耦電容，電容器40的頂部電容電極及底部電容電極被電性耦合至電源供應節點，例如分別至VDD和VSS節點。因此，電容器40用於過濾雜訊及／或作為電力存儲以降低由於來自電源的電流提取(current drawing)所導致的電壓變化。根據本揭露的另一實施例，頂部電容電極和底部電容電極的電容器40連接至信號線，且電容器40用於過濾雜訊。根據另一些實施例，電容器40被用於其他目的，例如用在動態隨機存取記憶體單元中。形成接觸插塞42以電性連接至電容器40。接觸插塞42的細節會在隨後的段落中討論。
可以理解的是，第1圖所繪示的結構只是示例，且其他結構也在本揭露的範圍內。例如，鈍化層和聚合物層可以頂部在介電層18上方形成。可由鋁銅形成或包括鋁銅的金屬墊可在鈍化層上方形成，且聚合物層可在鈍化層上方形成。可形成後鈍化互連（Post-Passivation Interconnects, PPIs），其包括在相應聚合物層上方的線路部分，及延伸至相應聚合物層內的導孔部分。聚合物層可以由聚苯並噁唑（Polybenzoxazole，PBO）、聚醯亞胺、苯環丁烯（benzocyclobutene,BCB）等形成，並且凸塊下金屬層32可以延伸至頂部聚合物層中。
第2圖至第16圖根據本揭露的一些實施例，繪示出在晶圓2上形成電阻器40的中間階段之剖面圖。如第2圖至第16圖所示的製程也示意性的在第19圖中的製程流程中繪示出來。第2圖至第16圖所示的製程代表了用於在介電層24形成電阻器40A的製程，如第1圖所示。示例實施例的概念可以用於位於其它位置和水平面上的電容器，例如第1圖中的電容器40B。
參考第2圖，晶圓2、導電部件46被繪示出，且位於導電部件46下方的晶圓2的部分被表示為結構48。在一些實施例中，電阻器40A（第1圖）被形成，導電部件46是金屬線或金屬墊20B（第1圖）。在一些實施例中，電容器40 B（第1圖）被形成，導電部件46是介電層22（第1圖）下方的金屬線或金屬墊。在另一些實施例中，電阻器40（第1圖）被形成在聚合物層中，導電部件46可以是後鈍化互連的部分。如果是形成第1圖中的電容器40A，導電部件46會在代表頂層介電層18的介電層50中形成，或者如果電容器40在其它位置形成，介電層50可以代表另一介電層。
根據一些實施例，導電部件46有鑲嵌結構，且可以包括阻障層46A和金屬區46B。根據一些實施例，阻障層46A由鈦、氮化鈦、鉭、氮化鉭等形成或包括前述材料。金屬區46B可以由銅、銅合金等形成或包括前述材料。
介電層52在導電部件46上方形成。介電層52可包括介電層52A及位於介電層52A上方的介電層52B。介電層52A與介電層52B由不同的材料形成，根據一些實施例，可以是無機材料。例如，介電層52A可以由氮化矽、碳化矽、氮氧化矽等形成。根據一些實施例，介電層52A可作為蝕刻停止層。介電層52A的厚度T1可以在約500Å至約1,000Å之間的範圍內。介電層52B可以由未摻雜矽玻璃、氧化矽等形成。介電層52B的厚度T2可以在約2 kÅ至約6 kÅ之間的範圍內。介電層52A和52B可以使用電漿增強化學氣相沉積、低壓化學氣相沉積、原子層沉積等形成。
接著參考第3圖，沉積毯覆電極層54。相應的製程在第19圖所示的製程流程200中被繪示為製程202。根據本揭露的一些實施例，電極層54由導電材料形成或包括導電材料，該導電材料可以是諸如氮化鈦的氮化金屬。電極層54的厚度T3可以在約200Å至約600Å之間的範圍內。毯覆電極層54也可由其他導電材料形成或包括其他導電材料，例如氮化鉭、鈦、銅、鋁等或它們的複數層。蝕刻遮罩56在毯覆電極層54之上形成，並被圖案化。蝕刻遮罩56可以由例如光阻劑形成。
接著，毯覆電極層54使用蝕刻遮罩56以定義其蝕刻的圖案，而得到的電極層54在第4A圖中被繪示出。相應製程以第19圖中製程流程200的製程204繪示出。根據一些實施例，使用BCl 3、Cl 2、BCl 3及Cl 2的混合物等執行蝕刻製程。可以添加諸如O 2及Ar等的氣體，且可在蝕刻製程中開啟電漿。在蝕刻製程之後，去除蝕刻遮罩56。
第4B圖繪示出了蝕刻製程之後的電極層54的平面圖。所得的電極層54可包括電容電極54A及電性連接至電容電極54A的金屬墊54B。可具有較窄的走線部分54C將電容電極54A連接至金屬墊54B。替代地，電容電極54A在沒有走線部分的情況下連接至金屬墊54B。開口55在金屬墊54B中形成，並被金屬墊54B圍繞。根據一些實施例，開口55具有圓形形狀。根據一些實施例，可以是直徑的橫向尺寸D1可在大約1μm至大約1.5μm之間的範圍內。可以理解的是，儘管電容電極54A被繪示為具有矩形的平面形狀，且金屬墊54B及開口55被繪示為具有圓形的平面形狀，但其他形狀例如圓形、矩形、六邊形、八邊形等可能會被採用。
第5圖繪示出了電容器絕緣體58的沉積和圖案化。相應的製程在第19圖所示的製程流程200中被繪示為製程206。形成製程可以包括沉積製程，以形成毯覆電容器絕緣體層、形成圖案化的蝕刻遮罩，然後蝕刻毯覆電容器絕緣體層以形成電容器絕緣體58。根據本揭露的一些實施例，電容器絕緣體58是由諸如氧化鋯（ZrO2）的均質介電材料形成的單層。根據本揭露的其他實施例，電容器絕緣體58是由堆疊的介電層形成的複合層。例如，電容器絕緣體58可以由ZrO 2/Al 2O 3/ZrO 2(ZAZ)形成，其包括第一ZrO 2層、位於第一ZrO 2層之上的Al 2O 3層及位於Al 2O 3層之上的第二ZrO 2層。ZAZ的優勢在於具有低等效氧化物厚度，因此，所得電容器的電容值高。電容器絕緣體58的厚度T4可在約40Å至約80Å之間的範圍內。可以使用乾式蝕刻或濕式蝕刻來執行電容器絕緣體58的圖案化。圖案化電容器絕緣體58可以完全覆蓋電極層54，且可延伸超出電極層54的邊緣。此外，電容器絕緣體58延伸至開口55內並部分填充開口55。
第6A圖繪示出電極層60的形成。相應製程被繪示為第19圖所示的製程流程200中的製程208。根據一些實施例，電極層60所形成的或所包含的導電材料係選自與電極層54同組的候選材料。例如根據一些實施例，電極層60可以由形氮化鈦形成。電極層60的厚度可在大約200Å至大約600Å之間的範圍內。電極層60的形成製程可類似於第3圖及第4A圖所示的製程，其可包括沉積毯覆電極層、形成圖案化的蝕刻遮罩，以及使用圖案化蝕刻遮罩來蝕刻毯覆電極層以定義圖案。
第6B圖繪示出了蝕刻之後的電極層60的平面圖。所得電極層60可包括電容電極60A及電性連接至電容電極60A的金屬墊60B。可以存在或可以不存在較窄的走線部分60C，將電容電極60A連接至金屬墊60B。替代地，電容電極60A在沒有走線部分的情況下連接至金屬墊60B。開口61在金屬墊60B中形成，並且被金屬墊60B圍繞。電容器絕緣體58藉由開口61露出。根據一些實施例，開口61具有圓形的平面形狀。可以是直徑的橫向尺寸D2可在約1.0µm至約1.5µm之間的範圍內。根據一些實施例。可以理解的是，儘管電極層60被繪示為具有矩形的平面形狀，且金屬墊60B和開口61被繪示為具有圓形的平面形狀，但是其他形狀例如圓形、矩形、六邊形、八邊形或矩形等可能會被採用。電容電極60A與電容電極54A重疊。此外，根據一些實施例，電容電極60A的整體在電容器絕緣體58之上。
第7圖繪示出了電容器絕緣體64的沉積和圖案化。相應的製程在第19圖所示的製程流程200中被繪示為製程210。形成製程可包括沉積製程以形成毯覆電容器絕緣體層、形成圖案化的蝕刻遮罩，接著蝕刻毯覆電容器絕緣體層以形成電容器絕緣體64。根據本揭露的一些實施例，電容器絕緣體64是由諸如ZrO 2的均勻介電材料所形成的單層。根據本揭露的其他實施例，電容器絕緣體64是由堆疊的介電層形成的複合層。例如，電容器絕緣體64可以由ZAZ形成。電容器絕緣體64的厚度可在約40Å至約80Å之間的範圍內。可使用乾式蝕刻或濕式蝕刻來執行電容器絕緣體64的圖案化。圖案化電容器絕緣體64可以完全覆蓋電極層60，並可延伸超過電極層60的邊緣。此外，電容器絕緣體64延伸至開口61中，並可部分填充開口61。
第8A圖繪示出了電極層66的形成。相應製程在第19圖所示的處理流程200的製程中被繪示為212。根據一些實施例，電極層66所形成的或所包含的導電材料係選自與電極層54和60同組的候選材料。例如根據一些實施例，電極層66可以氮化鈦形成。電極層66的厚度可在約200Å至約600Å之間的範圍內。電極層66的形成製程可類似於第3圖及第4A圖所示的製程，其可包括沉積毯覆電極層、形成圖案化的蝕刻遮罩，以及使用圖案化蝕刻遮罩來蝕刻毯覆電極層以定義圖案。
第8B圖繪示出了圖案化製程後電極層66的平面圖。得到的電極層66可包括電容電極66A，以及電性連接至電容電極66A的金屬襯墊66B。可以存在或可以不存在較窄的走線部分66將電容電極66A連接至金屬墊66B。替代地，電容電極66A在沒有走線部分的情況下連接至金屬襯墊66B中。開口67在金屬墊66B中形成，且被金屬墊66B圍繞。電容器絕緣體64藉由開口67露出。根據一些實施例，開口67具有圓形形狀。根據一些實施例，可以是直徑的橫向尺寸D3可在約3.2μm至約5.0μm之間的範圍內。此外，橫向尺寸D3大於開口55的橫向尺寸D1。根據一些實施例，（D3－D1）的尺寸差可以大於約1μm，並可在約2.0μm至約3μm之間的範圍內。此外，（D3－D1）／D1的比例可大於約0.2或大於約0.5，且可在約0.5至約1.5之間的範圍內。通過開口67可以看到整個開口55（除了電容器絕緣體58可能部分填充開口55）。可以理解的是，儘管電容電極66A被繪示為具有圓形的平面形狀，且金屬墊66B和開口67被繪示為具有圓形的平面形狀，但其他形狀例如圓形、矩形、六邊形、八邊形等可能被採用。電容電極66A可以大抵上完全與電容電極60A（第6A圖和第6B圖）及54A重疊。此外，電容電極66A的整體位於電容器絕緣體64之上。
根據一些實施例，電極層66是相應電容器的頂層電容電極。根據其他實施例，可以重複如第6A圖、第6B圖、第7圖、第8A圖和第8B圖所示的先前製程，以在先前製程中形成的電容器絕緣體及電極層上形成更多的電容器絕緣體及電極層。例如，可將附加的電容器絕緣體（未示出）沉積在電極層66上並對其進行圖案化，並且可將附加的電極層（未示出）沉積在附加的電容器絕緣體上並對其進行圖案化。附加電極層的開口可以位於開口61的正上方，並可大於開口61。可以交替的圖案以重複形成電容器絕緣體和電極層的製程，其中一層電極層的開口位於開口61的正上方，下一層電極層的開口位於開口55和開口67的正上方。越高電極層的開口比起位於下方相應電極層中的開口越來越大。
參照第9圖，形成介電層70。相應的製程在第19圖所示的製程流程200中被繪示為製程214。根據一些實施例，介電層70由氧化矽、未摻雜矽玻璃等形成。介電層70的厚度可在約2kÅ至約6kÅ之間的範圍內。可以執行平坦化製程以使介電層70的頂表面平坦。
第10圖根據一些實施例，繪示出了的蝕刻停止層72和介電層74的形成。相應的製程在第19圖所示的製程流程200中被繪示為製程216。蝕刻停止層72可以由氮化矽、氮氧化矽、碳化矽等形成，且其厚度可在約250Å至約750Å之間的範圍內。介電層74在蝕刻停止層72上形成。介電層74可以由氧化矽、未摻雜矽玻璃等形成。介電層74的厚度可在約10kÅ至約50kÅ之間的範圍內。根據一些實施例，介電層74包括複數層介電層，諸如較低層及較高層，其中較低層可由高密度的未摻雜矽玻璃形成，且較高層可由低於較低層密度的低密度未摻雜矽玻璃形成。
根據本揭露的一些實施例，第10圖中的蝕刻停止層52A對應於第1圖中的蝕刻停止層22，第10圖中的介電層52B與70共同對應於第1圖中的介電層24，第10圖中的蝕刻停止層72對應於第1圖中的蝕刻停止層25，第10圖中的介電層74對應於第1圖中的介電層26。
參考第11圖，形成蝕刻遮罩76。相應製程在第19圖所示的處理流程200中被繪示為製程218。蝕刻遮罩76可包括光阻，並可包括或不包括在光阻下方的硬遮罩。例如，氮化鈦、氮化矽等可用來作為硬遮罩。蝕刻遮罩76包括複數個開口78，其包括開口78A、78B、78C等。開口78A與開口55及67重疊，且比開口55和67都大。如果在電極層66之上存在更多的電極層，開口78A將大於位於頂部電容電極中的開口，且頂部開口將大於所有位於下方電極層的開口。此外，在晶圓2的俯視圖中，開口78A可以在所有橫向方向上橫向延伸超過所有下方開口（包括開口55和67）的邊緣。類似地，開口78B與開口61重疊並且大於開口61。如果在電極層60上存在更多的電極層，則開口78B大於頂部電容電極層中的頂部開口，且頂部開口將是最大的。此外，在晶圓2的俯視圖中，開口78B可以在所有橫向方向上橫向延伸超過所有下方開口（包括開口61）的邊緣。
參照第12圖，執行多道非等向性蝕刻製程以將開口78向下延伸至下方的膜層中，從而形成接觸開口。相應的製程在第19圖所示的製程流程200中被繪示為製程220。蝕刻製程在蝕刻停止層52A上停止。在蝕刻之後去除蝕刻遮罩76。在非等向性刻蝕製程中，對應於要刻蝕的膜層採用多種刻蝕氣體。當蝕刻停止層72以氮化矽形成，可以使用含氟氣體如CF 4、O 2、N 2的混合物，NF 3、O 2、SF 6的混合物，或SF 6、O 2的混合物。隨著蝕刻製程的進行，電容器絕緣體58和64被露出。選擇用於蝕刻介電層70和電容器絕緣體58及64的蝕刻氣體，以使蝕刻氣體不會蝕刻電極層54、60及66。電極層54、60及66因此被用作蝕刻停止層。這使得接觸開口78A及78B的下部小於各自的上部。接觸開口78A及78B下部的形狀和大小是由開口55、61及67的形狀和大小所定義。例如，接觸開口78A包括底部78A-1、中部78A-2和頂部78A-3。底部78A-1的尺寸和形狀是由位於電極層54中的開口55的尺寸和形狀所定義。中部78A-2的尺寸和形狀由位於電極層66中的開口67的尺寸和形狀所定義。頂部78A-3的尺寸和形狀由蝕刻遮罩76中的開口78A的尺寸和形狀所定義。開口78B包括底部78B-1和頂部78B-2。底部78B-1的尺寸和形狀是由位於電極層60中的開口61的尺寸和形狀所定義。頂部78B-2的尺寸和形狀是由位於蝕刻遮罩76中的開口78B的尺寸和形狀所定義。
第13圖根據一些實施例，繪示出了位於介電層74中的附加溝槽82的形成。附加蝕刻遮罩80，可以是光阻劑，於開口78（第12圖）中形成並可填充開口78。相應的製程在第19圖所示的製程流程200中被繪示為製程222。根據替代的實施例，形成保護插塞83以填充開口78並保護先前形成的開口78及蝕刻停止層52，光阻80在保護插塞83上形成。保護插塞83可由不同於藉由開口78A和78B露出的材料之材料形成，如第12圖，其所露出的材料包括介電層52A、52B、70、72和74，電容器絕緣體58及64，以及電極層54、60及66的材料。溝槽82是通過使用蝕刻遮罩80蝕刻電介質74以定義圖案而形成的。相應的製程在第19圖所示的製程流程200中被繪示為製程224。溝槽82可用於在其中形成重分佈線（redistribution line）。
在形成溝槽82之後，去除蝕刻遮罩80和保護插塞83。相應的製程在第19圖所示的製程流程200中被繪示為製程226。接著，蝕刻蝕刻停止層52A，從而露出下方的導電部件46。最終的結構如第14圖所示。在隨後的製程中，如第15圖所示，形成導電插塞86。相應的製程在第19圖所示的製程流程200中被繪示為製程228。根據本揭露的一些實施例，導電插塞86的形成包括沉積導電阻障層、在導電阻障層上沉積金屬材料，並執行平坦化製程，例如化學機械研磨製程或機械拋光（mechanical grinding）製程。導電阻障層可以由氮化鈦、氮化鉭、鈦、鉭等形成或包括上述材料。金屬材料可以包括銅或銅合金。所得的導電插塞86具有與介電層74頂表面共面的頂表面。在形成導電插塞86的同時，還形成了重分佈線88，其可用於路由信號、電源等。
電極層54、60和66與電容器絕緣體58和64共同形成電容器40A。導電插塞86A和86B連接到電容器40A的相對電容器極板。導電插塞86A電性連接電極層54和66 （兩者合起來作為一個電容器極板）至金屬線／墊46-1。導電插塞86B將作為另一電容器極板的電極層60電性連接至金屬線／墊46-2。因此，金屬線／墊46-1和46-2連接至電容器40A的相對電容器極板。
根據本揭露的一些實施例，導電插塞86A包括底部86A-1、中部86A-2和頂部86A-3，它們具有越來越大的俯視尺寸和橫向直徑。例如，假設底部86A-1、中部86A-2和頂部86A-3的俯視形狀分別是直徑為D1、D3及D4的圓，則直徑D1可在約1µm至約1.5µm之間的範圍內，直徑D3可以在約3.2μm至約5.0μm的範圍內，且直徑D4可以在約4 μm至約8 μm的範圍內。導電插塞86B包括底部86B-1和頂部86B-2，頂部86B-2大於底部86B-1。例如，假設底部86B-1和頂部86B-2的俯視形狀為分別具有D2與D5直徑的圓，直徑D2可在約10 µm至約1.5 µm之間的範圍內，且直徑D5可在約1.5 µm至約2.5 µm之間的範圍內。可以理解的是，這些數值只是示例，不同的數值也在本揭露的範圍內。
可以觀察到，通過使導電插塞86的上部大於相應的下部，並使上部的底表面落在電極層的頂表面上，導電插塞86與相應的電極層54、60和66之間的接觸面積增加了。例如，如果導電插塞86具有從上延伸至下的直邊，此接觸區由電極層54、60和66的厚度決定和限制，而這些是非常薄的膜層，將導致高接觸電阻。根據本揭露的一些實施例中，接觸面積，除了側壁接觸面積，還包括水平接觸面積。其接觸電阻值因此而減小。
第15圖還繪示出了介電層90的形成，此介電層也稱為鈍化層。相應的製程在第19圖中所示的製程流程200中被繪示為製程230。根據本揭露的一些實施例，介電層90由氧化矽、未摻雜矽玻璃、氮化矽等形成，或由多層的上述材料形成。例如，介電層90可包括未摻雜矽玻璃層和在未摻雜矽玻璃層上方的氮化矽層。未摻雜矽玻璃層的厚度可在約10 kÅ和大約20 kÅ之間的範圍內。氮化矽層的厚度可在約5 kÅ至約10 kÅ之間的範圍內。
如第15圖所示，可以通過金屬線／墊46-1和46-2進行電容器40A的電性連接。在這些實施例中，電容器40A通過金屬線／墊46-1和46-2電性連接到裝置12（第1圖）。根據另一實施例，電容器40A通過導電插塞86A和86B的頂端連接至其他設備。在這些實施例中，在形成接觸塞86之前，如第11圖所示，金屬線／墊46-1和46-2可在介電材料中完全絕緣（並因此是電性浮接的）。
第16圖繪示出了電連接器91的形成，此電連接器91可以包括凸塊下金屬層92和焊料區94。相應的製程在第19圖所示的製程流200中被繪示為製程232。根據一些實施例，電連接器91電性連接至電容器40A，使相應晶粒95外部的裝置可以通過電連接器91連接至電容器40A。根據另一實施例，當電容器40A連接至裝置12（第1圖）時，可以不形成電連接器91，且導電插塞86的頂表面可以與介電層90的底表面接觸。因此，用虛線示出電連接器91，表示它們可能形成或可能不形成。晶圓2可以在晶圓切割製程中被切割成多個可彼此相同的裝置晶粒95。
根據本揭露的一些實施例，第16圖中的接觸塞86對應於第1圖中的接觸塞42，且第16圖中的部件90、92和94分別對應於在第1圖中的部件30、32和34。
第17圖根據另一些實施例，繪示出了的晶圓2和裝置晶粒95。這些實施例與第16圖所示的實施例相似，除了導電插塞86不在鑲嵌製程中形成，而是通過沉積製程接著圖案化的製程來形成。形成製程可以包括沉積阻障層96，在阻障層96上方沉積金屬層97，以及通過蝕刻圖案化製程以形成導電插塞86。阻障層96可以由氮化鈦、鈦、鉭氮化物、鉭等形成。金屬層97可以由鋁、銅、鎳、鋁等或其合金形成。接著可形成介電層90。電連接器91可以形成或可以不形成。根據本揭露的一些實施例，介電層90沒有被平坦化，因此是非平面的。
第18圖繪示出了電極層54、60和66以及開口55、61和67的俯視圖。導電插塞的86A-3部分大於開口67（導電插塞的86A-2部分延伸至其中），且開口更大於開口55（導電插塞的86A-1部分延伸至其中）。導電插塞的86B-2部分大於開口61（導電插塞的86B-1部分延伸至其中）。
本揭露的實施例具有一些有利的特徵。通過形成具有大於相應下部的上部之導電插塞，上部（除了在接觸塞和電極層的側壁之間的側壁接觸之外）可以具有與電極層的頂表面接觸的底表面。因此，導電插塞與電容器的電容電極之間的接觸電阻值有所降低。
根據一些實施例，半導體裝置的形成方法，包括：形成具有第一開口的第一電極層，其中第一開口具有第一橫向尺寸；在第一電極層上方形成第一電容器絕緣體；在第一電容器絕緣體上形成第二電極層，其中第二電極層具有第二開口，第一開口在第二開口正下方，其中第二開口具有大於第一橫向尺寸的第二橫向尺寸；在第二電極層上沉積介電層；形成接觸開口，包括：包含第一開口的第一部分；以及包含第二開口的第二部分；以及在接觸開口中形成第一導電插塞。
根據一些實施例，半導體裝置的形成方法更包括形成蝕刻遮罩，其中該接觸開口的第一部分和第二部分皆使用蝕刻遮罩形成。
根據一些實施例，接觸開口更包括在第二部分上方的第三部分，其中第三部分具有大於第二橫向尺寸的第三橫向尺寸，且接觸開口的第三部分使用該蝕刻遮罩形成。
根據一些實施例，第一導電插塞包括：第一部分，位於接觸開口的第一部分中；以及第二部分，位於接觸開口的第二部分中，其中第二部分包括與第一電極層的頂表面接觸的底表面。
根據一些實施例，第一導電插塞延伸至第一電極層下方以接觸導電部件。
根據一些實施例，第一導電插塞使第一電極層和第二電極層電性互連以形成電容器的第一電容器電極，且前述方法更包括：在第一電容器絕緣體上形成第三電極層，其中第三電極層作為電容器的第二電容器電極；以及在第三電極層上方與第二電極層下方形成第二電容器絕緣體。
根據一些實施例，半導體裝置的形成方法，更包括形成穿過第三電極層的第二導電插塞。
根據一些實施例，第二導電插塞具有與第三電極層的頂表面接觸的底表面。
根據一些實施例，一種半導體裝置包括：第一介電層；電容器，包括：第一電極層，位於第一介電層上方；第一電容器絕緣體，位於第一電極層上方；以及第二電極層，位於第一電容器絕緣體上方；第一導電插塞，使第一電極層與第二電極層電性互連，第一導電插塞包括：第一部分，穿過第一電極層並延伸至第一介電層中；以及第二部分，穿過第二電極層，其中第一導電插塞的第二部分包括與第一電極層的第一頂表面接觸的第一底表面；以及第二介電層，位於第二電極層上方，其中第一導電插塞延伸至第二介電層中。
根據一些實施例，第一導電插塞更包括第三部分，第三部分延伸至第二電介質層中，且其中第三部分包括與第二電極層的第二頂表面接觸的第二底表面。
根據一些實施例，第一導電插塞的第一部分具有第一橫向尺寸，且第一導電插塞的第二部分具有大於第一橫向尺寸的第二橫向尺寸。
根據一些實施例，第二橫向尺寸以一寬度差大於第一橫向尺寸，且上述寬度差與第一橫向尺寸的比例約大於0.2。
根據一些實施例，第二橫向尺寸以大約1.0μm以上的寬度差大於該第一橫向尺寸。
根據一些實施例，電容器更包括：第三電極層，位於第一電容器絕緣體上方；第二電容器絕緣體，位於第三電極層上方並在第二電極層下方；以及第三導電插塞，包括穿過第三電極層的下部及位於第三電極層上方的上部，其中上部包括與第三電極層的第二頂表面接觸的第二底表面。
根據一些實施例，一種半導體裝置包括：第一導電部件及第二導電部件；第一介電層，位於第一導電部件及第二導電部件上方；電容器，包括：第一電極層，位於第一介電層上方；第一電容器絕緣體，位於第一電極層上方；以及第二電極層，位於第一電容器絕緣體上方；以及第一導電插塞，包括：第一下部，由第一電極層延伸至第一導電部件；以及第一上部，位於第一電極層上方，其中第一上部的第一底表面接觸第一電極層的第一頂表面。
根據一些實施例，半導體的裝置更包括：第二導電插塞，包括：第二下部，由第二電極層延伸至第二導電元件；以及第二上部，位於第二電極層上方，其中第二上部的第二底表面接觸第二電極層的第二頂表面。
根據一些實施例，半導體的裝置更包括：第二電容器絕緣體，位於第二電極層上方；以及第三電極層，位於第二電容器絕緣體上方，其中第一導電插塞電性互連第一電極層與第三電極層。
根據一些實施例，第一導電插塞更包括頂部，位於第一上部上方，且其中頂部的第三底表面接觸第三電極層的第三頂表面。
根據一些實施例，半導體裝置更包括：第一焊接區，其中第一導電插塞將第一焊接區電性連接至第一導電部件。
根據一些實施例，半導體裝置更包括：第二焊接區，其中第二導電插塞將第二焊接區電性連接至第二導電部件。
前述概述了幾個實施例的部件，使得本領域技術人員可以更好地理解本揭露的方面。本領域技術人員應該理解，他們可以容易地將本揭露用作設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及／或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以進行各種改變，替換和變更。
2:晶圓； 10:半導體基底； 12:裝置； 14:層間介電質； 16:互連結構； 18:介電層； 19:導孔； 20:金屬線； 20A:金屬墊／線； 20B:金屬墊／線； 22:介電層； 24:介電層； 25:蝕刻停止層； 26:介電層； 30:鈍化層； 32:凸塊下金屬層； 34:電連接器； 40(40A/40B):電容器； 42:接觸插塞； 46(46-1/46-2):導電部件； 46A:阻障層； 46B:金屬區； 48:結構； 50:介電層； 52:介電層； 52A:介電層； 52B:介電層； 54:電極層； 54A:電容電極； 54B:金屬墊； 54C:走線部分； 55:開口； 56:蝕刻遮罩； 58:電容器絕體； 60:電極層； 60A:電容電極； 60B:金屬墊； 60C:走線部分； 61:開口； 64:電容器絕緣體； 66:電極層； 66A:電容電極； 66B:金屬墊； 66C:走線部分； 67:開口； 70:介電層； 72:蝕刻停止層； 74:介電層； 76:蝕刻遮罩； 78:開口； 78A:開口； 78A-1:底部； 78A-2:中部； 78A-3:頂部； 78B:開口； 78B-1:底部； 78B-2:頂部； 78C:開口； 80:蝕刻遮罩； 82:溝槽； 83:保護插塞； 86:導電插塞； 86A:導電插塞； 86A-1:底部； 86A-2:中部； 86A-3:頂部； 86B:導電插塞； 86B-1:底部； 86B-2:頂部； 86C:導電插塞； 88:重分佈線； 90:介電層； 91:電連接器； 92:凸塊下金屬層； 94:焊料區； 95:裝置晶粒； 96:阻障層； 97:金屬層； 200:製程流程； 202:製程； 204:製程； 206:製程； 208:製程； 210:製程； 212:製程； 214:製程； 216:製程； 218:製程； 220:製程； 222:製程； 224:製程； 226:製程； 228:製程； 230:製程； 232:製程； D1:橫向尺寸； D2:橫向尺寸； D3:橫向尺寸； D4:橫向尺寸； D5:橫向尺寸； T1:厚度； T2:厚度； T3:厚度； T4:厚度。
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖根據一些實施例，繪示出了包括一個或多個電容器的器件管芯的剖面。 第2圖、第3圖、第4A圖、第4B圖、第5圖、第6A圖、第6B圖、第7圖、第8A圖、第8B圖和第9-16圖根據一些實施例，繪示出在晶圓中形成金屬-絕緣體-金屬電容器的中間階段之剖面圖及俯視圖。 第17圖根據一些實施例，繪示出了在晶圓中的金屬-絕緣體-金屬電容器的剖面圖。 第18圖根據一些實施例，繪示出了金屬-絕緣體-金屬電容器的各層之俯視圖。 第19圖根據一些實施例，繪示出了形成金屬-絕緣體-金屬電容器的製程流程。
2:晶圓
40(40A):電容器
46:導電部件
48:結構
50:介電層
52:介電層
52A:介電層
52B:介電層
54:毯覆電極層
58:電容器絕緣體
60:電極層
64:電容器絕緣體
66:電極層
70:介電層
86:導電插塞
86A:導電插塞
86A-1:底部
86A-2:中部
86A-3:頂部
86B:導電插塞
86B-1:底部
86B-2:頂部
86C:導電插塞
90:介電層
91:電連接器
92:凸塊下金屬層
94:焊料區
95:裝置晶粒
96:阻障層
97:金屬層

Claims (15)

  1. 一種半導體裝置的形成方法，包括：形成具有一第一開口的一第一電極層，其中該第一開口具有一第一橫向尺寸；在該第一電極層上方形成一第一電容器絕緣體；在該第一電容器絕緣體上形成一第二電極層，其中該第二電極層具有一第二開口，該第一開口在該第二開口正下方，其中該第二開口具有大於該第一橫向尺寸的一第二橫向尺寸；在該第二電極層上沉積一第一介電層；在該第一介電層上沉積一蝕刻停止層；在該蝕刻停止層上沉積一第二介電層；執行一蝕刻製程，蝕刻該第二介電層、該蝕刻停止層、該第一介電層以及該第一電容器絕緣體，以形成穿過該第一電極層及該第二電極層的一接觸開口，其中該接觸開口，包括：包含該第一開口的一第一部分；以及包含該第二開口的一第二部分；以及在該接觸開口中形成一第一導電插塞。
  2. 如請求項1之半導體裝置的形成方法，更包括形成一蝕刻遮罩，其中該接觸開口的該第一部分和該第二部分皆使用該蝕刻遮罩形成。
  3. 如請求項2之半導體裝置的形成方法，其中該接觸開口更包括在該第二部分上方的一第三部分，其中該第三部分具有大於該第二橫向尺寸的一第三橫向尺寸，且該接觸開口的該第三部分使用該蝕刻遮罩形成。
  4. 如請求項1之半導體裝置的形成方法，其中該第一導電插塞包 括：一第一部分，位於該接觸開口的該第一部分中；以及一第二部分，位於該接觸開口的該第二部分中，其中該第二部分包括與該第一電極層的一頂表面接觸的一底表面。
  5. 如請求項1之半導體裝置的形成方法，其中該第一導電插塞延伸至該第一電極層下方以接觸一導電部件。
  6. 如請求項1之半導體裝置的形成方法，其中該第一導電插塞使該第一電極層和該第二電極層電性互連以形成一電容器的一第一電容器電極，且該方法更包括：在該第一電容器絕緣體上形成一第三電極層，其中該第三電極層作為該電容器的一第二電容器電極；以及在該第三電極層上方與該第二電極層下方形成一第二電容器絕緣體。
  7. 如請求項6之半導體裝置的形成方法，更包括形成穿過該第三電極層的一第二導電插塞，其中該第二導電插塞具有與該第三電極層的一頂表面接觸的一底表面。
  8. 一種半導體裝置，包括：一第一介電層；一電容器，包括：一第一電極層，位於該第一介電層上方；一第一電容器絕緣體，位於該第一電極層上方；以及一第二電極層，位於該第一電容器絕緣體上方；一第一導電插塞，使該第一電極層與該第二電極層電性互連，該第一導電插 塞包括：一第一部分，穿過該第一電極層並延伸至該第一介電層中；以及一第二部分，穿過該第二電極層，其中該第一導電插塞的該第二部分包括與該第一電極層的一第一頂表面接觸的一第一底表面；一第二介電層，位於該第二電極層上方，一蝕刻停止層，位於該第二介電層上，以及一第三介電層，位於該蝕刻停止層上，其中該第一導電插塞延伸至該第二介電層、該蝕刻停止層及該第三介電層中。
  9. 如請求項8之半導體裝置，其中，該第一導電插塞更包括一第三部分，該第三部分延伸至該第二電介質層中，且其中該第三部分包括與該第二電極層的一第二頂表面接觸的一第二底表面。
  10. 如請求項8之半導體裝置，其中該第一導電插塞的該第一部分具有一第一橫向尺寸，且該第一導電插塞的該第二部分具有大於該第一橫向尺寸的一第二橫向尺寸。
  11. 如請求項8至10中任一項之半導體的裝置，其中該電容器更包括：一第三電極層，位於該第一電容器絕緣體上方；一第二電容器絕緣體，位於該第三電極層上方並在該第二電極層下方；以及一第三導電插塞，包括穿過該第三電極層的一下部及位於該第三電極層上方的一上部，其中該上部包括與該第三電極層的一第二頂表面接觸的一第二底表面。
  12. 一種半導體裝置，包括： 一第一導電部件及一第二導電部件；一第一介電層，位於該第一導電部件及該第二導電部件上方；一電容器，包括：一第一電極層，位於該第一介電層上方；一第一電容器絕緣體，位於該第一電極層上方；以及一第二電極層，位於該第一電容器絕緣體上方；一第二介電層，位於該第二電極層上；一蝕刻停止層，位於該第二介電層上；一第三介電層，位於該蝕刻停止層上；以及一第一導電插塞，包括：一第一下部，由該第一電極層延伸至該第一導電部件；以及一第一上部，位於該第一電極層上方，其中該第一上部的一第一底表面接觸該第一電極層的一第一頂表面，其中該第一導電插塞延伸至該第二介電層、該蝕刻停止層及該第三介電層中。
  13. 如請求項12之半導體的裝置，更包括：一第二導電插塞，包括：一第二下部，由該第二電極層延伸至該第二導電元件；以及一第二上部，位於該第二電極層上方，其中該第二上部的一第二底表面接觸該第二電極層的一第二頂表面。
  14. 如請求項12之半導體的裝置，更包括：一第二電容器絕緣體，位於該第二電極層上方；以及一第三電極層，位於該第二電容器絕緣體上方，其中該第一導電插塞電性互 連該第一電極層與該第三電極層，該第一導電插塞更包括一頂部，位於該第一上部上方，且其中該頂部的一第三底表面接觸該第三電極層的一第三頂表面。
  15. 如請求項12至14中任一項之半導體裝置，更包括：一第一焊接區，其中該第一導電插塞將該第一焊接區電性連接至該第一導電部件；以及一第二焊接區，其中該第二導電插塞將該第二焊接區電性連接至該第二導電部件。
TW110120866A 2020-06-12 2021-06-09 半導體裝置及其形成方法 TWI804884B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/900,289 US11764143B2 (en) 2020-06-12 2020-06-12 Increasing contact areas of contacts for MIM capacitors
US16/900,289 2020-06-12

Publications (2)

Publication Number Publication Date
TW202213512A TW202213512A (zh) 2022-04-01
TWI804884B true TWI804884B (zh) 2023-06-11

Family

ID=77808818

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110120866A TWI804884B (zh) 2020-06-12 2021-06-09 半導體裝置及其形成方法

Country Status (3)

Country Link
US (2) US11764143B2 (zh)
CN (1) CN113451200A (zh)
TW (1) TWI804884B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804411B2 (en) * 2017-11-29 2020-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the same
TWI833268B (zh) * 2022-05-12 2024-02-21 南亞科技股份有限公司 具有不同尺寸通孔之半導體結構

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200350248A1 (en) * 2019-05-03 2020-11-05 Samsung Electronics Co., Ltd. Semiconductor devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164714A (ja) * 2011-02-03 2012-08-30 Rohm Co Ltd 半導体装置の製造方法および半導体装置
US20150348874A1 (en) * 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Devices and Methods of Forming Same
US9466661B2 (en) * 2014-10-10 2016-10-11 Globalfoundries Inc. Method of fabricating a MIM capacitor with minimal voltage coefficient and a decoupling MIM capacitor and analog/RF MIM capacitor on the same chip with high-K dielectrics
US10468478B2 (en) * 2017-10-26 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure and method for forming the same
US10446483B2 (en) * 2018-01-16 2019-10-15 Globalfoundries Inc. Metal-insulator-metal capacitors with enlarged contact areas
US10825765B2 (en) * 2018-07-26 2020-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10734474B2 (en) * 2018-07-30 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal structure and methods of fabrication thereof
US10840324B2 (en) * 2018-08-28 2020-11-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
KR102669885B1 (ko) * 2018-10-30 2024-05-30 삼성전자주식회사 반도체 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200350248A1 (en) * 2019-05-03 2020-11-05 Samsung Electronics Co., Ltd. Semiconductor devices

Also Published As

Publication number Publication date
CN113451200A (zh) 2021-09-28
TW202213512A (zh) 2022-04-01
US20220328398A1 (en) 2022-10-13
US11764143B2 (en) 2023-09-19
US20210391248A1 (en) 2021-12-16

Similar Documents

Publication Publication Date Title
US11462458B2 (en) Semiconductor device and method of manufacture
KR100902581B1 (ko) 반도체 소자의 스택 커패시터 및 그의 형성방법
US6984895B2 (en) Bonding pad structure of a semiconductor device
US7420278B2 (en) Semiconductor device
TWI584424B (zh) Ｍｉｍ電容器及其形成方法
TWI804884B (zh) 半導體裝置及其形成方法
US20060273427A1 (en) Vertical metal-insulator-metal (MIM) capacitors
TW202038383A (zh) 半導體裝置及其形成方法
KR101883379B1 (ko) 반도체 장치
US12009386B2 (en) Structure and method for forming integrated high density MIM capacitor
CN113496999A (zh) 垂直存储器件
US6271117B1 (en) Process for a nail shaped landing pad plug
JP4587604B2 (ja) 半導体装置の製造方法
KR20210066626A (ko) 반도체 패키지
KR20070075017A (ko) 엠아이엠 커패시터를 구비하는 반도체 소자 및 그 제조방법
US12027574B2 (en) Resistor structure
US11038011B2 (en) Metal-insulator-metal capacitors including nanofibers
JP2002299558A (ja) 半導体装置及びその製造方法
US20230395486A1 (en) Bilayer rdl structure for bump count reduction
US7075136B2 (en) System-on-chip including DRAM and analog device for improving DRAM capacitance and method for fabricating the same
TW201535652A (zh) 具有被動元件的晶片堆疊中介結構及其製造方法
CN118841394A (zh) 半导体装置及其制造方法
JP2005142435A (ja) 半導体装置及び半導体装置の製造方法