TWI833268B - 具有不同尺寸通孔之半導體結構 - Google Patents
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Abstract
本揭露提供一種具有不同尺寸通孔之半導體結構。該半導體結構具有一第一晶圓，該第一晶圓包括一第一基底、一第一介電層以及一第一導電墊，該第一介電層設置在該第一基底上，該第一導電墊被該第一介電層所圍繞；一第二晶圓，該第二晶圓包括一第二介電層、一第二基底以及一第二導電墊，該第二基底設置在該第二介電層上，該第二導電墊被該第二介電層所圍繞；一鈍化層，設置在該第二基底上；一第一導電通孔，從該第一導電墊經由該第二晶圓與該第二鈍化層延伸，並具有被該第二晶圓所圍繞的一第一寬度；以及一第二導電通孔，從該第二導電墊經由該鈍化層與該第二基底並部分經由該第二介電層延伸，且具有被該第二晶圓所圍繞的一第二寬度。
Description
本申請案主張美國第17/742,544及17/742,959號專利申請案之優先權(即優先權日為「2022年5月12日」)，其內容以全文引用之方式併入本文中。
本揭露係關於一種半導體結構。特別是有關於一種具有不同尺寸通孔之半導體結構。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的製造包含依序地沉積不同材料層在一半導體晶圓上，以及使用微影與蝕刻製程圖案化該等材料層以形成多個微電子元件在該半導體晶圓上或在該半導體晶圓中，該等微電子元件包括電晶體、二極體、電阻器及/或電容器。
半導體產業藉由不斷縮減最小特徵尺寸以繼續提高微電子元件的整合密度，其允許更多的元件整合到一給定的區域中。為了促進不同尺寸的元件的形成與整合，已經開發具有更小之佔位面積的更小的封裝結構來封裝該等半導體元件。然而，這種形成以及整合可能會增加製造程序的複雜性。因此，希望發展解決上述挑戰的改進。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一第一晶圓，具有一第一基底、一第一介電層以及一第一導電墊，該第一介電層設置在該第一基底上，該第一導電墊被該第一介電層所圍繞；一第二晶圓，具有一第二介電層、一第二基底以及一第二導電墊，該第二基底設置在該第二介電層上，該第二導電墊被該第二介電層所圍繞；一鈍化層，設置在該第二基底上；一第一導電通孔，從該第一導電墊經由該第二晶圓與該鈍化層延伸，並具有被該第二晶圓所圍繞的一第一寬度；以及一第二導電通孔，從該第二導電墊經由該鈍化層與該第二基底以及部分經由該第二介電層延伸，並具有被該第二晶圓圍繞的一第二寬度；其中該第二寬度大致小於該第一寬度。
在一些實施例中，該第二導電通孔具有被該鈍化層所圍繞以及設置在該第二寬度上的一第三寬度。
在一些實施例中，該第三寬度大致等於該第一寬度。
在一些實施例中，該第三寬度大致大於該第二寬度。
在一些實施例中，該第二導電通孔具有在該第二寬度中的一第一部分、在該第三寬度中的一第二部分以及從該第二部分導該第一部分逐漸變細且被該鈍化層所圍繞的一錐形部分，其中該錐形部分被該鈍化層所圍繞。
在一些實施例中，該錐形部分設置在該第一部分與該第二
部分之間，並與該第一部分與該第二部分耦接。
在一些實施例中，該第一晶圓的一厚度大致大於該第二晶圓的一厚度。
在一些實施例中，該半導體結構還包括一接合介電質，設置在該第一介電層與該第二介電層之間，以將該第一介電層接合到該第二介電層。
在一些實施例中，該第一導電通孔至少部分被該接合介電質所圍繞。
在一些實施例中，該半導體結構還包括一介電襯墊，設置在該第一導電通孔與該第二晶圓之間，以及在該第二導電通孔與該第二晶圓之間。
在一些實施例中，該介電襯墊設置在該第一導電通孔與該鈍化層，以及在該第二導電通孔與該鈍化層。
在一些實施例中，該介電襯墊設置在該鈍化層上。
本揭露之另一實施例提供一種半導體結構。該半導體結構包括一第一晶圓；一第二晶圓，設置在該第一晶圓上；一鈍化層，設置在該第二晶圓上；一第一導電通孔，經過該第二晶圓與該鈍化層且部分經過該第一晶圓延伸，並具有被該第二晶圓與該鈍化層所圍繞的一第一寬度；以及一第二導電通孔，經過該鈍化層且部分經過該第二晶圓延伸，並具有被該第二晶圓所圍繞的一第二寬度以及被該鈍化層所圍繞的一第三寬度；其中該第一寬度大致等於該第三寬度，且大致大於該第二寬度。
在一些實施例中，該第一導電通孔具有沿著該第一導電通孔之一第一寬度之一致的一寬度，其等於該第一寬度。
在一些實施例中，該第一導電通孔的一第一高度大致大於該第二導電通孔的一第二高度。
在一些實施例中，該第一晶圓的一厚度大致大於該第二晶圓的一厚度。
在一些實施例中，該第一導電通孔接觸在該第一晶圓內的一第一導電墊。
在一些實施例中，該第二導電通孔接觸在該第二晶圓內的一第二導電墊。
在一些實施例中，該第一導電通孔與該第二導電通孔中的每一個完全被一介電襯墊所圍繞。
在一些實施例中，該第一導電通孔的一第一上表面與該第二導電通孔的一上表面經由該介電襯墊而暴露。
本揭露之再另一實施例提供一種半導體結構的製備方法。該製備方法包括提供一第一晶圓，該第一晶圓包括一第一基底、一第一介電層以及一第一導電墊，該第一介電層設置在該第一基底上，該第一導電墊被該第一介電層所圍繞；提供一第二晶圓，該第二晶圓包括一第二基底、一第二介電層以及一第二導電墊，該第二介電層設置該第二基底上，該第二導電墊被該第二介電層所圍繞；將該第一介電層接合到該第二介電層；將一鈍化層設置在該第二晶圓上；形成一圖案化光阻層在該鈍化層，其中該圖案化光阻層包括一第一穿孔以及一第一凹部；移除該鈍化層經由該第一穿孔而暴露的一第一部分以形成一第一開口，以及移除該鈍化層在該第一凹部下方的一第二部分以形成一第一凹陷；移除該第二基底經由該第一開口而暴露的一第三部分以形成一第二凹陷；移除該鈍化層在該第一
凹陷下方的一第四部分以形成一第二開口；移除該第二基底在該第二凹陷下方的一第五部分以形成一第三開口，以及移除該第二基底經由該第二開口而暴露的一第六部分以形成一第四開口；移除該第二介電層經由該第三開口而暴露的一第七部分以致少部分暴露該第二導電墊，以及移除該第二介電層經由該第四開口而暴露的一第八部分與該第一介電層經由該第四開口而暴露的一第九部分以至少部分暴露該第一導電墊，藉此形成經由該第二晶圓與該鈍化層以及部分經由該第一介電層延伸的一第一溝槽，以及藉此形成經由該鈍化層與該第二基底以及部分經由該第二介電層言慎的一第二溝槽；移除該圖案化光阻層；將一介電襯墊設置在該鈍化層上，請共形於該第一溝槽與該第二溝槽；以及形成一第一導電通孔在該第一溝槽內以及一第二導電通孔在該第二溝槽內。
在一些實施例中，該第一穿孔具有一階梯輪廓，並具有朝向該第一穿孔而朝內突伸的一階梯部。
在一些實施例中，該第一凹部具有一第一寬度，且該第一穿孔具有一第二寬度以及一第三寬度，該第三寬度在該第二寬度上方且大致大於該第二寬度。
在一些實施例中，該第一寬度大致大於該第二寬度，且大致等於該第三寬度。
在一些實施例中，該製備方法在形成該圖案化光阻層之前，還包括：設置一光阻層在該鈍化層上；設置一遮罩在該光阻層上；提供一預定電磁輻射在該遮罩上；以及以該預定電磁輻射照射該遮罩。
在一些實施例中，該遮罩具有一第二穿孔以及一第二凹部，該第二穿孔垂直地對準該第一穿孔且對應該第一穿孔，該第二凹部垂
直地對準該第一凹部且對應該第一凹部。
在一些實施例中，該第二穿孔具有一中心區以及一周圍區，該周圍區圍繞該中心區。
在一些實施例中，該中心區具有一第一穿透率，該第一穿透率等於允許穿經該中心區之該預定電磁輻射的一數量，而該周圍區具有一第二穿透率，該第二穿透率等於允許穿經該周圍區之該預定電磁輻射的一數量，該第二凹部具有一第三穿透率，該第三穿透率等於允許穿經該第二凹部之該預定電磁輻射的一數量。
在一些實施例中，該第一穿透率大致不同於該第二穿透率。
在一些實施例中，該第一穿透率大致不同於該第三穿透率。
在一些實施例中，該第一穿透率大致大於該第二穿透率。
在一些實施例中，該第一穿透率大致大於該第三穿透率。
在一些實施例中，該第一穿透率大約為100%，該第二穿透率大約為6%，而該第三穿透率大致小於6%。
在一些實施例中，該預定電磁輻射是紫外線(UV)。
在一些實施例中，該製備方法還包括在將該第一介電層接合到該第二介電層之後，研磨該第二基底以減少該第二基底的一厚度。
總之，因為在一微影製程期間使用在不同區域具有不同尺寸的一遮罩，所以可形成具有至少兩個不同尺之通孔的一半導體結構。由於可藉由一個遮罩形成至少兩個不同尺寸的通孔，所以可降低或最小化製造成本與材料。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:半導體結構
101:第一晶圓
101a:第一基底
101b:第一介電層
101c:第一導電墊
101d:第一表面
101e:第二表面
102:第二晶圓
102a:第二基底
102b:第二介電層
102c:第二導電墊
102d:第三表面
102e:第四表面
102e':未處理第四表面
102f:第二凹陷
102g:第三開口
102h:第四開口
103:接合介電質
103a:第一接合介電層
103b:第二接合介電層
104:鈍化層
104a:第一開口
104b:第一凹陷
104c:第二開口
105:第一導電通孔
105a:第一上表面
106:第二導電通孔
106a:第一部分
106b:錐形部分
106c:第二部分
106d:第二上表面
107:圖案化光阻層
107a:第一穿孔
107b:第一凹部
107c:階梯部
108:遮罩
108a:第二穿孔
108b:第二凹部
108c:中心區
108d:周圍區
109:介電襯墊
109’:介電材料
109a:上表面
110:導電材料
111:第一溝槽
112:第二溝槽
H1:高度
H2:高度
H3:第一高度
H4:第二高度
R:預定電磁輻射
S200:製備方法
S201:步驟
S202:步驟
S203:步驟
S204:步驟
S205:步驟
S206:步驟
S207:步驟
S208:步驟
S209:步驟
S210:步驟
S211:步驟
S212:步驟
S213:步驟
W1:第一寬度
W2:第四寬度
W3:第二寬度
W4:第三寬度
W5:第五寬度
W6:第六寬度
W7:第七寬度
W8:第八寬度
W9:第九寬度
藉由參考詳細描述以及申請專利範圍可獲得對本揭露之更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，圖式的元件編號是在整個描述中代表類似的元件。
圖1是剖視示意圖，例示本揭露一些實施例的半導體結構。
圖2A到圖2C是流程示意圖，例示本揭露一些實施例之半導體結構的製備方法。
圖3到圖24是剖視示意圖，例示本揭露一些實施例在形成半導體結構中的多個中間階段。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1是剖視示意圖，例示本揭露一些實施例的半導體結構100。在一些實施例中，半導體結構100是一晶粒、一封裝或是一元件的一部分。在一些實施例中，半導體結構100是一晶粒、一封裝或是一元件。在一些實施例中，半導體結構100包括一第一晶圓101、一第二晶圓102、一鈍化層104、一第一導電通孔105以及一第二導電通孔106。
在一些實施例中，第一晶圓101是一工件，包括形成在第一晶圓101中或是在第一晶圓101上的不同特徵。在一些實施例中，第一晶圓101是在不同製造階段中，並使用不同製程進行處理。在一些實施例中，第一晶圓101包括適合於一特定應用的不同電子電路。在一些實施例
中，圖1繪示第一晶圓101的一部分。在一些實施例中，第一晶圓101的一上表面具有一圓形形狀或是任何其他適合的形狀。
在一些實施例中，第一晶圓101包括一第一基底101a、一第一介電層101b以及一第一導電墊101c，第一導電墊101c形成在第一介電層101b中。在一些實施例中，第一基底101a是第一晶圓101的一部分。在一些實施例中，第一基底101a是一半導體層。在一些實施例中，第一基底101a包括半導體材料，例如矽、鍺、鎵、砷或其組合。在一些實施例中，第一基底101a是一矽基底。
在一些實施例中，電子元件或零件(例如不同N型金屬氧化物半導體(NMOS)及/或P型金屬氧化物半導體(PMOS)元件、電容器、電阻器、二極體、光二極體、熔絲及/或類似物)接續地形成在第一基底101a中或是在第一基底101a上，且經配置以電性連接到一外部電路。
在一些實施例中，第一介電層101b設置在第一基底101a上。在一些實施例中，第一介電層101b包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第一介電層101b包括多個相互堆疊的介電層。在一些實施例中，每一個介電層所包括的材料是相同於或不同於在其他介電層中的材料。
在一些實施例中，第一晶圓101界定有一第一表面101d以及一第二表面101e，而第二表面101e相對於第一表面101d。在一些實施例中，第一表面101d是第一晶圓101的一前表面，而第二表面101e是第一晶圓101的一後表面。在一些實施例中，不同的特徵形成在第一晶圓101的第一表面101d中或是在第一晶圓101的第一表面101d上。
在一些實施例中，第一導電墊101c設置在第一介電層101b內。在一些實施例中，第一導電墊101c被第一介電層101b所圍繞。在一些實施例中，第一導電墊101c鄰近第一晶圓101的第一表面101d設置，且至少部分經由第一介電層101b而暴露。
在一些實施例中，第一導電墊101c側向地在第一介電層101b中延伸。在一些實施例中，第一導電墊101c經配置以電性連接到一晶粒、一封裝或是在半導體結構100外部的一電路。在一些實施例中，第一導電墊101c包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第一導電墊101c的一上表面具有一圓形或多邊形形狀。
在一些實施例中，第二晶圓102設置在第一晶圓101上。在一些實施例中，第二晶圓102具有類似於第一晶圓101的一配置。在一些實施例中，第一晶圓101的一厚度或一高度H1大致大於第二晶圓102的一厚度或高度H2。
在一些實施例中，第二晶圓102包括一第二基底102a、一第二介電層102b以及一第二導電墊102c，第二導電墊102c形成在第二介電層102b中。在一些實施例中，第二基底102a是第二晶圓102的一部分。在一些實施例中，第二基底102a具有類似於第一基底101a的一配置。在一些實施例中，第一基底101a的一厚度大致大於第二基底102a的一厚度。在一些實施例中，第二基底102a的厚度在大約20μm到大約50μm的範圍之間。在一些實施例中，第二基底102a的厚度大約是30μm。
在一些實施例中，第二基底102a設置在第二介電層102b上。在一些實施例中，第二介電層102b具有類似於第一介電層101b的一
配置。在一些實施例中，第二介電層102b設置在第一介電層101b上。在一些實施例中，第二介電層102b包括一材料，其相同於或不同於在第一介電層101b中的材料。在一些實施例中，第二介電層102b的一厚度大致等於、大於或小於第一介電層101b的一厚度。
在一些實施例中，第二晶圓102包括一第三表面102d以及一第四表面102e，而第四表面102e相對於第三表面102d。在一些實施例中，第三表面102d是第二晶圓102的一前表面，而第四表面102e是第二晶圓102的一後表面。在一些實施例中，不同特徵形成在第二晶圓102的第三表面102d中或是在第二晶圓102的第三表面102d上。在一些實施例中，第一表面101d接近第三表面102d且遠離第四表面102e。
在一些實施例中，第二導電墊102c設置在第二介電層102b內。在一些實施例中，第二導電墊102c被第二介電層102b所圍繞。在一些實施例中，第二導電墊102c鄰近第二晶圓102的第三表面102d設置，且至少部分經由第二介電層102b而暴露。
在一些實施例中，第二導電墊102c側向延伸在第二介電層102b中。在一些實施例中，第二導電墊102c具有類似於第一導電墊101c的一配置。在一些實施例中，第二導電墊102c包括一材料，其相同於或不同於在第一導電墊101c的材料。在一些實施例中，第二導電墊102c包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第二導電墊102c的一上表面具有一圓形或多邊形形狀。
在一些實施例中，第二晶圓102藉由一接合介電質103而接合在第一晶圓101上。在一些實施例中，接合介電質103設置在第一介電層101b與第二介電層102b，以將該第一介電層101b接合到第二介電層
102b。在一些實施例中，接合介電質103設置在第一表面101d與第三表面102d之間。在一些實施例中，接合介電質103包括聚合物、苯環丁烯(BCB)、聚對二唑苯(PBO)、聚醯亞胺(PI)或類似物。在一些實施例中，接合介電質103包括氧化物、氮化物或類似物。在一些實施例中，不存在接合介電質103內的一界面。
在一些實施例中，接合介電質103包括多個接合介電層。在一些實施例中，接合介電質103包括一第一接合介電層103a以及一第二接合介電層103b。在一些實施例中，第二接合介電層103b包括一材料，其相同於或不同於在第一接合介電層103a中的材料。
在一些實施例中，第一接合介電層103a的一厚度大致小於10μm。在一些實施例中，第一接合介電層103a的厚度大致小於5μm。在一些實施例中，第二接合介電層103b的一厚度大致小於10μm。在一些實施例中，第二接合介電層103b的厚度大致小於5μm。在一些實施例中，在接合介電質103內以及在該第一接合介電層103a與第二接合介電層103b之間存在一界面。
在一些實施例中，鈍化層104設置在第二晶圓102上。在一些實施例中，鈍化層104設置在第二基底102a上。在一些實施例中，鈍化層104設置在第二晶圓102的第四表面102e上。在一些實施例中，鈍化層104包括介電材料，例如旋塗玻璃(SOG)、氧化矽、氮氧化矽、氮化矽或類似物。在一些實施例中，鈍化層104包括聚合物、BCB、PBO、PI或類似物。
在一些實施例中，第一導電通孔105從第一導電墊101c延伸且電性連接到第一導電墊101c。在一些實施例中，第一導電通孔105至
少部分被接合介電質103、鈍化層104以及第二晶圓102所圍繞。在一些實施例中，第一導電通孔105延伸經過接合介電質103、鈍化層104、第二介電層102b以及第二基底102a。在一些實施例中，第一導電通孔105至少部分經過第一晶圓101延伸。在一些實施例中，第一導電通孔105至少部分應過第一介電層101b延伸。
在一些實施例中，第一導電通孔105耦接到第一導電墊101c。在一些實施例中，第一導電通孔105接觸在第一晶圓101內的第一導電墊101c。在一些實施例中，第一導電通孔105大致正交於第一導電墊101c。在一些實施例中，第一導電通孔105是一貫穿基底通孔(TSV)。在一些實施例中，第一導電通孔105包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第一導電通孔105的一上表面具有一圓形或多邊形形狀。在一些實施例中，第一導電通孔105具有一圓柱形形狀。在一些實施例中，第一導電通孔105在被第二晶圓102與鈍化層104所圍繞的一第一區段處具有一第一寬度W1。在一些實施例中，第一導電通孔105沿著第一導電通孔105的一第一高度H3而具有一致的一寬度，其等於第一寬度W1。
在一些實施例中，第二導電通孔106從第二導電墊102c延伸，且電性連接到第二導電墊102c。在一些實施例中，第二導電通孔106至少部分被第二晶圓102與鈍化層104所圍繞。在一些實施例中，第二導電通孔106經過鈍化層104與第二基底102a以及部分經過第二介電層102b延伸。
在一些實施例中，第二導電通孔106耦接到第二導電墊102c。在一些實施例中，第二導電通孔106接觸在第二晶圓102內的第二
導電墊102c。在一些實施例中，在第一導電通孔105與第一導電墊101c之間的一界面大致大於在第二導電通孔106與第二導電墊102c之間的一界面。在一些實施例中，第二導電通孔106大致正交於第二導電墊102c。在一些實施例中，第二導電通孔106是一貫穿基底通孔(TSV)。在一些實施例中，第二導電通孔106包括包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第二導電通孔106的一上表面具有一圓形或多邊形形狀。在一些實施例中，第二導電通孔106具有一圓柱形形狀。
在一些實施例中，第二導電通孔106具有一第一部分106a、一第二部分106c以及一錐形部分106b，第一部分具有一第二寬度W3，第二部分106c具有一第三寬度W4，錐形部分106b從第二部分106c到第一部分106a逐漸變細。在一些實施例中，錐形部分106b設置在第一部分106a與第二部分106c之間，並耦接到第一部分106a與第二部分106c。在一些實施例中，第一部分106a被第二基底102a與第二介電層102b所圍繞。在一些實施例中，錐形部分106b與第二部分106c被鈍化層104所圍繞。在一些實施例中，錐形部分106b的一寬度從第三寬度W4減少到第二寬度W3。
在一些實施例中，第二導電通孔106沿著第二導電通孔106的一第二高度H4而具有不同寬度。在一些實施例中，第一導電通孔105的第一高度H3大致大於第二導電通孔106的第二高度H4。在一些實施例中，具有第三寬度W4的第二部分106c是在具有第二寬度W3的第一部分106a上方。第一部分106a被第二晶圓102所圍繞，而第二部分106c被鈍化層104所圍繞。在一些實施例中，第二導電通孔106的第二寬度W3大致小
於第一導電通孔105的第一寬度W1。在一些實施例中，第三寬度W4大致等於第一寬度W1，且大致大於第二寬度W3。
在一些實施例中，半導體結構100還包括一介電襯墊109，設置在第一導電通孔105與第二晶圓102之間，以及在第二導電通孔106與第二晶圓102。在一些實施例中，介電襯墊109設置在第一導電通孔105與鈍化層104之間，以及在第二導電通孔106與鈍化層104之間。在一些實施例中，介電襯墊109設置在鈍化層104上。在一些實施例中，第一導電通孔105與第二導電通孔106中的每一個完全被介電襯墊109所圍繞。在一些實施例中，介電襯墊109接觸第一導電墊101c與第二導電墊102c。
在一些實施例中，第一導電通孔105的一第一上表面105a與第二導電通孔106的一第二上表面106d經由介電襯墊109而暴露。在一些實施例中，介電襯墊109的一上表面109a大致與第一導電通孔105的上表面105a以及第二導電通孔106的上表面106d呈共面。在一些實施例中，介電襯墊109包括介電材料，例如氧化物或類似物。
在一些實施例中，半導體結構100還包括一第一溝槽111以及一第二溝槽112。在一些實施例中，第一溝槽111經過第二晶圓102與鈍化層104以及部分經過第一介電層101b延伸。在一些實施例中，第二溝槽112經過鈍化層104與第二基底102a以及部分經過第二介電層102b延伸。在一些實施例中，第一溝槽111具有一第四寬度W2。在一些實施例中，溝槽111具有沿著第一導電通孔105的第一高度H3而具有一致的一寬度，其等於第四寬度W2。在一些實施例中，第二溝槽112具有一第四區段以及一第五區段，該第四區段具有一第五寬度W5，該第五區段具有一第六寬度W6，其中該第五區段在該第四區段上方。在一些實施例中，第五寬度W5
大致小於第六寬度W6。在一些實施例中，第四寬度W2大致等於第六寬度W6。
圖2A到圖2C是流程示意圖，例示本揭露一些實施例之半導體結構100的製備方法S200。圖3到圖24是剖視示意圖，例示本揭露一些實施例在形成半導體結構100中的多個中間階段。
圖3到圖24所示的該等階段亦示意性地顯示在圖2A到圖2C的流程圖中。在以下討論中，參考圖2A到圖2C中所示的多個處理步驟來討論圖3到圖24中所示的多個製造階段。製備方法S200包括多個步驟，並且描述與說明並不被視為對步驟順序的限制。製備方法S200包括多個步驟(S201、S202、S203、S204、S205、S206、S207、S208、S209、S210、S211、S212、S213)。
請參考圖3，依據圖2A的步驟S201，提供一第一晶圓101。在一些實施例中，第一晶圓101具有一第一表面101d以及一第二表面101e，第二表面101e相對於第一表面101d設置。在一些實施例中，第一晶圓101包括一第一基底101a、一第一介電層101b以及一第一導電墊101c，第一介電層101b設置在第一基底101a上，第一導電墊101c被第一介電層101b所圍繞。在一些實施例中，第一介電層101b藉由沉積、化學氣相沉積(CVD)或其他適合的操作而形成在第一基底101a上。
在一些實施例中，第一導電墊101c的製作技術包含移除第一介電層101b的一部分以形成一凹陷以及設置一導電材料而填滿該凹陷以形成第一導電墊101c。在一些實施例中，設置導電材料的製作技術包含電鍍、噴濺或其他適合的操作。在一些實施例中，第一晶圓101、第一基底101a、第一介電層101b以及第一導電墊101c具有類似於上述或如圖1所
描述的配置。
請參考圖4，依據圖2A的步驟S202，提供一第二晶圓102。在一些實施例中，第二晶圓102包括一第三表面102d以及一未處理第四表面102e'，未處理第四表面102e'相對於第三表面102d設置。在一些實施例中，第二晶圓102包括一第二基底102a、一第二介電層102b以及一第二導電墊102c，第二介電層102b設置在第二基底102a上，第二導電墊102c被第二介電層102b所圍繞。在一些實施例中，第二介電層102b藉由沉積、CVD或其他適合的操作而形成在第二基底102a上。
在一些實施例中，第二導電墊102c的製作技術包含移除第二介電層102b的一部分以形成一凹陷以及設置一導電材料而填滿該凹陷以形成第二導電墊102c。在一些實施例中，設置導電材料的製作技術包含電鍍、噴濺或其他適合的操作。在一些實施例中，第二晶圓102、第二基底102a、第二介電層102b以及第二導電墊102c具有類似於上述或在圖1所述的配置。
在一些實施例中，如圖8所示，一接合介電質103形成在第一晶圓101與第二晶圓102之間。在一些實施例中，接合介電質103形成在第一晶圓101或第二晶圓102上。在一些實施例中，接合介電質103形成在第一表面101s或第三表面102d上。在一些實施例中，接合介電質103具有類似於上述或如圖1所述的一配置。
在一些實施例中，形成接合介電質103包括如圖5所示將一第一接合介電層103a設置在第一晶圓101上，以及如圖6所示將一第二接合介電層103b設置在第二晶圓102上。在一些實施例中，如圖5所示，第一接合介電層103a設置在第一表面101d上，如圖6所示，第二接合介電層
103b設置在第三表面102d上。在一些實施例中，如圖5所示之第一接合介電層103a的設置以及如圖6所示之第二接合介電層103b的設置是分開或同時執行。
在一些實施例中，在江第一接合介電層103a設置在第一晶圓101上以及將第二接合介電層103b設置在第二晶圓102上之後，如圖7所示，翻轉第二晶圓102，以使第一介電層101b以及第二介電層102b相互鄰近且相對。在一些實施例中，第一表面101d面對第三表面102d。
請參考圖8，依據圖2A的步驟S203，第一介電層101b接合到第二介電層102b。在一些實施例中，第二晶圓102接合在第一晶圓101上。在一些實施例中，在將第一介電層101b接合到第二介電層120b之前，翻轉第二晶圓102。在一些實施例中，第一介電層101b藉由接合介電質103而接合到第二介電層102b。在一些實施例中，第一晶圓101與第二晶圓102藉由氧化物對氧化物接合技術或其他適合的操作進行接合。
在一些實施例中，在將第一晶圓101接合到第二晶圓102之後，如圖9所示，第二基底102a是接地。在一些實施例中，第二基底102a的一厚度藉由拋光、蝕刻、化學機械研磨(CMP)或其他適合的操作而減少。在一些實施例中，平坦化第二基底102a，且在第二基底102a之厚度減少之後，未處理第四表面102e'變成第四表面102e。在一些實施例中，第二基底102a的厚度大致小於第一基底101a的一厚度。
請參考圖10，依據圖2A的步驟S204，一鈍化層104設置在第二晶圓102上。在一些實施例中，在第二基底102a的厚度減少之後，頓化層104設置在第二晶圓102上。在一些實施例中，鈍化層104形成在第二基底102a上。在一些實施例中，鈍化層104的製作技術包含沉積、CVD或
其他適合的操作。在一些實施例中，鈍化層104具有類似於上述或如圖1所述的一配置。
請參考圖13，依據圖2A的步驟S205，一圖案化光阻層107形成在鈍化層104上。在一些實施例中，在形成圖案化光阻層107之前，如圖11所示，一光阻層107’設置在鈍化層104上，以及如圖12所示，一遮罩108設置在光阻層107’上。在一些實施例中，光阻層107’藉由旋轉塗佈或其他適合的操作而設置。在一些實施例中，使用遮罩108而對光阻層107’施加一曝光製程以及一顯影製程。
在一些實施例中，將遮罩108設置在光阻層107’上之後，在遮罩108上提供一預定電磁輻射R，然後如圖12所示，以預定電磁輻射R照射遮罩108。在一些實施例中，預定電磁輻射R是紫外線(UV)、光或類似物。
在一些實施例中，遮罩108包括一第二穿孔108a以及一第二凹部108b。在一些實施例中，第二穿孔108a具有一中心區108c以及一周圍區108d，而周圍區108d圍繞中心區108c。在一些實施例中，中心區108c具有一第一穿透率，其等於允許預定電磁輻射R穿經中心區108c的一數量，周圍區108d具有一第二穿透率，其等於允許預定電磁輻射R穿經周圍區108d的一數量，第二凹部108b具有一第三穿透率，其等於允許預定電磁輻射R穿經第二凹部108b的一數量。
在一些實施例中，第一穿透率大致不同於第二穿透率。在一些實施例中，第一穿透率大致不同於第三穿透率。在一些實施例中，第一穿透率大致大於第二穿透率。在一些實施例中，第一穿透率大致大於第三穿透率。
在一些實施例中，第一穿透率大約為100%。意即，預定電磁輻射R可完全經由第二穿孔108a的中心區108c而穿過遮罩108。在一些實施例中，第二穿透率大約為6%。在一些實施例中，第二穿透率大約為5%到10%。意即，預定電磁輻射R可僅部分經由第二穿孔108a的周圍區108d而穿過遮罩108。
在一些實施例中，第三穿透率大致小於6%。在一些實施例中，第三穿透率大致小於10%。意即，預定電磁輻射R可僅部分經由第二凹部108b而穿過遮罩108。在一些實施例中，第三穿透率是0%。意即，預定電磁輻射R不能經由第二凹部108b穿過遮罩108。
在一些實施例中，光阻層107’的不同部分暴露到不同數量的預定電磁輻射R。在一些實施例中，光阻層107’垂直對準中心區108c的一部分接收完全穿經中心區108c的預定電磁輻射R。在一些實施例中，光阻層107’的該部分暴露到預定電磁輻射R的100%或接近100%。
在一些實施例中，光阻層107’垂直對準周圍區108d的其他部分接收部分穿經周圍區108d的預定電磁輻射R。在一些實施例中，光阻層107’的該其他部分暴露到大約5%到10%的預定電磁輻射R。在一些實施例中，光阻層107’的該其他部分暴露到大約6%的預定電磁輻射R。
在一些實施例中，光阻層107’垂直對準第二凹部108b的其他部分接收部分穿經第二凹部108b的預定電磁輻射R。在一些實施例中，光阻層107’的該其他部分暴露到大致小於6%的預定電磁輻射R。
在一些實施例中，光阻層107’的一餘留部分並未接收任何預定電磁輻射R。在一些實施例中，光阻層107’的該餘留部分暴露到0%或大致沒有預定電磁輻射R。
在一些實施例中，在以預定電磁輻射R照射遮罩108之後，移除光阻層107’暴露到預定電磁輻射R的該等部分以形成圖案化光阻層107。在一些實施例中，如圖13所示，形成具有一第一穿孔107a以及一第一凹部107b的圖案化光阻層107。
在一些實施例中，完全移除光阻層107’暴露到100%或接近100%之預定電磁輻射R的該部分，且部分移除暴露到大約5%到10%之預定電磁輻射R的該部分，以便形成具有一階梯輪廓的第一穿孔107a。在一些實施例中，第一穿孔107a具有該階梯輪廓，並具有朝向第一穿孔107a而朝內突伸的一階梯部107c。
在一些實施例中，部分移除光阻層107’暴露到大致小於6%之預定電磁輻射R的該部分，以便形成第一凹部107b。在一些實施例中，第二穿孔108a垂直對準第一穿孔107a且對應第一穿孔107a，且第二凹部108b垂直對準第一凹部107b且對應第一凹部107b。
在一些實施例中，以預定電磁輻射R照射遮罩108之後或是形成圖案化光阻層107之後，如圖14所示而移除遮罩108。在一些實施例中，第一凹部107b具有一第七寬度W7，且第一穿孔107a具有一第八寬度W8以及一第九寬度W9，其中具有第九寬度W9的一部分是在具有第八寬度W8的一部分上，且第九寬度W9大致大於第八寬度W8。在一些實施例中，第七寬度W7大致大於第八寬度W8，且大致等於第九寬度W9。
請參考圖15，依據圖2B的步驟S206，移除鈍化層104經由第一穿孔107a(如圖14所示)而暴露的一第一部分以形成一第一開口104a，移除鈍化層104在第一凹部107b(如圖14所示)下方的一第二部分以形成一第一凹陷104b。在一些實施例中，藉由乾蝕刻或任何其他適合的製程而
移除鈍化層104的該第一部分與該第二部分。在一些實施例中，第一開口104a延伸經過鈍化層104，且第一凹陷104b部分延伸經過鈍化層104。在一些實施例中，在分別形成第一開口104a與第一凹陷104b期間，亦移除第一穿孔107a(如圖14所示)的一部分以及第一凹部107b(如圖14所示)的一部分。
在一些實施例中，第一開口104a朝向第二基底102a逐漸變細。在一些實施例中，第一開口104a具有一第五寬度W5以及一第六寬度W6，而第六寬度W6在第五寬度W5之一位置上方的一位置處。在一些實施例中，第五寬度W5大致小於第六寬度W6。在一些實施例中，第一凹陷104b具有一第四寬度W2，其大致大於第五寬度W5且大致等於第六寬度W6。在一些實施例中，第四寬度W2、第五寬度W5以及第六寬度W6分別大致等於第七寬度W7、第八寬度W8以及第九寬度W9(如圖14所示)。
請參考圖16，依據圖2B的步驟S207，移除第二基底102a經由第一開口104a而暴露的一第三部分以形成一第二凹陷102f。在一些實施例中，藉由該蝕刻或其他適合的製程而移除第二基底102a的該第三部分。在一些實施例中，第二凹陷102f的形成以及第一開口104a的形成在不同製程腔室實現。在一些實施例中，第二凹陷102f的一深度在大約1μm到大約5μm的範圍之間。在一些實施例中，第二凹陷102f的深度大約為2μm。
請參考圖17，依據圖2B的步驟S208，移除鈍化層104在第一凹陷104b(如圖16所示)下方的一第四部分以形成一第二開口104c。在一些實施例中，藉由乾蝕刻或其任何其他適合的製程而移除鈍化層104的第四部分。在一些實施例中，第二開口104c的形成以及第二凹陷102f的形成
在不同製程腔室實現。在一些實施例中，第二開口104c延伸經過鈍化層104。
請參考圖18，依據圖2B的步驟S209，移除第二基底102a在第二凹陷102f(如圖17所示)的一第五部分以形成一第三開口102g，移除第二基底102a經由第二開口104c而暴露的一第六部分以形成一第四開口102h。在一些實施例中，藉由乾蝕刻或任何其他適合的製程而移除第二基底102a的第五部分以及第六部分。在一些實施例中，第三開口102g與第四開口102f的形成以及第二開口104c的形成在不同製程腔室實現。在一些實施例中，第三開口102g與第四開口102h延伸經過第二基底102a。
請參考圖19，依據圖2C的步驟S210，移除第二介電層102b經由第三開口102g而暴露的一第七部分以至少部分暴露第二導電墊102c，移除第二介電層102b經由第四開口102g而暴露的一第八部分以及移除第一介電層101b經由第四開口102g而暴露的一第九部分以至少部分暴露第一導電墊101c。
在一些實施例中，藉由該蝕刻或任何其他適合的製程而移除第二介電層102b的第七部分、第二介電層102b的第八部分以及第一介電層101b的第九部分。在一些實施例中，分開或同時移除第二介電層102b的第七部分、第二介電層102b的第八部分以及第一介電層101b的第九部分。在一些實施例中，亦移除接合介電質103經由第四開口102h而暴露的一部分。結果，形成延伸經過第二晶圓102、鈍化層104以及部分經過第一介電層101b的一第一溝槽111，以及形成延伸經過鈍化層104與第二基底102a以及部分經過第二介電層102b的一第二溝槽112。
請參考圖20，依據圖2C的步驟S211，移除圖案化光阻層
107。在一些實施例中，藉由剝除、蝕刻或其他適合的製程而移除圖案化光阻層107。
請參考圖22，依據圖2C的步驟S212，一介電襯墊109設置在鈍化層104上且共形於第一溝槽111與第二溝槽112。在一些實施例中，介電襯墊109的設置包括如圖21所示之設置一介電材料109’，以及如圖22所示之移除介電材料109’的一部分以形成介電襯墊109。在一些實施例中，介電材料109’設置在鈍化層104上、在經由第一溝槽111而暴露的第一導電墊101c上以及在經由第二溝槽112而暴露的第二導電墊102c上。在一些實施例中，介電材料109’共形於第一溝槽111與第二溝槽112而設置。在一些實施例中，藉由沉積、原子層沉積(ALD)、CVD或其他適合的製程而設置介電材料109’。在一些實施例中，介電材料109’包括介電材料，例如氧化物或類似物。
在一些實施例中，藉由蝕刻或任何其他適合的製程而移除介電材料109’在第一導電墊101c與第二導電墊102c上的多個部分。在一些實施例中，第一導電墊101c與第二導電墊102c至少部分經由介電襯墊109而暴露。在一些實施例中，介電襯墊109具有類似於上述或如圖1所述的一配置。
請參考圖24，依據圖2C的步驟S213，形成在第一溝槽111內的一第一導電通孔105以及在第二溝槽112內的一第二導電通孔106。在一些實施例中，第一導電通孔105與第二導電通孔106的形成包括將一導電材料110設置在如圖23所示的第一溝槽111與第二溝槽112內，以及平坦化導電材料110以形成如圖24所示的第一導電通孔105與第二導電通孔106。
在一些實施例中，在設置導電材料110之前，一擴散阻障層設置在介電襯墊109上且共形於第一溝槽111與第二溝槽112。在一些實施例中，藉由ALD、CVD或類似方法而設置該擴散阻障層。在一些實施例中，該擴散阻障層包括鈦、氮化鈦、鉭、氮化鉭、鎳或類似物。
在一些實施例中，在設置該擴散阻障層之後，一晶種層設置在該擴散阻障層上。在一些實施例中，藉由噴濺或其他適合的操作而設置該晶種層。在一些實施例中，該晶種層包括鈦、銅、鎳、金或類似物。
在一些實施例中，導電材料110設置在介電襯墊109上且共形於第一溝槽111與第二溝槽112。在一些實施例中，導電材料110接觸介電襯墊109、第二導電墊102c、接合介電質103以及第一導電墊101c。在一些實施例中，藉由電鍍或其他適合的操作而設置導電材料110。在一些實施例中，導電材料110包括金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。
在一些實施例中，在設置導電材料110之後，移除導電材料110的一部分以形成如圖24所示的第一導電通孔105與第二導電通孔106。在一些實施例中，藉由拋光、蝕刻、CMP或其他適合的操作而移除導電材料110的該部分。在一些實施例中，在移除導電材料110的該部分之後，第一導電通孔105的一上表面105a、第二導電通孔106的一上表面106d以及介電襯墊109的一上表面109a大致呈共面。
在一些實施例中，第一導電通孔105具有類似於上述或如圖1所述的第一導電通孔105。在一些實施例中，第二導電通孔106具有類似於上述或如圖1所示的第二導電通孔106。在一些實施例中，如圖24所示形成如圖1所示的半導體結構100。
綜上所述，由於在一微影製程期間使用在不同區域具有不同穿透率的一遮罩，因此可形成具有至少兩個不同尺寸之通孔的一半導體結構。由於使用一個遮罩可形成至少兩個不同尺寸的通孔，因此可降低或最小化製造成本以及材料。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一第一晶圓，具有一第一基底、一第一介電層以及一第一導電墊，該第一介電層設置在該第一基底上，該第一導電墊被該第一介電層所圍繞；一第二晶圓，具有一第二介電層、一第二基底以及一第二導電墊，該第二基底設置在該第二介電層上，該第二導電墊被該第二介電層所圍繞；一鈍化層，設置在該第二基底上；一第一導電通孔，從該第一導電墊經由該第二晶圓與該鈍化層延伸，並具有被該第二晶圓所圍繞的一第一寬度；以及一第二導電通孔，從該第二導電墊經由該鈍化層與該第二基底以及部分經由該第二介電層延伸，並具有被該第二晶圓圍繞的一第二寬度；其中該第二寬度大致小於該第一寬度。
本揭露之另一實施例提供一種半導體結構。該半導體結構包括一第一晶圓；一第二晶圓，設置在該第一晶圓上；一鈍化層，設置在該第二晶圓上；一第一導電通孔，經過該第二晶圓與該鈍化層且部分經過該第一晶圓延伸，並具有被該第二晶圓與該鈍化層所圍繞的一第一寬度；以及一第二導電通孔，經過該鈍化層且部分經過該第二晶圓延伸，並具有被該第二晶圓所圍繞的一第二寬度以及被該鈍化層所圍繞的一第三寬度；其中該第一寬度大致等於該第三寬度，且大致大於該第二寬度。
本揭露之再另一實施例提供一種半導體結構的製備方法。該製備方法包括提供一第一晶圓，該第一晶圓包括一第一基底、一第一介
電層以及一第一導電墊，該第一介電層設置在該第一基底上，該第一導電墊被該第一介電層所圍繞；提供一第二晶圓，該第二晶圓包括一第二基底、一第二介電層以及一第二導電墊，該第二介電層設置該第二基底上，該第二導電墊被該第二介電層所圍繞；將該第一介電層接合到該第二介電層；將一鈍化層設置在該第二晶圓上；形成一圖案化光阻層在該鈍化層，其中該圖案化光阻層包括一第一穿孔以及一第一凹部；移除該鈍化層經由該第一穿孔而暴露的一第一部分以形成一第一開口，以及移除該鈍化層在該第一凹部下方的一第二部分以形成一第一凹陷；移除該第二基底經由該第一開口而暴露的一第三部分以形成一第二凹陷；移除該鈍化層在該第一凹陷下方的一第四部分以形成一第二開口；移除該第二基底在該第二凹陷下方的一第五部分以形成一第三開口，以及移除該第二基底經由該第二開口而暴露的一第六部分以形成一第四開口；移除該第二介電層經由該第三開口而暴露的一第七部分以致少部分暴露該第二導電墊，以及移除該第二介電層經由該第四開口而暴露的一第八部分與該第一介電層經由該第四開口而暴露的一第九部分以至少部分暴露該第一導電墊，藉此形成經由該第二晶圓與該鈍化層以及部分經由該第一介電層延伸的一第一溝槽，以及藉此形成經由該鈍化層與該第二基底以及部分經由該第二介電層言慎的一第二溝槽；移除該圖案化光阻層；將一介電襯墊設置在該鈍化層上，請共形於該第一溝槽與該第二溝槽；以及形成一第一導電通孔在該第一溝槽內以及一第二導電通孔在該第二溝槽內。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代
上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體結構
101:第一晶圓
101a:第一基底
101b:第一介電層
101c:第一導電墊
101d:第一表面
101e:第二表面
102:第二晶圓
102a:第二基底
102b:第二介電層
102c:第二導電墊
102d:第三表面
102e:第四表面
103:接合介電質
103a:第一接合介電層
103b:第二接合介電層
104:鈍化層
105:第一導電通孔
105a:第一上表面
106:第二導電通孔
106a:第一部分
106b:錐形部分
106c:第二部分
106d:第二上表面
109:介電襯墊
109a:上表面
111:第一溝槽
112:第二溝槽
H1:高度
H2:高度
H3:第一高度
H4:第二高度
W1:第一寬度
W2:第四寬度
W3:第二寬度
W4:第三寬度
W5:第五寬度
W6:第六寬度
Claims (18)
- 一種半導體結構，包括：一第一晶圓，具有一第一基底、一第一介電層以及一第一導電墊，該第一介電層設置在該第一基底上，該第一導電墊被該第一介電層所圍繞；一第二晶圓，具有一第二介電層、一第二基底以及一第二導電墊，該第二基底設置在該第二介電層上，該第二導電墊被該第二介電層所圍繞；一鈍化層，設置在該第二基底上；一第一導電通孔，從該第一導電墊經由該第二晶圓與該鈍化層延伸，並具有被該第二晶圓所圍繞的一第一寬度；以及一第二導電通孔，從該第二導電墊經由該鈍化層與該第二基底以及部分經由該第二介電層延伸，並具有被該第二晶圓圍繞的一第二寬度；其中該第二寬度大致小於該第一寬度；其中該第二導電通孔具有被該鈍化層所圍繞以及設置在該第二寬度上的一第三寬度。
- 如請求項1所述之半導體結構，其中該第三寬度大致等於該第一寬度。
- 如請求項1所述之半導體結構，其中該第三寬度大致大於該第二寬 度。
- 如請求項1所述之半導體結構，其中該第二導電通孔具有在該第二寬度中的一第一部分、在該第三寬度中的一第二部分以及從該第二部分導該第一部分逐漸變細且被該鈍化層所圍繞的一錐形部分。
- 如請求項4所述之半導體結構，其中該錐形部分設置在該第一部分與該第二部分之間，並與該第一部分與該第二部分耦接。
- 如請求項1所述之半導體結構，其中該第一晶圓的一厚度大致大於該第二晶圓的一厚度。
- 如請求項1所述之半導體結構，還包括一接合介電質，設置在該第一介電層與該第二介電層之間，以將該第一介電層接合到該第二介電層。
- 如請求項7所述之半導體結構，其中該第一導電通孔至少部分被該接合介電質所圍繞。
- 如請求項1所述之半導體結構，還包括一介電襯墊，設置在該第一導電通孔與該第二晶圓之間，以及在該第二導電通孔與該第二晶圓之間。
- 如請求項9所述之半導體結構，其中該介電襯墊設置在該第一導電通孔與該鈍化層，以及在該第二導電通孔與該鈍化層。
- 如請求項9所述之半導體結構，其中該介電襯墊設置在該鈍化層上。
- 一種半導體結構，包括：一第一晶圓；一第二晶圓，設置在該第一晶圓上；一鈍化層，設置在該第二晶圓上；一第一導電通孔，經過該第二晶圓與該鈍化層且部分經過該第一晶圓延伸，並具有被該第二晶圓與該鈍化層所圍繞的一第一寬度；以及一第二導電通孔，經過該鈍化層且部分經過該第二晶圓延伸，並具有被該第二晶圓所圍繞的一第二寬度以及被該鈍化層所圍繞的一第三寬度；其中該第一寬度大致等於該第三寬度，且大致大於該第二寬度；其中該第一導電通孔具有沿著該第一導電通孔之一第一寬度之一致的一寬度，其等於該第一寬度。
- 如請求項12所述之半導體結構，其中該第一導電通孔的一第一高度大致大於該第二導電通孔的一第二高度。
- 如請求項13所述之半導體結構，其中該第一晶圓的一厚度大致大於該第二晶圓的一厚度。
- 如請求項12所述之半導體結構，其中該第一導電通孔接觸在該第一晶圓內的一第一導電墊。
- 如請求項12所述之半導體結構，其中該第二導電通孔接觸在該第二晶圓內的一第二導電墊。
- 如請求項12所述之半導體結構，其中該第一導電通孔與該第二導電通孔中的每一個完全被一介電襯墊所圍繞。
- 如請求項17所述之半導體結構，其中該第一導電通孔的一第一上表面與該第二導電通孔的一上表面經由該介電襯墊而暴露。
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