TWI750069B - 具有在凸塊墊下方之緩衝件的半導體結構與其製備方法 - Google Patents

具有在凸塊墊下方之緩衝件的半導體結構與其製備方法 Download PDF

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TWI750069B
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body

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Abstract

本揭露提供一種半導體結構以及該半導體元件的製備方法，該半導體結構係具有一有機介電層，該有機介電層設置在一接合墊下，並經配置以釋放應力。該半導體結構具有一基底、一第一介電層、一第二介電層、一導電通孔、一第三介電層以及一接合墊；該基底具有一第一表面以及一第二表面，該第二表面相對該第一表面設置；該第一介電層設置在該基底的該第一表面上；該第二介電層設置在該基底的該第二表面上；該導電通孔延伸經過該基底，並部分經過該第一介電層與該第二介電層；該第三介電層設置在該第二介電層內，並圍繞該導電通孔的一部分；該接合墊設置在該第三介電層與該導電通孔上；其中該第三介電層的一介電常數大致不同於該第二介電層的一介電常數。

Description

具有在凸塊墊下方之緩衝件的半導體結構與其製備方法
本申請案主張2020年4月24日申請之美國正式申請案第16/857,906號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體結構以及該半導體結構的製備方法。特別是有關於一種半導體結構以及該半導體元件的製備方法，該半導體結構係具有一有機介電層，該有機介電層設置在一接合墊下，並經配置以釋放應力，而該半導體結構的製備方法包括設置該有機介電層，並形該接合墊在該有機介電層上。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的製造包含依序沉積不同材料層在一半導體晶圓上，並使用微影(lithography)及蝕刻製程圖案化該等材料層，以形成多個微電子元件(microelectronic components)在半導體晶圓上或半導體晶圓中，而該等微電子元件係例如電晶體、二極體、電阻器及/或電容器。
半導體產業係藉由最小特徵尺寸的持續縮減，以持續改善 微電子元件的積體密度(integration density)，其係允許更多的元件整合到一給定區域(given area)。發展出具有較小覆蓋區(footprints)的較小封裝結構，以封裝該等半導體元件。舉例來說，在試圖進一步增加半導體元件的密度中，係已經探討具有堆疊二或更多微電子元件的三維(3D)積體電路。此等堆疊可能產生內部應力，且可能造成裂縫(cracks)在封裝的元件中，或者是損傷封裝的元件。因此，期望發展出解決上述挑戰的改進。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一基底，具有一第一表面以及一第二表面，該第二表面相對該第一表面設置；一第一介電層，設置在該基底的該第一表面上；一第二介電層，設置在該基底的該第二表面上；一導電通孔，延伸經過該基底，且部分經過該第一介電層與該第二介電層；一第三介電層，設置在該第二介電層內，並圍繞該導電通孔的一部分；以及一凸塊墊，設置在該第三介電層與該導電通孔上；其中該第三介電層的一介電常數大致不同於該第二介電層的一介電常數。
在本揭露的一些實施例中，該第三介電層的該介電常數大致小於該第二介電層的該介電常數。
在本揭露的一些實施例中，該第三介電層的該介電常數大致小於或等於2.5。
在本揭露的一些實施例中，該第二介電層的該介電常數大致 大於3。
在本揭露的一些實施例中，該第三介電層的一硬度大致小於該第二介電層的一硬度。
在本揭露的一些實施例中，該第三介電層為有機，且該第二介電層為非有機。
在本揭露的一些實施例中，該第三介電層包含聚醯亞胺(polyimides，PI)、聚四氟乙烯(polytetrafluoroethene，PTFE)、苯並環丁烯(benzocyclobutene，BCB)、聚對二噁唑苯(polybenzobisoxazole，PBO)或聚合物(polymer)。
在本揭露的一些實施例中，該第二介電層包含氮化矽、氧化矽或氮氧化矽。
在本揭露的一些實施例中，一界面設置在該第二介電層與該第三介電層之間。
在本揭露的一些實施例中，該第二介電層的一厚度大致大於該第三介電層的一厚度。
在本揭露的一些實施例中，該凸塊墊具有一金屬襯墊、一阻障層以及一導電組件，該金屬襯墊與該第三介電層共形設置，該阻障層與該金屬襯墊共形設置並在該導電通孔上，該導電組件設置在該阻障層與該金屬襯墊上，並被該阻障層與該金屬襯墊所圍繞。
在本揭露的一些實施例中，該凸塊墊被該第二介電層與該第三介電層所圍繞。
在本揭露的一些實施例中，該半導體結構還包括：一導電墊，被該第一介電層所圍繞，且電性耦接到該導電通孔；以及一導電凸 塊，設置在該凸塊墊上，且經由該凸塊墊而電性連接到該導電通孔。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法的步驟包括：提供一載體；設置一中間結構在該載體上，其中該中間結構具有一第一介電層、一基底以及一導電通孔，該基底位在該第一介電層上，該導電通孔部分延伸經過該基底與該第一介電層；移除該基底的一第一部分，以部分暴露該導電通孔；形成一第二介電層在該基底上，以及在該導電通孔經由該基底而暴露的一部分上；移除該第二介電層的一第二部分，以部分暴露該導電通孔；形成一第三介電層，該第三介電層係與該第二介電層以及該導電通孔經由該第二介電層而暴露之一部分共形；以及形成一凸塊墊，該凸塊墊係被該第三介電層所圍繞。
在本揭露的一些實施例中，該第三介電層藉由旋轉塗佈而設置。
在本揭露的一些實施例中，在該第二介電層之該第二部分移除之後，該導電通孔的至少一部分係從該第二介電層突伸。
在本揭露的一些實施例中，在該第二介電層形成之後，係執行該第三介電層的形成。
在本揭露的一些實施例中，該第三介電層的形成與該第二介電層的形成係分別執行。
在本揭露的一些實施例中，該方法還包括：移除該第三介電層的一第三部分，以部分暴露該導電通孔；移除該第三介電層，其係從該基底執行；形成一導電凸塊在該凸塊墊上；以及移除該載體，其係從該第一介電層執行。
在本揭露的一些實施例中，該凸塊墊的形成包括：形成一 金屬襯墊，其係與第三介電層共形；移除該第三介電層的一第三部分以及該金屬襯墊的一第四部分，以部分暴露該導電通孔；形成一阻障層，其係與該金屬襯墊以及該導電通孔共形；以及設置一導電材料在該阻障層上，以形成一導電組件。
綜上所述，因為一相對軟的介電層存在於一凸塊墊下方，所以該介電層可當作是緩衝件，以釋放或吸收應力，而該應力係在一半導體結構的製備期間所產生的。因此，可減少或防止裂縫的產生。可改善半導體結構的可靠度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:第一半導體結構
101:基底
101a:第一表面
101b:第二表面
101b':預處理第二表面
102:界面
103:第一介電層
103a:第一層
103b:第二層
104:導電墊
105:第二介電層
105':第二介電材料
106:導電通孔
107:第三介電層
107':第三介電材料
108:凸塊墊
108a:金屬襯墊
108a':金屬材料
108b:阻障層
108b':阻障材料
108c:導電組件
108c':導電材料
109:導電凸塊
120:載體
121:黏著劑
122:中間結構
123:第一圖案化光阻
124:第一凹陷
125:第二圖案化光阻
200:第二半導體結構
S300:方法
S301:步驟
S302:步驟
S303:步驟
S304:步驟
S305:步驟
S306:步驟
S307:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一實施例一第一半導體結構的剖視示意圖。
圖2為依據本揭露一實施例一第二半導體結構的剖視示意圖。
圖3為依據本揭露一實施例中一種半導體結構之製備方法的流程示意圖。
圖4到圖21為依據本揭露一實施例中一半導體結構之製備方法的各中 間階段的剖視示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1為依據本揭露一實施例一第一半導體結構100的剖視示意圖。在一些實施例中，第一半導體結構100為一晶粒、一封裝或一元件的一部分。在一些實施例中，第一半導體結構100為一晶粒、一封裝或一元件。在一些實施例中，第一半導體結構100為一覆晶(flip chip)封裝。在 一些實施例中，第一半導體結構100具有一基底101、一第一介電層103、一第二介電層105、一導電通孔106、一第三介電層107以及一凸塊墊108。
在一些實施例中，基底101為一晶圓的一部分。在一些實施例中，基底101係藉由單體化(dicing)、切割(cutting)或其他適合的操作而從一晶圓鋸切所得。在一些實施例中，基底101為一半導體層。在一些實施例中，基底101包含半導體材料，例如矽、鍺、鎵、砷或其組合。在一些實施例中，基底101為矽基底。
在一些實施例中，第一基底101具有一第一表面101a以及一第二表面101b，而第二表面101b相對第一表面101a設置。在一些實施例中，第一表面101a為基底101的一背側，其中在第一半導體結構的製造期間，一支撐基底設置在鄰近背側處。在一些實施例中，第二表面101b為基底101的一前側，其中許多電子裝置或元件係依序形成在第二表面101b上，並經配置以電性連接到一外部電路。
在一些實施例中，第一介電層103設置在基底101上。在一些實施例中，第一介電層103設置在基底101的第一表面101a上。在一些實施例中，第一介電層103包含介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或其類似物。
在一些實施例中，第一介電層103具有許多介電層，係相互堆疊在其上。在一些實施例中，第一介電層103具有一第一層103a以及一第二層103b，第二層103b位在第一層103a下方。在一些實施例中，第一層103a與第二層103b包含介電材料。在一些實施例中，第一層103a與第二層103b的每一個所包含的材料係相互相同或不同。
在一些實施例中，一導電墊104係包含在第一半導體結構100中。在一些實施例中，導電墊104設置在第一介電層103內。在一些實施例中，導電墊104係被第一介電層103的第二層103b所圍繞。在一些實施例中，導電墊104設置在第一介電層103的第一層103a與第二層103b之間。
在一些實施例中，導電墊104側向地延伸在第一介電層103中。在一些實施例中，導電墊104經配置以電性連接到第一半導體結構100外部的一晶粒、一封裝或一電路。在一些實施例中，導電墊104包含導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，導電墊104的一上截面具有一圓形或多邊形形狀。
在一些實施例中，第二介電層105設置在基底101上。在一些實施例中，第二介電層105設置在基底101的第二表面101b上。在一些實施例中，第二介電層105包含介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽或其類似物。在一些實施例中，第二介電層105包含非有機材料。在一些實施例中，第二介電層105為一非有機層。
在一些實施例中，第二介電層105的一介電常數(k)大致大於3。在一些實施例中，第二介電層105的介電常數大致大於3.7。在一些實施例中，第二介電層105的介電常數大致大於4。在一些實施例中，第二介電層105的介電常數大致大於氧化矽的一介電常數。
在一些實施例中，第二介電層105包括許多相互堆疊在其上的介電層。在一些實施例中，第二介電層105包含一材料，係相同於或不同於在第一介電層103中的材料。在一些實施例中，第二介電層105的 一厚度大致等於、大於或小於第一介電層103的一厚度。
在一些實施例中，導電通孔106延伸經過基底101並部分經過第一介電層103與第二介電層105。在一些實施例中，導電通孔106係被基底101、第一介電層103以及第二介電層105所圍繞。在一些實施例中，導電通孔106延伸經過第一介電層103的第一層103a以及基底101。
在一些實施例中，導電通孔106從導電墊104延伸並耦接到導電墊104。在一些實施例中，導電通孔106大致垂直於導電墊104。在一些實施例中，導電通孔106為一貫穿基底通孔(through substrate via，TSV)。在一些實施例中，導電通孔106包含導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，導電通孔106的一上截面具有一圓形或多邊形形狀。在一些實施例中，導電通孔106具有一圓柱形形狀。
在一些實施例中，第三介電層107設置在第二介電層105內，並圍繞導電通孔106的一部分設置。在一些實施例中，第三介電層107至少接觸導電通孔106的一端部。在一些實施例中，第三介電層107之至少一部分或一表面係經由第二介電層105而暴露。
在一些實施例中，第三介電層107包含介電材料，例如聚醯亞胺(polyimides，PI)、聚四氟乙烯(polytetrafluoroethene，PTFE)、苯並環丁烯(benzocyclobutene，BCB)、聚對二噁唑苯(polybenzobisoxazole，PBO)或聚合物(polymer)。在一些實施例中，第三介電層107包含有機材料。在一些實施例中，第三介電層107為一有機層。
在一些實施例中，第三介電層107的一介電常數(k)大致不同於第二介電層105的介電常數。在一些實施例中，第三介電層107的介 電常數大致小於第二介電層105的介電常數。在一些實施例中，第三介電層107包含低介電常數(low-k)的介電材料。在一些實施例中，第三介電層107的介電常數大致小於或等於2.5。在一些實施例中，第三介電層107的介電常數大致小於或等於2。在一些實施例中，第三介電層107的介電常數大致小於氧化矽的一介電常數。
在一些實施例中，第三介電層107的一硬度(hardness)大致小於第二介電層105的一硬度。在一些實施例中，第三介電層107的一楊氏模數(Young's modulus)大致小於第二介電層105的楊氏模數。在一些實施例中，第三介電層107較軟於第二介電層105。
在一些實施例中，一界面102設置在第二介電層105與第三介電層107之間。在一些實施例中，第二介電層105的一厚度大致大於第三介電層107的一厚度。
在一些實施例中，凸塊墊108設置在第三介電層1074與導電通孔106上。在一些實施例中，凸塊墊108被第二介電層105與第三介電層107所圍繞。在一些實施例中，凸塊墊108與第三介電層107共形，並接觸導電通孔103。在一些實施例中，凸塊墊108接觸導電通孔106的該端部。
在一些實施例中，凸塊墊108經配置以接收一導電結構，例如一導電凸塊、一銲錫球(solder ball)或其類似物。在一些實施例中，凸塊墊108經由導電通孔106而電性連接到導電墊104。在一些實施例中，凸塊墊108電性耦接到導電通孔106。
在一些實施例中，凸塊墊108為一金屬層或一金屬堆疊膜，係位在第三介電層107與第二介電層105上。在一些實施例中，凸塊 墊108包含導電材料，例如金、銀、銅、鎳、鎢、鋁、鈀(palladium)或類似物。
在一些實施例中，凸塊墊108包括一金屬襯墊108a、一阻障層108b以及一導電組件108c，金屬襯墊108a與第三介電層107共形設置，阻障層108b與金屬襯墊108a共形設置並位在導電通孔106上，導電組件108c設置在阻障層108b與金屬襯墊108a上，並被阻障層108b與金屬襯墊108a所圍繞。
在一些實施例中，金屬襯墊108a設置在第三介電層107上。在一些實施例中，金屬襯墊108a的至少一部分或一表面係經由第二介電層105而暴露。在一些實施例中，金屬襯墊108a為一黏著層。在一些實施例中，金屬襯墊108a包含金屬，例如鈦、鎢或類似物。
在一些實施例中，阻障層108b設置在金屬襯墊108a與導電通孔106之該端部上。在一些實施例中，阻障層108b接觸導電通孔106之該端部的一表面。在一些實施例中，阻障層108b包含鈦、氮化鈦、鉭、氮化鉭、鎳或類似物。
在一些實施例中，導電組件108c設置在阻障層108b上。在一些實施例中，一晶種層(seed layer)可設置在阻障層108b與導電組件108c之間。在一些實施例中，晶種層包含鈦、銅、鎳、金或類似物。在一些實施例中，晶種層包含兩種導電材料，例如鈦與銅。在一些實施例中，導電組件108c設置在晶種層上。
在一些實施例中，導電組件108c被第二介電層105、第三介電層107、金屬襯墊108a與阻障層108b所圍繞。在一些實施例中，導電組件108c的一表面經配置以接收一導電結構，例如一導電凸塊、一銲錫球 或類似物。在一些實施例中，導電組件108c的該表面大致與第二介電層105的一表面以及第三介電層107的一表面為共面。在一些實施例中，導電組件108c包含導電材料，例如金、銀、銅、鎳、鎢、鋁、鈀或類似物。
在一些實施例中，一導電凸塊109係包括在第一半導體結構100中。在一些實施例中，導電凸塊109設置在凸塊墊108上，並經由凸塊墊108而電性連接到導電通孔106。在一些實施例中，導電凸塊109設置在凸塊墊108之導電組件108c上。在一些實施例中，導電凸塊109接觸金屬襯墊108a、阻障層108b以及導電組件108c。
在一些實施例中，導電凸塊109包含導電材料，例如鉛、錫、銅、金、鎳或類似物。在一些實施例中，導電凸塊109為一球柵陣列(ball grid array，BGA)球、可控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、柱體(pillar)或類似物。由於一相對軟的第三介電層107存在於凸塊墊108的下方，所以第三介電層107可當作一緩衝層，以釋放或吸收應力，而應力係在導電凸塊108形成在凸塊墊108上的期間所產生，或者是在導電凸塊109接合到一外部結構期間所產生。
圖2為依據本揭露一實施例一第二半導體結構200的剖視示意圖。在一些實施例中，第二半導體結構200具有類似於第一半導體結構100的一架構，除了以下之外，意即在第二半導體結構200中，第三介電層107的一下表面高於或共面於導電通孔106的一上表面。
在一些實施例中，導電通孔106並未被第三介電層107所圍繞。在一些實施例中，第三介電層107僅圍繞凸塊墊108。在一些實施例中，導電通孔106之該端部的該表面大致與第三介電層107的一下表面為共面。
圖3為依據本揭露一些實施例一第一半導體結構100之一第一製備方法S300的流程示意圖。圖4到圖21為依據本揭露一些實施例該第一半導體結構100之製備方法的各中間階段的剖視示意圖。
圖4到圖21所示的各階段係亦示意地圖例在圖3的流程圖中。在接下來的討論中，如圖4到圖21所示的製造階段係參考如圖3所示的流程步驟進行討論。方法S300包括許多操作，並且描述和說明並未被視為對操作順序的限制。方法S300包括許多步驟(S301、S302、S303、S304、S305、S306以及S307)。
請參考圖4，依據在圖3中的一步驟S301，提供一載體(carrier)120。在一些實施例中，載體120為一載體基底或載體晶圓，當作一底座(base)，用以支撐一元件、電路、晶圓或基底。在一些實施例中，載體120為一空白玻璃載體(blank glass carrier)、陶瓷載體或類似物。
請參考圖5，依據圖3中一步驟S302，一中間結構122設置在載體120上。在一些實施例中，中間結構122藉由一黏著劑121而貼合到載體120，而黏著劑係例如光-熱轉換(light-to-heat-conversion，LTHC)釋放塗佈(release coating)、紫外光膠(ultraviolet(UV)glue)、晶粒貼合膜(die attach film，DAF)、一聚合材料(polymeric material)或類似物。
在一些實施例中，中間結構122具有一第一介電層103、一基底101以及一導電通孔106，基底101位在第一介電層103上，導電通孔106部分地延伸經過基底101與第一介電層103。在一些實施例中，第一介電層103設置在基底101的一第一表面101a上。在一些實施例中，第一介電層103包含介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第一介電層103藉由 黏著劑121而暫時貼合到載體120。在一些實施例中，第一介電層103具有類似於如上所述或在圖1及圖2中例示說明之介電層的架構。
在一些實施例中，基底101設置在第一介電層103上。在一些實施例中，基底101包含半導體材料，例如矽、鍺、鎵、砷或其組合。在一些實施例中，基底101為一矽基底。在一些實施例中，基底101具有一第一表面101a以及一預處理第二表面101b'，而預處理第二表面101b'相對第一表面101a設置。在一些實施例中，第一介電層103設置在基底101的第一表面101a上。
在一些實施例中，導電通孔106設置在基底101與第一介電層103內，並被基底101與第一介電層103所圍繞。在一些實施例中，導電通孔106延伸經過第一介電層103的一第一層103a。在一些實施例中，導電通孔103從一導電墊104延伸，而導電墊104係被第一介電層103的一第二層103b所圍繞。在一些實施例中，導電通孔106具有類似於如上所述或是在圖1及圖2所例示說明之導電通孔的架構。
請參考圖6，依據圖3中一步驟S303，移除基底101的一第一部分，以部分暴露導電通孔106。在一些實施例中，移除基底101的第一部分，並形成一第二表面101b。在一些實施例中，在基底101的第一部分移除後，係暴露導電通孔106的一端部。
在一些實施例中，在基底101之的一部分移除後，導電通孔106的至少一上表面經由基底101而暴露。在一些實施例中，基底101的第一部分可藉由蝕刻、研磨或其他適合的操作而被移除。在一些實施例中，基底101具有類似於如上所述或在圖1及圖2所例示說明之基底的架構。
請參考圖7到圖8，依據圖3中一步驟S304，一第二介電層105設置在基底101上，以及在導電通孔106經由基底101而暴露之一部分上。在一些實施例中，一第二介電材料105'設置在基底101上，並覆蓋導電通孔106。在一些實施例中，第二介電材料105'與基底101的第二表面101b以及導電通孔106從基底101突伸的該部分共形設置，以使第二介電材料105'的一突部形成在導電通孔106上。在一些實施例中，第二介電材料105'藉由沉積、化學氣相沉積(CVD)或其他適合的操作所設置。
在一些實施例中，第二介電材料105'包含氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽或類似物。在一些實施例中，第二介電材料105'為非有機。在一些實施例中，第二介電材料105'的介電常數大致大於3.7。在一些實施例中，第二介電材料105'的介電常數大致大於4。在一些實施例中，第二介電材料105'的介電常數大致大於氧化矽的一介電常數。
在一些實施例中，在設置第二介電材料105'之後，係平坦化第二介電材料105'，以變成如圖8所示的一第二介電層105。在一些實施例中，第二介電材料105'的平坦化包括移除第二介電材料105'的該突部。在一些實施例中，第二介電材料105'的平坦化可藉由研磨、蝕刻、化學機械研磨(CMP)或其他適合的操作所實現。在一些實施例中，平坦化第二介電材料105'以產生一可接受的平坦形貌(topology)。
請參考圖9到圖11，依據圖3中一步驟S305，移除第二介電層105的一第二部分，以部分暴露導電通孔106。在一些實施例中，第二介電層105的第二部分可藉由微影、蝕刻或其他適合的操作而移除。在一些實施例中，第二介電層105之第二部分的移除包括設置一第一圖案化光 阻123在第二介電層105上，然後移除第二介電層105的第二部分，以形成第一凹陷124，並部分暴露導電通孔106。在一些實施例中，在第二介電層105的第二部分移除之後，導電通孔106的至少一部分係從第二介電層105突伸。
在一些實施例中，第一圖案化光阻123係藉由執行一曝光製程以及一顯影(develop)製程在一光阻材料上所形成。在一些實施例中，在第一凹陷124形成之後，係移除第一圖案化光阻123。在一些實施例中，第一圖案化光阻123可藉由剝除(stripping)、蝕刻或其他適合的操作而移除。在一些實施例中，第二介電層105具有類似於如上所述或在圖1及圖2所例示說明之介電層的架構。
請參考圖12，依據圖3中一步驟S306，一第三介電材料107'設置在第二介電層105與導電通孔106上。在一些實施例中，第三介電材料107'與第二介電層105、第一凹陷124以及從第二介電層105突伸的導電通孔106為共形設置。在一些實施例中，第三介電材料107'藉由旋轉塗佈、CVD或其他適合的操作所設置。
在一些實施例中，在第二介電材料105'設置與第二介電層105形成之後，係執行第三介電材料107'的設置。在一些實施例中，第三介電材料107'的設置以及第二介電材料105'的設置為分別執行。
在一些實施例中，第三介電材料107'包含聚醯亞胺(polyimides，PI)、聚四氟乙烯(polytetrafluoroethene，PTFE)、苯並環丁烯(benzocyclobutene，BCB)、聚對二噁唑苯(polybenzobisoxazole，PBO)或聚合物(polymer)。在一些實施例中，第三介電材料107'為有機的。
在一些實施例中，第三介電材料107'的一介電常數(k)大致 不同於第二介電層105的介電常數。在一些實施例中，第三介電材料107'的介電常數大致小於第二介電層105的介電常數。在一些實施例中，第三介電材料107'包含低介電常數(low-k)的介電材料。
在一些實施例中，第三介電材料107'的介電常數大致小於或等於2.5。在一些實施例中，第三介電材料107'的介電常數大致小於或等於2。在一些實施例中，第三介電材料107'的介電常數大致小於氧化矽的一介電常數。
在一些實施例中，第三介電材料107'的一硬度大致小於第二介電層105的一硬度。在一些實施例中，第三介電材料107'的一楊氏模數大致小於第二介電層105的楊氏模數。在一些實施例中，第三介電材料107'較軟於第二介電層105。
請參考圖13到圖19，依據圖3中一步驟S307，形成一凸塊墊108。在一些實施例中，凸塊墊108的形成包括：如圖13所示，設置一金屬材料108a'，係與第三介電材料107'共形設置；如圖14所示，設置一第二圖案化光阻125在金屬材料108a'上；如圖15所示，移除第三介電材料107'與金屬材料108a'設置在導電通孔106上的一部分；如圖16所示，移除第二圖案化光阻125；如圖17所示，設置一阻障材料108b’，係與金屬材料108a'以及導電通孔106為共形設置；如圖18所示，設置一導電材料108c'在阻障材料108b'上；以及如圖19所示，移除金屬材料108a'、阻障材料108b'以及導電材料108c'在第二介電層105上的一部分，以形成一金屬襯墊108a、一阻障層108b以及一導電組件108c。
請參考圖13，金屬材料108a'係與第三介電材料107'為共形設置。在一些實施例中，金屬材料108a'包含金屬，例如鈦、鎢或類似 物。在一些實施例中，金屬材料108a'藉由沉積、噴濺或其他適合的操作所設置。
請參考圖14，在金屬材料108a'設置之後，第二圖案化光阻125即設置在金屬材料108a'上。在一些實施例中，第二圖案化光阻125藉由執行一曝光製程以及一顯影製程在一光阻材料上所形成。
請參考圖15，在第二圖案化光阻125設置之後，移除第三介電材料107'經由第二圖案化光阻125而暴露的一第三部分以及金屬材料108a'經由第二圖案化光阻125而暴露的一第四部分，以部分暴露導電通孔106。在一些實施例中，第三介電材料107'的第三部分以及金屬材料108a'的第四部分可藉由微影、蝕刻或其他適合的操作而移除。在一些實施例中，在第三介電材料107'的第三部分與金屬材料108a'的第四部分移除之後，係暴露導電通孔106的上表面。
請參考圖16，在第三介電材料107'的第三部分與金屬材料108a'的第四部分移除之後，係移除第二圖案化光阻125。在一些實施例中，第二圖案化光阻125可藉由剝除、蝕刻或其他適合的操作而移除。
請參考圖17，在第二圖案化光阻125移除之後，阻障材料108b'係與金屬材料108a'以及導電通孔106藉由金屬材料108a'與第三介電材料107'而暴露的該部分為共形設置。在一些實施例中，阻障材料108b'可藉由原子層沉積(ALD)、CVD、電漿加強CVD(PECVD)或類似方法而設置。在一些實施例中，阻障材料108b'包含鈦、氮化鈦、鉭、氮化鉭、鎳或類似物。
請參考圖18，在阻障材料108b'設置之後，導電材料108c'即設置在阻障材料108b'上。在一些實施例中，導電材料108c'藉由噴濺、 電鍍或其他適合的操作而設置。在一些實施例中，導電材料108c'包含金、銀、銅、鎳、鎢、鋁、鈀或類似物。
請參考圖19，在導電材料108c'設置之後，係移除第三介電材料107'、金屬材料108a'、阻障材料108b'以及導電材料108c'設置在第二介電層105上的部分。在一些實施例中，第三介電材料107'、金屬材料108a'、阻障材料108b'以及導電材料108c'設置在第二介電層105上的該部分，係藉由研磨、蝕刻、CMP或其他適合的操作而移除。
在一些實施例中，在第三介電材料107'、金屬材料108a'、阻障材料108b'以及導電材料108c'的該部分移除之後，即可形成第三介電層107以及凸塊墊108，而凸塊墊108係具有金屬襯墊108a、阻障層108b以及導電組件108c。
在一些實施例中，凸塊墊108係被第三介電層107所圍繞。在一些實施例中，金屬襯墊108a係與第三介電層107為共形設置。在一些實施例中，阻障層108b係與金屬襯墊108a及導電通孔106為共形設置。在一些實施例中，導電組件108c係被第三介電層107、金屬襯墊108a與阻障層108b所圍繞。
在一些實施例中，凸塊墊108經由導電通孔106而電性連接到導電墊104。在一些實施例中，第三介電層107、凸塊墊108、金屬襯墊108a、阻障層108b以及導電組件108c具有類似於如上所述或如圖1及圖2所圖例說明之各元件的架構。
如圖20所示，在凸塊墊108形成之後，一導電凸塊109係形成在凸塊墊108上。在一些實施例中，導電凸塊109形成在凸塊墊108的導電組件108c上。在一些實施例中，導電凸塊109接觸金屬襯墊108a、阻障 層108b以及導電組件108c。
在一些實施例中，導電凸塊109可藉由落球(ball dropping)、上焊料(solder pasting)、模板印刷(stencil printing)或其他適合的操作而形成。在一些實施例中，導電凸塊109包含導電材料，例如鉛、錫、銅、金、鎳或類似物。在一些實施例中，導電凸塊109為一球柵陣列(ball grid array，BGA)球、可控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、柱體(pillar)或類似物。在一些實施例中，導電凸塊109具有類似於如上所述或如圖1及圖2所例示說明之導電凸塊的架構。
如圖21所示，在導電凸塊109形成之後，移除載體120。在一些實施例中，載體120可藉由下列方式而移除：分解黏著劑121、研磨載體120或其他適合的剝離(debonding)操作。舉例來說，在加熱黏著劑121或者是將黏著劑121曝光在例如紫外線(UV)輻射的一預定電磁輻射之後，係可移除載體120。在一些實施例中，在載體120移除之後，係形成如圖1所圖例的第一半導體結構100。在一些實施例中，一界面102係形成在第二介電層105與第三介電層107之間。
綜上所述，因為一相對軟的第三介電層107存在於凸塊墊108下方，所以第三介電層107可當作是一緩衝件，以釋放或吸收應力，而該應力係在一半導體結構的製備期間所產生的，例如導電凸塊109形成在凸塊墊108上或者是導電凸塊109接合到一外部結構。第三介電層107可吸收內部應力，也因此可減少或防止產生在半導體結構內的裂縫。因此，可改善半導體結構的可靠度以及整體效能。
本揭露之一實施例提供一種半導體結構。該半導體結構包 括一基底，具有一第一表面以及一第二表面，該第二表面相對該第一表面設置；一第一介電層，設置在該基底的該第一表面上；一第二介電層，設置在該基底的該第二表面上；一導電通孔，延伸經過該基底，且部分經過該第一介電層與該第二介電層；一第三介電層，設置在該第二介電層內，並圍繞該導電通孔的一部分；以及一凸塊墊，設置在該第三介電層與該導電通孔上；其中該第三介電層的一介電常數大致不同於該第二介電層的一介電常數。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法的步驟包括：提供一載體；設置一中間結構在該載體上，其中該中間結構具有一第一介電層、一基底以及一導電通孔，該基底位在該第一介電層上，該導電通孔部分延伸經過該基底與該第一介電層；移除該基底的一第一部分，以部分暴露該導電通孔；形成一第二介電層在該基底上，以及在該導電通孔經由該基底而暴露的一部分上；移除該第二介電層的一第二部分，以部分暴露該導電通孔；形成一第三介電層，該第三介電層係與該第二介電層以及該導電通孔經由該第二介電層而暴露之一部分共形；以及形成一凸塊墊，該凸塊墊係被該第三介電層所圍繞。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應 實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:第一半導體結構 101:基底 101a:第一表面 101b:第二表面 102:界面 103:第一介電層 103a:第一層 103b:第二層 104:導電墊 105:第二介電層 106:導電通孔 107:第三介電層 108:凸塊墊 108a:金屬襯墊 108b:阻障層 108c:導電組件 109:導電凸塊

Claims (19)

  1. 一種半導體結構，包括：一基底，具有一第一表面以及一第二表面，該第二表面相對該第一表面設置；一第一介電層，設置在該基底的該第一表面上；一第二介電層，設置在該基底的該第二表面上；一導電通孔，延伸經過該基底，且部分經過該第一介電層與該第二介電層；一第三介電層，設置在該第二介電層內，並圍繞該導電通孔的一部分；以及一凸塊墊，設置在該第三介電層與該導電通孔上；其中該第三介電層的一介電常數大致不同於該第二介電層的一介電常數，其中該第三介電層的該介電常數大致小於該第二介電層的該介電常數。
  2. 如請求項1所述之半導體結構，其中該第三介電層的該介電常數大致小於或等於2.5。
  3. 如請求項1所述之半導體結構，其中該第二介電層的該介電常數大致大於3。
  4. 如請求項1所述之半導體結構，其中該第三介電層的一硬度大致小於該第二介電層的一硬度。
  5. 如請求項1所述之半導體結構，其中該第三介電層為有機，且該第二介電層為非有機。
  6. 如請求項1所述之半導體結構，其中該第三介電層包含聚醯亞胺、聚四氟乙烯、苯並環丁烯、聚對二噁唑苯或聚合物。
  7. 如請求項1所述之半導體結構，其中該第二介電層包含氮化矽、氧化矽或氮氧化矽。
  8. 如請求項1所述之半導體結構，其中一界面設置在該第二介電層與該第三介電層之間。
  9. 如請求項1所述之半導體結構，其中該第二介電層的一厚度大致大於該第三介電層的一厚度。
  10. 如請求項1所述之半導體結構，其中該凸塊墊具有一金屬襯墊、一阻障層以及一導電組件，該金屬襯墊與該第三介電層共形設置，該阻障層與該金屬襯墊共形設置並在該導電通孔上，該導電組件設置在該阻障層與該金屬襯墊上，並被該阻障層與該金屬襯墊所圍繞。
  11. 如請求項1所述之半導體結構，其中該凸塊墊被該第二介電層與該第三介電層所圍繞。
  12. 如請求項1所述之半導體結構，還包括：一導電墊，被該第一介電層所圍繞，且電性耦接到該導電通孔；以及一導電凸塊，設置在該凸塊墊上，且經由該凸塊墊而電性連接到該導電通孔。
  13. 一種半導體結構的製備方法，包括：提供一載體；設置一中間結構在該載體上，其中該中間結構具有一第一介電層、一基底以及一導電通孔，該基底位在該第一介電層上，該導電通孔部分延伸經過該基底與該第一介電層；移除該基底的一第一部分，以部分暴露該導電通孔；形成一第二介電層在該基底上，以及在該導電通孔經由該基底而暴露的一部分上；移除該第二介電層的一第二部分，以部分暴露該導電通孔；形成一第三介電層，該第三介電層係與該第二介電層以及該導電通孔經由該第二介電層而暴露之一部分共形；以及形成一凸塊墊，該凸塊墊係被該第三介電層所圍繞。
  14. 如請求項13所述之半導體結構的製備方法，其中該第三介電層藉由 旋轉塗佈而設置。
  15. 如請求項13所述之半導體結構的製備方法，其中在該第二介電層之該第二部分移除之後，該導電通孔的至少一部分係從該第二介電層突伸。
  16. 如請求項13所述之半導體結構的製備方法，其中在該第二介電層形成之後，係執行該第三介電層的形成。
  17. 如請求項13所述之半導體結構的製備方法，其中該第三介電層的形成與該第二介電層的形成係分別執行。
  18. 如請求項13所述之半導體結構的製備方法，還包括：移除該第三介電層的一第三部分，以部分暴露該導電通孔；移除該第三介電層，其係從該基底執行；形成一導電凸塊在該凸塊墊上；以及移除該載體，其係從該第一介電層執行。
  19. 如請求項13所述之半導體結構的製備方法，其中該凸塊墊的形成包括：形成一金屬襯墊，其係與第三介電層共形；移除該第三介電層的一第三部分以及該金屬襯墊的一第四部分，以部分暴露該導電通孔；形成一阻障層，其係與該金屬襯墊以及該導電通孔共形；以及 設置一導電材料在該阻障層上，以形成一導電組件。
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