JP2005142435A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】 リーク電流に対するマージンが大きい静電容量素子（例えばＭＩＭ静電容量素子）を備え、静電容量素子を形成するときの層間絶縁膜の段差を低減して層間絶縁膜の平坦化を容易にできる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】 半導体基板の上に形成された絶縁膜１の表面に静電容量素子の第１電極（下部電極）２ａが形成される。第１電極（下部電極）２ａの外周端部を被覆して第１層間絶縁膜３を形成し、次に誘電体膜（５）及び第２金属層（６）を形成する。その後第１層間絶縁膜３を化学機械研磨法で平坦化することにより、第１層間絶縁膜３の内周に素子誘電体膜部５ａをＵ字形状に形成し、その凹部に第２電極（上部電極）６ａを形成する。第１層間絶縁膜３の表面に第２層間絶縁膜（７）７ａを積層し、平坦化した表面に導電性プラグ９ａ、９ｂを介して第２層配線（配線）１０ａ、１０ｂを形成する。
【選択図】 図３

Description

本発明は、半導体基板上に形成された静電容量素子を備える半導体装置及び半導体装置の製造方法に関する。特に、静電容量素子としてＭＩＭ（Metal-Insulator-Metal）静電容量素子を備える半導体装置及び半導体装置の製造方法に関する。

近年、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ等のアナログまたはアナログ・デジタルＬＳＩに内蔵するフィルタ回路や積分回路の精度を向上させるために、高精度で電圧依存性のない静電容量素子が望まれている。

図４は、従来のＭＩＭ静電容量素子を備える半導体装置の製造工程を示す断面図である。このような従来例は、例えば特許文献１に記載されている。なお、断面を示すハッチングは見やすさを考慮して省略している。
特開２０００−１３３７０８号公報

図４（ａ）は、ＭＯＳトランジスタなどの半導体素子を形成し、表面を平坦化した後、ＭＩＭ静電容量素子を形成するための金属膜と誘電体膜を形成した状態を示す。半導体基板３０の表面に素子分離領域３１が形成される。素子分離領域３１は、ロコス（ＬＯＣＯＳ）酸化膜で構成される。相互に隣接する素子分離領域３１に挟まれる半導体基板３０の表面に形成されたゲート酸化膜３２、ゲート酸化膜３２の表面の所定領域に形成されたゲート電極３３、及びソース／ドレイン領域（不図示）により半導体素子（ＭＯＳトランジスタ）が構成される。

半導体素子を形成した後、素子分離領域３１、ゲート酸化膜３２、ゲート電極３３を被覆し、表面を平坦化された第１層間絶縁膜３４が形成（成膜）される。第１層間絶縁膜３４は、ＢＰＳＧ（ボロンリンシリケートグラス）で構成される。第１層間絶縁膜３４にはソース／ドレイン領域とのコンタクトを取るためのコンタクトホール（開口部）が形成（開口）され、コンタクトホールには導電性プラグ３５が形成される。

第１層間絶縁膜３４の表面に第１層金属膜３６、第１層金属膜３６の表面にＭＩＭ静電容量素子用の誘電体膜３７、誘電体膜３７の表面に第２層金属膜３８が順次積層（成膜）して形成される。第１層金属膜３６は、スパッタ法により形成されたアルミニウムで構成される。誘電体膜３７は、膜厚２０ｎｍ程度のシリコン窒化膜で構成される。第２層金属膜３８は、スパッタ法により形成されたアルミニウムで構成される。第１層金属膜３６はＭＩＭ静電容量素子の第１電極（下部電極）形成用であり、第２層金属膜３８はＭＩＭ静電容量素子の第２電極（上部電極）形成用である。

図４（ｂ）は、ＭＩＭ静電容量素子及び第１層配線を形成するために第１層金属膜、誘電体膜、第２層金属膜がエッチングされた状態を示す。第１層金属膜３６、誘電体膜３７、第２層金属膜３８を同一のパターンでドライエッチングすることにより、第１電極３６ｅ、素子誘電体膜部３７ｅ、第２電極３８ｅを形成する。第１電極３６ｅ、素子誘電体膜部３７ｅ、第２電極３８ｅがＭＩＭ静電容量素子を構成する。また、同様にパターニングすることにより、第１層配線形成用パターン（誘電体膜）３７ｗ、第１層配線形成用パターン（第２層金属膜）３８ｗ、第１層配線３６ｗを形成する。

図４（ｃ）は、第１層配線を形成する工程の状態を示す。ＭＩＭ静電容量素子が形成された領域をフォトレジスト３９で被覆し、第１層配線３６ｗに積層されている第１層配線形成用パターン３７ｗ、３８ｗを除去して、第１配線３６ｗを形成する。その後、フォトレジスト３９を除去する。

図４（ｄ）は、フォトレジスト除去後、ＴＥＯＳ膜を形成（成膜）し、ＴＥＯＳ膜の表面を平坦化した後第２層配線を形成した状態を示す。フォトレジスト３９を除去した後、第１層配線３６ｗ及び第２電極３８ｅ（ＭＩＭ静電容量素子領域）を被覆する第２層間絶縁膜４０が形成（成膜）される。第２層間絶縁膜４０は、膜厚２５００ｎｍ程度のＰＥ−ＴＥＯＳ（プラズマエンハンスト・テトラエトキシオルトシラン）膜を成膜し、表面をＣＭＰ（化学機械研磨）法で５００ｎｍ程度研磨して、平坦化する。なお、従来の半導体装置の製造方法によれば、静電容量素子は第１層電極３６ｅの上部表面に素子誘電体膜部３７ｅ、第２電極３８ｅが積層された形状で形成されることから、第１層電極３６ｅの膜厚、素子誘電体膜部３７ｅの膜厚、第２電極３８ｅの膜厚の合計がそのまま第２層間絶縁膜４０の平坦化の段差となるので、静電容量素子のない場合に比較して平坦化に対するマージンが小さくなる。

第２層間絶縁膜４０を平坦化した後、第１層配線３６ｗ及び第２電極３８ｅに対するコンタクトを取るためのコンタクトホール（開口部）を形成（開口）し、コンタクトホールに導電性プラグ４１を形成（充填）する。導電性プラグ４１はタングステンで構成される。導電性プラグ４１に対して所定の配線をするために第２層配線４２が形成される。第２層配線４２は例えばアルミニウム膜で構成される。

半導体装置に搭載された従来の静電容量素子（特にＭＩＭ静電容量素子）では、２つの電極に挟まれた素子誘電体膜部の端面での沿面距離（素子誘電体膜部の端面での第１電極と第２電極との間の距離）が誘電体膜部の膜厚と原理的に同一であることから、端面での局部電界によりリーク電流が生じ易く、電極間でのリーク電流が大きく、リーク電流に対するマージンが小さくなる。

また近年、ウエハの大口径化及び微細化による多層配線化が進み、半導体装置に搭載される従来の静電容量素子は多層配線間に形成されることが多い。多層配線間に形成する場合には、上述したとおり、静電容量素子の上部を被覆して、表面を平坦化するために形成する層間絶縁膜の段差が大きくなり、ＣＭＰ法による平坦化のマージンが小さくなる。

上述したように、半導体装置に搭載された従来の静電容量素子（特にＭＩＭ静電容量素子）は、素子誘電体膜部の端面での沿面距離が素子誘電体膜部の膜厚と同一であることから、電極間でのリーク電流が大きく、リーク電流に対するマージンが小さいという問題があった。

また、半導体装置に搭載された従来の静電容量素子は、静電容量素子を形成した後に表面を平坦化するために形成する層間絶縁膜の段差が大きくなり、ＣＭＰ法による平坦化のマージンが小さく、多層化が困難であるという問題があった。

本発明は、斯かる問題に鑑みてなされたものであり、半導体装置に搭載する静電容量素子（例えばＭＩＭ静電容量素子）の素子誘電体膜部の端面での沿面距離を素子誘電体膜部の膜厚より大きくすることにより、静電容量素子の電極間でのリーク電流を低減し、リーク電流に対するマージンが大きい静電容量素子を備える半導体装置及び半導体装置の製造方法を提供することを目的とする。

また、本発明は、静電容量素子（例えばＭＩＭ静電容量素子）が形成されるときの層間絶縁膜の段差を低減することにより、層間絶縁膜の平坦化を容易にし、多層配線間で多層に形成することが可能な静電容量素子を備える半導体装置及び半導体装置の製造方法を提供することを目的とする。

本発明に係る半導体装置は、半導体基板上に形成された静電容量素子を備える半導体装置において、前記静電容量素子は、前記半導体基板上に形成された第１電極と、該第１電極の外周端部を被覆する第１層間絶縁膜と、該第１層間絶縁膜の内周に囲まれた第１電極の上部表面及び第１層間絶縁膜の内周側面に沿って形成された素子誘電体膜部と、該素子誘電体膜部の上部表面に形成された第２電極とを備えることを特徴とする。

本発明にあっては、素子誘電体膜部を第１電極の外周端部を被覆する第１層間絶縁膜の内周側面に沿って形成することから、素子誘電体膜部の端面を第１電極と第２電極とで挟まれない形状にできるので、素子誘電体膜部の端面での電極間（第１電極と第２電極との間）の沿面距離が長くなり、静電容量素子の端面でのリーク電流を低減でき、リーク電流に対するマージンが大きくなる。

本発明に係る半導体装置では、前記第１層間絶縁膜の膜厚は前記第１電極の膜厚及び素子誘電体膜部の膜厚の合計より厚いことを特徴とする。

本発明にあっては、第１層間絶縁膜の膜厚を第１電極の膜厚及び素子誘電体膜部の膜厚の合計より厚くすることから、素子誘電体部の端面を第１電極の表面から離すことができ、素子誘電体膜部の端面での沿面距離を長くできるので、素子誘電体膜部の端面でのリーク電流を低減することにより、リーク電流に対するマージンを大きくしてＭＩＭ静電容量素子の特性と信頼性を向上できる。また、第２電極の上部表面の位置を絶縁膜の上部表面の位置とほぼ平面をなすように形成できるので、第２電極を形成した後の平坦化のマージンを大きくすることができ、平坦化が容易になる。つまり、静電容量素子を多層にわたって形成することが可能になり、静電容量素子の大容量化が可能になる。

本発明に係る半導体装置では、前記第１層間絶縁膜の膜厚は前記素子誘電体膜部の膜厚及び第２電極の膜厚の合計より厚いことを特徴とする。

本発明にあっては、第１層間絶縁膜の膜厚を素子誘電体膜部の膜厚及び第２電極の膜厚の合計より厚くすることから、第１層間絶縁膜の膜厚を第１電極の膜厚及び素子誘電体膜部の膜厚の合計より厚くした場合と同様の作用が得られる。

本発明に係る半導体装置では、前記素子誘電体膜部は上部に開放されたＵ字形状であることを特徴とする。

本発明にあっては、素子誘電体膜部を上部に開放されたＵ字形状とすることから、その凹部に第２電極を埋めて形成することができ、第２電極形成後の平坦化が容易になる。

本発明に係る半導体装置では、前記第２電極は前記素子誘電体膜部の内周側面に当接して形成してあることを特徴とする。

本発明にあっては、第２電極外周での凹凸の発生を防止でき、また静電容量の大きさを素子誘電体膜部の凹部底面の面積で確定できるので、静電容量値のバラツキを防止できる。

本発明に係る半導体装置では、前記第２電極は素子誘電体膜部が形成する凹部を埋めて形成してあることを特徴とする。

本発明にあっては、第２電極は素子誘電体膜部の凹部を充填することから第２電極形成後の平坦化が容易になり、静電容量素子の積層化が容易になる。

本発明に係る半導体装置では、前記第１層間絶縁膜の上部表面、素子誘電体膜部の端面及び第２電極の上部表面が単一平面をなすように形成してあることを特徴とする。

本発明にあっては、第１層間絶縁膜の上部表面、素子誘電体膜部の端面及び第２電極の上部表面を単一平面状にすることから第２電極形成後の平坦化に対するマージンが大きくなり、平坦化が容易になる。

本発明に係る半導体装置では、前記第１層間絶縁膜の上部表面に形成された第２層間絶縁膜を備えることを特徴とする。

本発明にあっては、静電容量素子の周囲及び上部に形成する層間絶縁膜を２回に分けて形成する積層構造（第１層間絶縁膜及び第２層間絶縁膜）にすることから平坦化が容易になり、平坦化のマージンを大きくできる。

本発明に係る半導体装置では、前記第１層間絶縁膜は平坦化してあることを特徴とする。

本発明にあっては、第１層間絶縁膜を平坦化することから、第２層間絶縁膜の平坦化が容易になり、平坦化のマージンが大きくなる。

本発明に係る半導体装置では、前記第２層間絶縁膜は平坦化され、前記第２電極に接続された配線が第２層間絶縁膜の表面に形成されていることを特徴とする。

本発明にあっては、平坦化された第２層間絶縁膜の表面に配線を形成することから、多層配線構造が可能となり静電容量素子を積層構成とすることができる。

本発明に係る半導体装置では、前記第１電極又は第２電極は積層金属膜であることを特徴とする。

本発明にあっては、第１電極又は第２電極を積層構造とすることから安定した電極構造にすることができ、信頼性の高い静電容量素子となる。

本発明に係る半導体装置の製造方法は、半導体基板上に形成された第１電極と第２電極との間に素子誘電体膜部を有する静電容量素子を備える半導体装置の製造方法において、前記半導体基板上に形成した絶縁膜上に第１層金属膜を形成する工程と、該第１層金属膜をエッチングして前記第１電極を形成する工程と、該第１電極を被覆する第１層間絶縁膜を形成する工程と、前記第１電極上の第１層間絶縁膜をエッチングして第１電極の上部表面を露出させる開口部を形成する工程と、該開口部を形成した後に誘電体膜を形成する工程と、該誘電体膜上に第２層金属膜を形成する工程と、前記第１層間絶縁膜上に形成された前記誘電体膜及び第２層金属膜を化学機械研磨して第１層間絶縁膜を露出させることにより、前記素子誘電体膜部及び第２電極を形成する工程と、前記第１層間絶縁膜を露出させた後に第２層間絶縁膜を形成する工程と、該第２層間絶縁膜をエッチングして第２電極に対するコンタクトホールを形成する工程とを備えることを特徴とする。

本発明に係る半導体装置の製造方法では、前記第１層間絶縁膜を化学機械研磨して平坦化すること工程を備えることを特徴とする。

本発明に係る半導体装置の製造方法では、前記第２層間絶縁膜を化学機械研磨して平坦化する工程を備えることを特徴とする。

本発明に係る半導体装置の製造方法では、前記コンタクトホールに導電性プラグを形成する工程を備えることを特徴とする。

本発明に係る半導体装置の製造方法では、前記導電性プラグを形成した後に第３層金属膜を形成する工程を備えることを特徴とする。

本発明に係る半導体装置の製造方法にあっては、上述した構成により、本発明に係る半導体装置と同様の作用を実現する。また、層間絶縁膜を２回に分けて化学機械研磨により平坦化することにより、静電容量素子を搭載した半導体装置の表面の平坦化を容易にする。更に、導電性プラグの形成、第３層金属膜の形成により、多層配線が容易となり、静電容量素子の積層化が可能となり、他の回路素子との接続が可能となる。

本発明によれば、静電容量素子の素子誘電体膜部の端面を下部電極と上部電極とで挟まれた形状としないので、下部電極と上部電極との間隔より長い沿面距離を有する素子誘電体膜部の端面にすることができる。したがって、リーク電流が少なく（リーク電流に対するマージンが大きく）、安定した特性が得られ、信頼性の高い静電容量素子（ＭＩＭ静電容量素子）を形成できることから、静電容量素子（ＭＩＭ静電容量素子）を搭載した高機能の半導体装置及び半導体装置の製造方法を提供できる。

また、本発明によれば、層間絶縁膜を２回に分けて平坦化することができるので、平坦化が容易になり、平坦化に対するマージンを大きくできる。更に、静電容量素子を多層に渡って作成することが可能となり、大容量の静電容量値を有する静電容量素子を備える半導体装置及び半導体装置の製造方法を提供できる。また、積層化した場合には、同一の静電容量値では、従来の方法に比較してチップサイズを縮小した半導体装置及び半導体装置の製造方法を提供できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１ないし図３は本発明に係る半導体装置の製造工程を示す説明図である。図では、半導体装置の断面形状を模式的に示す。なお、断面を表すハッチングは見やすさを考慮して省略している。

図１（ａ）は、半導体基板に形成された絶縁膜の上に静電容量素子の電極と第１層配線を形成した状態を示す。１は半導体基板（不図示）上に形成（成膜）された絶縁膜であり、表面は平面状をなしている。絶縁膜１は例えばプラズマＴＥＯＳにより構成される。絶縁膜１の上に第１層金属膜を形成（成膜）し、所定のパターニング（エッチング）を行って静電容量素子（ＭＩＭ静電容量素子）の第１電極２ａ（静電容量素子の下部電極２ａ）と第１層配線２ｂを形成する。第１層金属膜（下部電極２ａ及び第１層配線２ｂ）は積層構造とした。膜厚５０ｎｍ程度のＴｉＮ、膜厚４００ｎｍ程度のＡｌＣｕ、膜厚５０ｎｍ程度のＴｉＮをスパッタ法により、順次成膜して形成した。積層構造とすることにより抵抗が小さく安定した電極構造、配線構造とすることができる。

図１（ｂ）は、下部電極を被覆する第１層間絶縁膜を形成した状態を示す。第１層間絶縁膜３は、例えばプラズマＴＥＯＳにより構成され、膜厚は１０００ｎｍ程度とした。プラズマＴＥＯＳとすることにより、安定した層間膜とすることができる。第１層間絶縁膜３の膜厚は下部電極２ａを被覆して、後の工程でのＣＭＰ法（化学機械研磨）による研磨で表面を平坦化できる程度の厚さに形成する。

図１（ｃ）は、下部電極の上に被覆された第１層間絶縁膜をエッチングで除去し、下部電極の上部表面を露出する開口部を形成した状態を示す。第１層間絶縁膜３の表面にフォトレジスト４を塗布し、フォトリソグラフィ技術により、フォトレジスト４を所定のパターンに形成する。所定のパターンのフォトレジスト４をマスクとして第１層間絶縁膜３を例えばドライエッチングにより除去し、下部電極２ａの上部表面を露出させる開口部を形成する。つまり、下部電極２ａの中心部分（静電容量素子の素子誘電体膜部５ａの領域部分）の第１層間絶縁膜（３）が除去されるので、第１層間絶縁膜３は、下部電極２ａの外周端部を被覆する形状となる。

図２（ｄ）は、静電容量素子の誘電体膜及び第２層金属膜を形成（成膜）した状態を示す。下部電極２ａの外周端部を被覆する第１層間絶縁膜３をパターニング形成した後、静電容量素子を構成するための誘電体膜５及び第２層金属膜６を順次積層して形成（成膜）する。誘電体膜５は例えば膜厚５０ｎｍ程度のシリコン窒化膜であり、ＣＶＤ（化学的気相成長）法により形成した。第２層金属膜６は積層構造とし、膜厚１００ｎｍ程度のＡｌＣｕ、膜厚５０ｎｍ程度のＴｉＮをスパッタ法により、順次成膜して形成した。積層構造とすることにより抵抗が小さく安定した電極構造、配線構造とすることができる。

図２（ｅ）は、第１層間絶縁膜を研磨（平坦化）して静電容量素子の素子誘電体膜部と上部電極を形成した状態を示す。第１層間絶縁膜３を第１層間絶縁膜３に積層して形成された誘電体膜５及び第２層金属膜６とともにＣＭＰ法により表面（最も膜厚の厚い位置）から膜厚７００ｎｍ程度均一に研磨する。ＣＭＰ法により平面的に研磨することにより、絶縁膜１の表面から８００ｎｍ程度の位置で平坦化された第１層間絶縁膜３を形成することができる。また、併せて、静電容量素子を構成する素子誘電体膜部５ａ、第２電極６ａ（上部電極６ａ）を形成することができる。

第１層間絶縁膜３の膜厚は、下部電極２ａの膜厚及び素子誘電体膜部５ａの膜厚の合計より厚く形成しておく。また、第１層間絶縁膜３の膜厚は、素子誘電体膜部５ａの膜厚及び上部電極６ａの膜厚の合計より厚く形成しておく。このような膜厚構成とすることにより、下部電極２ａの外周端部の上部表面に第１層間絶縁膜３の内周側面が形成され、素子誘電体膜部５ａの端面を下部電極から離すことができる。また、上部電極６ａは素子誘電体膜部５ａの内周側面に当接して形成することができ、素子誘電体膜部５ａの端面を下部電極２ａから離すことができる。素子誘電体膜部５ａの端面が下部電極２ａと上部電極６ａとで挟まれない形状にできるので、素子誘電体膜部５ａの端面での電極間（下部電極２ａと上部電極６ａとの間）の沿面距離が長くなり、静電容量素子の端面でのリーク電流を低減でき、リーク電流に対するマージンが大きくなる。

下部電極２ａの外周端部を被覆する第１層間絶縁膜３をパターニング形成した後、誘電体膜５を形成するので、素子誘電体膜部５ａは上部に開放されたＵ字形状とすることができる。素子誘電体膜部５ａが形成する凹部に上部電極６ａを埋めて形成することができるので、上部電極６ａの外周部分での凹凸の発生を防止でき、第２電極形成後の平坦化が容易になり、静電容量素子の積層化が可能になる。下部電極２ａに当接する素子誘電体膜部５ａの面積を正確にパターニングできることから、静電容量素子の静電容量値を素子誘電体膜部５ａの凹部に対応する底面の面積（上部電極６ａの面積）で確定できるので、静電容量値を正確に設定すると共に静電容量値のバラツキを防止できる。

ＣＭＰ法による第１層間絶縁膜３の表面研磨の後には、段差が生じているが、段差が生じない位置まで更に研磨するか、又は第２層金属膜６ａの膜厚を厚くして素子誘電体膜部５ａの凹部を埋めておけば、段差が生じることはない。

図２（ｆ）は、第１層間絶縁膜の表面に更に第２層間絶縁膜を形成（成膜）した状態を示す。表面を研磨した第１層間絶縁膜３の表面に更に第２層間絶縁膜７を形成する。第２層間絶縁膜７は、例えばプラズマＴＥＯＳにより構成され、膜厚は１０００ｎｍ程度とした。プラズマＴＥＯＳとすることにより、安定した層間膜とすることができる。

図３（ｇ）は、第２層間絶縁膜の表面を平面研磨して平坦化した状態を示す。第２層間絶縁膜７の表面をＣＭＰ法により膜厚５００ｎｍ程度研磨して、平坦化された第２層間絶縁膜７ａを形成する。なお、第１層間絶縁膜３の上部表面、素子誘電体膜部５ａの端面及び上部電極６ａの上部表面が単一平面をなすように形成しておけば、第２層間絶縁膜７の表面を研磨する必要はなくなり、この場合には第２層間絶縁膜７の形成膜厚は、５００ｎｍ程度で良く、成膜プロセスを簡略化できる。第１層間絶縁膜３及び第２層間絶縁膜７ａで構成される２層の層間絶縁膜を用いることにより、層間絶縁膜の平坦化工程を２回に分けて行うことができることから、平坦化に対するマージンを大きくすることができる。平坦化のマージンを大きくできるので、静電容量素子を多層に渡って形成することができ、大容量の静電容量素子を形成することができ、また、チップサイズの縮小が可能となる。

図３（ｈ）は、第２層間絶縁膜の表面に配線が形成され、静電容量素子の上部電極及び第１層配線へ接続されている状態を示す。フォトリソグラフィ技術を用いて、静電容量素子の上部電極６ａとのコンタクトをとるためのコンタクトホール８ａが第２層間絶縁膜７ａをドライエッチングすることにより形成される。また、同様にして、第１層配線２ｂとのコンタクトをとるためのコンタクトホール８ｂが第２層間絶縁膜７ａ及び第１層間絶縁膜３をドライエッチングすることにより形成される。

次にタングステンを堆積することにより、コンタクトホール８ａ、８ｂにタングステンを充填し、ＣＭＰ法で表面を研磨することにより導電性プラグ９ａ、９ｂをそれぞれ形成する。その後、スパッタ法により、第３層金属膜を形成（成膜）する。次に、フォトリソグラフィ技術を用い、フォトレジストをマスクとして第３層金属膜をドライエッチングしてパターニングすることにより、第２層配線（配線）１０ａ、１０ｂを第２層間絶縁膜の表面に形成する。第２層配線１０ａは、導電性プラグ９ａを介して上部電極６ａに接続され、第２層配線１０ｂは、導電性プラグ９ｂを介して第１層配線２ｂに接続される。この構成により、静電容量素子としてＭＩＭ静電容量素子を備える半導体装置とすることができる。

本発明に係る半導体装置の製造工程を示す説明図である。 本発明に係る半導体装置の製造工程を示す説明図である。 本発明に係る半導体装置の製造工程を示す説明図である。 従来のＭＩＭ静電容量素子を備える半導体装置の製造工程を示す断面図である。

符号の説明

１ 絶縁膜
２ａ 第１電極（下部電極）
２ｂ 第１層配線
３ 第１層間絶縁膜
４ フォトレジスト
５ 誘電体膜
５ａ 素子誘電体膜部
６ 第２層金属膜
６ａ 第２電極（上部電極）
７、７ａ 第２層間絶縁膜
８ａ、８ｂ コンタクトホール
９ａ、９ｂ 導電性プラグ
１０ａ、１０ｂ 第２層配線（配線）

Claims (16)

1. 半導体基板上に形成された静電容量素子を備える半導体装置において、
   前記静電容量素子は、
   前記半導体基板上に形成された第１電極と、
   該第１電極の外周端部を被覆する第１層間絶縁膜と、
   該第１層間絶縁膜の内周に囲まれた第１電極の上部表面及び第１層間絶縁膜の内周側面に沿って形成された素子誘電体膜部と、
   該素子誘電体膜部の上部表面に形成された第２電極と
   を備えることを特徴とする半導体装置。
2. 前記第１層間絶縁膜の膜厚は前記第１電極の膜厚及び素子誘電体膜部の膜厚の合計より厚いことを特徴とする請求項１記載の半導体装置。
3. 前記第１層間絶縁膜の膜厚は前記素子誘電体膜部の膜厚及び第２電極の膜厚の合計より厚いことを特徴とする請求項１又は２記載の半導体装置。
4. 前記素子誘電体膜部は上部に開放されたＵ字形状であることを特徴とする請求項１ないし３のいずれかひとつに記載の半導体装置。
5. 前記第２電極は前記素子誘電体膜部の内周側面に当接して形成してあることを特徴とする請求項４記載の半導体装置。
6. 前記第２電極は素子誘電体膜部が形成する凹部を埋めて形成してあることを特徴とする請求項５記載の半導体装置。
7. 前記第１層間絶縁膜の上部表面、素子誘電体膜部の端面及び第２電極の上部表面が単一平面をなすように形成してあることを特徴とする請求項６記載の半導体装置。
8. 前記第１層間絶縁膜の上部表面に形成された第２層間絶縁膜を備えることを特徴とする請求項１ないし７のいずれかひとつに記載の半導体装置。
9. 前記第１層間絶縁膜は平坦化してあることを特徴とする請求項１ないし８のいずれかひとつに記載の半導体装置。
10. 前記第２層間絶縁膜は平坦化され、前記第２電極に接続された配線が第２層間絶縁膜の表面に形成されていることを特徴とする請求項８又は９記載の半導体装置。
11. 前記第１電極又は第２電極は積層金属膜であることを特徴とする請求項１ないし１０のいずれかひとつに記載の半導体装置。
12. 半導体基板上に形成された第１電極と第２電極との間に素子誘電体膜部を有する静電容量素子を備える半導体装置の製造方法において、
    前記半導体基板上に形成した絶縁膜上に第１層金属膜を形成する工程と、
    該第１層金属膜をエッチングして前記第１電極を形成する工程と、
    該第１電極を被覆する第１層間絶縁膜を形成する工程と、
    前記第１電極上の第１層間絶縁膜をエッチングして第１電極の上部表面を露出させる開口部を形成する工程と、
    該開口部を形成した後に誘電体膜を形成する工程と、
    該誘電体膜上に第２層金属膜を形成する工程と、
    前記第１層間絶縁膜上に形成された前記誘電体膜及び第２層金属膜を化学機械研磨して第１層間絶縁膜を露出させることにより、前記素子誘電体膜部及び第２電極を形成する工程と、
    前記第１層間絶縁膜を露出させた後に第２層間絶縁膜を形成する工程と、
    該第２層間絶縁膜をエッチングして第２電極に対するコンタクトホールを形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
13. 前記第１層間絶縁膜を化学機械研磨して平坦化すること工程を備えることを特徴とする請求項１２記載の半導体装置の製造方法。
14. 前記第２層間絶縁膜を化学機械研磨して平坦化する工程を備えることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
15. 前記コンタクトホールに導電性プラグを形成する工程を備えることを特徴とする請求項１２ないし１４のいずれかひとつに記載の半導体装置の製造方法。
16. 前記導電性プラグを形成した後に第３層金属膜を形成する工程を備えることを特徴とする請求項１５記載の半導体装置の製造方法。

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